JP5476611B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 70
- 230000002265 prevention Effects 0.000 claims description 79
- 239000000463 material Substances 0.000 claims description 2
- 230000000694 effects Effects 0.000 description 7
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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Description
本発明は、電気ヒューズ回路を有する半導体装置に関するものである。
従来、システムＬＳＩなどの半導体装置において、メモリの冗長救済等のためのプログラムデバイスとして電気ヒューズが活用されている。電気ヒューズのプログラム動作では、ヒューズ素子に十分大きな電流を流し、その一部を断線させることによって、ヒューズ素子を低抵抗から高抵抗に変化させる。
特許文献１には、ヒューズ素子を有する電気ヒューズ回路の構成および動作の一例が開示されている。また、特許文献２には、システムＬＳＩの電源のオン・オフの際や、電源またはグラウンドの一部遮断の際及び遮断状態からの復帰の際に、ヒューズ素子を誤ってプログラムしない電気ヒューズ回路について、開示されている。
近年のデジタル製品では、ＥＳＤ（Electrostatic discharge）対策がきわめて重要になっている。すなわち、システムＬＳＩをセット製品に組み込む工程や、チップの検査工程において、ＥＳＤによって、電源とグランドとの間にサージが印加され、大きな過渡電流が流れる可能性がある。そして、電気ヒューズ回路を備えた半導体装置において、ヒューズ素子をプログラムするためのプログラム電源からサージ電流が加わると、ヒューズ素子に大きな電流が流れてしまい、このため、誤ってプログラムされてしまうという問題が生じる。
本発明は、電気ヒューズ回路を備えた半導体装置において、たとえサージがプログラム電源から印加された場合であっても、ヒューズ素子の誤プログラムを防止可能にすることを目的とする。
本発明の一態様は、半導体装置として、プログラム電源とグランドとの間に直列に接続されて設けられたヒューズ素子およびトランジスタと、前記トランジスタのゲート電位を制御する制御部とを有する電気ヒューズ回路と、前記プログラム電源と前記グランドとの間に、前記電気ヒューズ回路と並列に設けられており、前記プログラム電源と前記グランドとの間にサージが印加されたとき、サージ電流の一部が流れるように構成されたプログラム防止回路とを備えたものである。
この態様によると、プログラム電源とグランドとの間に、電気ヒューズ回路と並列にプログラム防止回路が設けられており、このプログラム防止回路は、プログラム電源とグランドとの間にサージが印加されたとき、サージ電流の一部が流れるように構成されている。このため、たとえサージがプログラム電源から印加された場合であっても、サージ電流が電気ヒューズ回路とプログラム防止回路とに分散されるので、電気ヒューズ回路のヒューズ素子に流れる電流を抑制することができる。したがって、ヒューズ素子の誤プログラムを防止することが可能になる。
本発明によれば、電気ヒューズ回路を備えた半導体装置において、プログラム電源からサージが印加された場合であっても、ヒューズ素子を誤ってプログラムすることを回避することができる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は実施形態に係る半導体装置としてのシステムＬＳＩの構成を示す平面図である。図１に示すシステムＬＳＩでは、多数のＩＯセル（入出力セル）を備えたＩＯセル領域（入出力セル領域）２がチップの周囲に配置されている。なお、ＩＯセル領域２には、ＩＯセル以外に、電源セルやダミーセル等の他のセルも配置されている。ＩＯセル領域２には、プログラム電源供給セル６（電源電圧ＶＤＤ＿Ｃ）と、グランドセル７（接地電圧ＧＮＤ）とが設けられている。そして、ＩＯセル領域２の内側の中央領域８に、メモリ回路４等のロジック回路が配置されている。本願明細書では、チップ周辺に配置されたＩＯセル領域に囲まれた領域のことを、半導体装置またはシステムＬＳＩの「中央領域」と称する。なお、この「中央領域」とは、チップ表面領域の中心部に限定されるものではなく、ＩＯセル領域近傍の領域から中心部にかけての広い範囲の領域のことを意味する。
そして、各メモリ回路４に対応して、メモリの冗長救済のためのプログラムデバイスとして用いられる電気ヒューズ回路３が設けられている。電気ヒューズ回路３は、プログラム電源とグランドとの間に設けられたヒューズ素子を有している。さらに、プログラム電源とグランドとの間にサージが印加されたとき、サージ電流の一部が流れるように構成されたプログラム防止回路５が設けられている。プログラム防止回路５は、プログラム電源とグランドとの間に、電気ヒューズ回路３と並列に設けられている。
図２は電気ヒューズ回路３とプログラム防止回路５の回路構成の一例を示す。図２において、電気ヒューズ回路３は、プログラム電源６とグランド７との間に直列に接続されて設けられたヒューズ素子１１およびＮＭＯＳトランジスタ１２と、ＮＭＯＳトランジスタ１２のゲートに出力が接続されたインバータ回路１３と、プログラムするヒューズ素子１１を選択するための制御回路１４とを備えている。制御回路１４およびインバータ回路１３によって、ヒューズ素子１１のプログラム動作の要否に応じてＮＭＯＳトランジスタ１２のゲート電位を制御するための制御部が構成されている。
プログラム防止回路５は、複数の回路ユニット５−１を有している。各回路ユニット５−１は、プログラム電源６とグランド７との間に直列に接続されて設けられた第２のヒューズ素子としてのヒューズ素子２１および第２のトランジスタとしてのＮＭＯＳトランジスタ２２と、ＮＭＯＳトランジスタ２２のゲートに出力が接続されたインバータ回路２３と、制御回路１４と同一構成からなる制御回路２４とを備えている。制御回路２４およびインバータ回路２３によって、ＮＭＯＳトランジスタ２２のゲート電位を制御するための第２の制御部が構成されている。制御回路２４には、インバータ回路２３の出力がＮＭＯＳトランジスタ２２をオフ状態（非導通状態）に設定する電位（例えばグランド電位）に固定されるように、その入力がグランドと接続されている。なお、図３に示すように、所定電位ＶＣ１を制御回路２４に与えて、インバータ回路２３の出力をＮＭＯＳトランジスタ２２をオフ状態に設定する電位に固定するようにしてもよい。
また、サージ保護用のＮＭＯＳトランジスタ８が、プログラム電源６とグランド７との間に設けられている。なお、インバータ回路１３，２３、制御回路１４，２４はロジックトランジスタで構成されており、電源としてプログラム電源が供給される。
図２の構成において、ヒューズ素子１１をプログラムする場合は、制御回路１４は、ＮＭＯＳトランジスタ１２をオン状態（導通状態）に設定する電位がインバータ回路１３から出力されるように、所定電位を出力する。これにより、ＮＭＯＳトランジスタ１２が導通し、プログラム電源からヒューズ素子１１に電流が流れ、ヒューズ素子１１の一部が断線する。そしてヒューズ素子１１の抵抗値が不可逆的に変化する。このようにして、ヒューズ素子１１のプログラム動作が行われる。一方、ヒューズ素子１１をプログラムしない場合は、制御回路１４は、ＮＭＯＳトランジスタ１２をオフ状態に保つ電位がインバータ回路１３から出力されるように、出力電位を固定する。これによって、ヒューズ素子１１が誤ってプログラムされることは回避される。
一方、プログラム防止回路５では、制御回路２４の入力は、ＮＭＯＳトランジスタ２２がオフ状態に保たれる電位に固定されている。このため、ヒューズ素子２１が誤ってプログラムされることはない。
ここで、プログラム電源とグランドとの間にサージが印加されたとする。この場合、サージ保護用のＮＭＯＳトランジスタ８がオン状態になってサージ電流を放電する。ただし、もし、サージ印加に追従して、電気ヒューズ回路３のＮＭＯＳトランジスタ１２のゲート電位が閾値を超えてしまうと、ＮＭＯＳトランジスタ１２がオン状態になり、これにより、ヒューズ素子１１にも電流が流れてしまう。そして、ヒューズ素子１１に流れる電流が、切断開始電流すなわちヒューズ素子のプログラムに必要となる電流を超えると、ヒューズ素子１１が誤ってプログラムされてしまう。
ところが本実施形態によると、プログラム電源６とグランド７との間に電気ヒューズ回路３と並列に、プログラム防止回路５が設けられているので、サージ電流の一部は、プログラム防止回路５に流れることになる。すなわち、サージ電流は分散されるので、電気ヒューズ回路３のヒューズ素子１１に流れる電流は、プログラム防止回路５を設けない構成に比べて、格段に少なくなる。したがって、プログラム防止回路５を設けて、サージ発生時にヒューズ素子１１に流れる電流を、切断開始電流を超えない程度まで減らすことによって、ヒューズ素子１１の誤切断、すなわちヒューズ素子１１が誤ってプログラムされてしまうことを防止することができる。
なお、プログラム防止回路５の回路ユニット５−１の個数、すなわちヒューズ素子２１とＮＭＯＳトランジスタ２２の組数は、多ければ多いほど、ヒューズ素子の誤切断を防止する効果は大きい。ただし、回路ユニット５−１の個数が多すぎると、コストや回路面積の面で好ましくない。そこで、ＮＭＯＳトランジスタ８のサージ印加特性に基づいて、ＮＭＯＳトランジスタ１２，２２がオンしてヒューズ素子１１，２１に電流が流れたとき、ヒューズ素子１１に流れる電流が切断開始電流未満となるように、回路ユニット５−１の個数を設定すればよい。本願発明者らの検討によると、通常のシステムＬＳＩでは、１０個以上の回路ユニット５−１を設けておけば、確実にヒューズ素子の誤切断を防止することができる。
図４〜図６は電気ヒューズ回路３とプログラム防止回路５の回路構成の一例を示しており、それぞれ、プログラム防止回路５の回路ユニット５−１の構成が図２，３と異なっている。
図４の構成では、回路ユニット５−１から制御回路２４が省かれており、ＮＭＯＳトランジスタ１２をオフ状態に保つ電位がそのゲートに与えられるように、インバータ回路２３にはプログラム電源の電源電圧ＶＤＤ＿Ｃが入力されている。この構成により、サージ印加時のプログラム防止効果に加え、回路面積の削減効果も得られる。
図５の構成では、回路ユニット５−１からヒューズ素子２１が省かれている。この構成でも、サージ印加時のプログラム防止効果が得られる。
図６の構成では、回路素子ユニット５−１からヒューズ素子２１と制御回路２４が省かれており、ＮＭＯＳトランジスタ１２をオフ状態に保つ電位がそのゲートに与えられるように、インバータ回路２３にはプログラム電源の電源電圧ＶＤＤ＿Ｃが入力されている。
なお、図２〜図４の構成において、ヒューズ素子２１に代えて、他の種類の抵抗素子を設けてもよい。この場合でも同様に、サージ印加時のプログラム防止効果を得ることができる。
また、図２〜図４の回路構成において、電気ヒューズ回路３のヒューズ素子１１とプログラム防止回路５のヒューズ素子２１とは、材料および、寸法を含めた構造が同一であることが好ましい。これにより、ヒューズ素子１１，２１のサージ電流に対するデバイス特性が合うことになり、サージ電流を確実に分散させることができる。
また、図２〜図６の回路構成において、プログラム防止回路５のＮＭＯＳトランジスタ２２のサイズは、電気ヒューズ回路３のＮＭＯＳトランジスタ１２と同一、またはそれよりも大きいことが望ましい。これにより、サージ電流が確実にプログラム防止回路５に流れるようになり、サージ電流を確実に分散させることができる。
また、図２〜図６の回路構成において、プログラム防止回路５のＮＭＯＳトランジスタ２２の閾値は、電気ヒューズ回路３のＮＭＯＳトランジスタ１２と同一、またはそれよりも低いことが望ましい。これにより、サージ電流が確実にプログラム防止回路５に流れるようになり、サージ電流を確実に分散させることができる。
また、図２〜図６の回路構成において、電気ヒューズ回路３のインバータ回路１３とプログラム防止回路５のインバータ回路２３は、そのトランジスタサイズが同一であることが望ましい。これにより、電気ヒューズ回路３のＮＭＯＳトランジスタ１２とプログラム防止回路５のＮＭＯＳトランジスタ２２との、サージ印加に対する動作変動特性が合うことになり、よって、サージ電流を確実に分散させることができる。
なお、上述した構成では、プログラム防止回路５は、電気ヒューズ回路３とは独立した回路ブロックとして構成されていた。一方、プログラム防止回路は、電気ヒューズ回路と同じ回路ブロックに組み込まれて構成されていてもかまわない。
図７は実施形態に係るシステムＬＳＩの他の構成を示す平面図である。図７のシステムＬＳＩでは、プログラム防止回路が電気ヒューズ回路と同じ回路ブロック３’に組み込まれて構成されている。また図８は、図７のシステムＬＳＩにおける回路ブロック３’の回路構成の一例を示す。なお図８において、プログラム防止回路の回路ユニット５−１の構成を、上述した図３〜図６のように変更してもかまわないことはいうまでもない。
また、上述した回路構成では、電気ヒューズ回路３およびプログラム防止回路５において、プログラム電源とグランドとの間にＮＭＯＳトランジスタを設けていたが、この代わりに、ＰＭＯＳトランジスタを設けてもかまわない。
図９は電気ヒューズ回路３とプログラム防止回路５の回路構成の他の例であり、ＰＭＯＳトランジスタを用いた構成を示す。図９において、電気ヒューズ回路３Ａは、プログラム電源６とグランド７との間に直列に接続されて設けられたヒューズ素子１５およびＰＭＯＳトランジスタ１６と、ＰＭＯＳトランジスタ１６のゲートに出力が接続されたインバータ回路１７と、プログラムするヒューズ素子１５を選択するための制御回路１８とを備えている。また、プログラム防止回路５Ａの各回路ユニット５−１Ａは、プログラム電源６とグランド７との間に直列に接続されて設けられたヒューズ素子２５およびＰＭＯＳトランジスタ２６と、ＰＭＯＳトランジスタ２６のゲートに出力が接続されたインバータ回路２７と、制御回路１８と同一構成からなる制御回路２８とを備えている。
なお、図９の構成に関しても、上述の図４〜図６のように回路ユニット５−１Ａの構成を変更してもかまわないし、図８のように、プログラム防止回路を電気ヒューズ回路と同じ回路ブロックに組み込んで構成してもかまわない。また、電気ヒューズ回路３とプログラム防止回路５の一方にＮＭＯＳトランジスタを用い、他方にＰＭＯＳトランジスタを用いてもかまわない。
なお、図２〜図６および図８において、ＮＭＯＳトランジスタ８は、ＮＭＯＳトランジスタ１２，２２とゲート酸化膜厚が同じトランジスタで構成するのが好ましい。
＜レイアウトの他の例＞
図１０〜図２０は本実施形態に係る半導体装置としてのシステムＬＳＩの他の構成を示す平面図である。図１０〜図２０では、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
図１０〜図２０は本実施形態に係る半導体装置としてのシステムＬＳＩの他の構成を示す平面図である。図１０〜図２０では、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
図１０〜図１４のシステムＬＳＩでは、ＩＯセル領域２外の領域（ここでは中央領域８）において、複数の電気ヒューズ回路３がブロックに分かれて配置されている。すなわち、チップ上辺のプログラム電源供給セル６およびグランドセル７の近傍に、２個の電気ヒューズ回路３が配置されており、チップ下辺のプログラム電源供給セル６およびグランドセル７の近傍に、４個の電気ヒューズ回路３が配置されている。
そして、図１０のシステムＬＳＩでは、電気ヒューズ回路３の配置ブロック毎に、プログラム防止回路５が電気ヒューズ回路３に隣接して配置されている。また、図１０では、電気ヒューズ回路３とプログラム防止回路５とが独立した回路ブロックとして構成されているのに対し、図１１のシステムＬＳＩでは、プログラム防止回路が電気ヒューズ回路と同じ回路ブロック３’に組み込まれて構成されている。
また、図１２のシステムＬＳＩでは、電気ヒューズ回路３の配置ブロック毎に、プログラム防止回路５がプログラム電源供給セル６の近傍に配置されている。図１３のシステムＬＳＩでは、電気ヒューズ回路３の配置ブロック毎に、プログラム防止回路５がグランドセル７の近傍に配置されている。図１４のシステムＬＳＩでは、電気ヒューズ回路３の配置ブロック毎に、プログラム防止回路５がプログラム電源供給セル６およびグランドセル７の両方の近傍に配置されている。
このように、電気ヒューズ回路３の配置ブロック毎にプログラム防止回路５を配置することによって、サージ印加時の誤プログラムをより確実に防止できる。また、サージ電流の電流パスの抵抗は、プログラム電源供給セル６、グランドセル７および電気ヒューズ回路３の配置位置等のレイアウトによって異なる。しかしながら、図１２〜図１４に示すように、サージ電流の電流パスの基点となるプログラム電源供給セル６近傍およびグランドセル７近傍にプログラム防止回路５を配置することによって、レイアウトにかかわらず、ヒューズ素子の誤プログラム防止効果をより効果的に得ることができる。
なお、図１０〜図１４のシステムＬＳＩでは、電気ヒューズ回路３およびプログラム防止回路５が、中央領域８におけるＩＯセル領域２の近傍に配置されている。これに対して、図１５のシステムＬＳＩでは、電気ヒューズ回路３およびプログラム防止回路５が、中央領域８の中心部付近や、ＩＯセル領域２と中心部との間あたりに配置されている。
また、図１６〜図１８のシステムＬＳＩでも、ＩＯセル領域２外の領域（ここでは中央領域８）において、複数の電気ヒューズ回路３がブロックに分かれて配置されている。すなわち、チップ上辺のプログラム電源供給セル６およびグランドセル７の近傍に、２個の電気ヒューズ回路３が配置されており、チップ下辺のプログラム電源供給セル６およびグランドセル７の近傍に、４個の電気ヒューズ回路３が配置されている。
そして、図１６〜図１８のシステムＬＳＩでは、プログラム防止回路５は、ＩＯセル領域２において、プログラム電源供給セル６とグランドセル７との間に配置されている。図１６のシステムＬＳＩでは、プログラム防止回路５がプログラム電源供給セル６の近傍に配置されている。図１７のシステムＬＳＩでは、プログラム防止回路５がグランドセル７の近傍に配置されている。図１８のシステムＬＳＩでは、プログラム防止回路５がプログラム電源供給セル６およびグランドセル７の近傍に配置されている。
このように、プログラム防止回路５をＩＯセル領域２内に配置することによって、ＩＯセル領域２以外の領域を有効に活用することができる。そして、プログラム防止回路５をプログラム電源供給セル６とグランドセル７との間に配置することによって、サージ印加時の誤プログラムをより確実に防止できる。さらに、サージ電流の電流パスの基点となるプログラム電源供給セル６近傍およびグランドセル７近傍にプログラム防止回路５を配置することによって、レイアウトにかかわらず、ヒューズ素子の誤プログラム防止効果をより効果的に得ることができる。
また、図１９のシステムＬＳＩでは、チップ上辺において、電気ヒューズ回路３およびプログラム防止回路５の両方がＩＯセル領域２内に配置されており、チップ下辺では、プログラム防止回路５がＩＯセル領域２内に配置されているとともに、電気ヒューズ回路３が中央領域８に配置されている。また、図２０のシステムＬＳＩでは、チップ上辺において、電気ヒューズ回路３がＩＯセル領域２内に配置されているとともに、プログラム防止回路５が中央領域８に配置されている。
なお、本実施形態で示した電気ヒューズ回路の構成は一例であり、他の構成を有する電気ヒューズ回路に関しても、本発明は適用可能である。
図２１〜図２４は他の構成の電気ヒューズ回路とそれに対応するプログラム防止回路の回路構成例を示す図である。図２１〜図２４において、電気ヒューズ回路３Ｂは、プログラム電源６とグランド７との間に直列に接続されて設けられたヒューズ素子３１およびＮＭＯＳトランジスタ３２と、ＮＭＯＳトランジスタ３２のゲートに出力が接続されたレベルシフタ３３と、プログラムするヒューズ素子３１を選択するための制御回路３４とを備えている。制御回路３４はプログラム電源ＶＤＤ＿Ｉとは別のロジック回路用電源ＶＤＤ＿Ｃによって動作する。レベルシフタ３３は、制御回路３４の出力電圧をレベル変換（低電位ＶＤＤ＿Ｃを高電位ＶＤＤ＿Ｉに変換）し、ＮＭＯＳトランジスタ３２のゲートに与える。制御回路３４およびレベルシフタ３３によって、制御部が構成されている。
また、プログラム防止回路５Ｂの各回路ユニット５−１Ｂは、プログラム電源６とグランド７との間に直列に接続されて設けられた第２のヒューズ素子としてのヒューズ素子４１および第２のトランジスタとしてのＮＭＯＳトランジスタ４２と、ＮＭＯＳトランジスタ４２のゲートに出力が接続されたレベルシフタ４３と、制御回路３４と同一構成からなる制御回路４４とを備えている。なお、レベルシフタ４３の出力がＮＭＯＳトランジスタ４２をオフ状態に設定する電位に固定されるように、所定電位ＶＣ３が制御回路４４に与えられている。制御回路４４およびレベルシフタ４３によって、第２の制御部が構成されている。
また、図２２では、回路ユニット５−１Ｂにおいて、制御回路４４およびレベルシフタ４３が省かれ、代わりにインバータ回路４５が設けられている。インバータ回路４５には、ＮＭＯＳトランジスタ４２をオフ状態に保つ電位がそのゲートに与えられるように、プログラム電源の電源電圧ＶＤＤ＿Ｉが入力されている。
また、図２３では、回路ユニット５−１Ｂにおいて、ヒューズ素子４１が省かれている。
また、図２４では、回路ユニット５−１Ｂにおいて、制御回路４４およびレベルシフタ４３、並びにヒューズ素子４１が省かれ、代わりにインバータ回路４５が設けられている。インバータ回路４５には、ＮＭＯＳトランジスタ４２をオフ状態に保つ電位がそのゲートに与えられるように、プログラム電源の電源電圧ＶＤＤ＿Ｉが入力されている。
なお、図２１〜図２４において、ＮＭＯＳトランジスタ８は、ＮＭＯＳトランジスタ３２，４２とゲート酸化膜厚が同じトランジスタで構成するのが好ましい。また図２１〜図２４において、一般に、電源電圧ＶＤＤ＿Ｉは電源電圧ＶＤＤ＿Ｃよりも高電位であるため、トランジスタ３２，４２の膜厚は、制御回路３４，４４を構成するトランジスタ（ロジックトランジスタ）よりも厚くするのが一般的である。トランジスタ８に関しても、トランジスタ３２，４２と同様に、ロジックトランジスタよりも膜厚が厚いのが一般的である。
なお、本発明に係る半導体装置は、図示したような、ＩＯセル領域が周辺に配置されたシステムＬＳＩに限られるものではない。また、電気ヒューズ回路の用途は、メモリの冗長救済に限られるものではない。
本発明の半導体装置では、プログラム電源からサージが印加された場合であっても、ヒューズ素子の誤プログラムが生じないので、例えば、セット装置のコスト削減や品質向上に有効である。
２ ＩＯセル領域
３，３Ａ，３Ｂ 電気ヒューズ回路
５，５Ａ，５Ｂ プログラム防止回路
６ プログラム電源供給セル
７ グランドセル
８ 中央領域
１１ ヒューズ素子
１２ ＮＭＯＳトランジスタ（トランジスタ）
１３ インバータ回路
１４ 制御回路
１５ ヒューズ素子
１６ ＰＭＯＳトランジスタ（トランジスタ）
１７ インバータ回路
１８ 制御回路
２１ ヒューズ素子（第２のヒューズ素子）
２２ ＮＭＯＳトランジスタ（第２のトランジスタ）
２３ インバータ回路
２４ 制御回路
２５ ヒューズ素子（第２のヒューズ素子）
２６ ＰＭＯＳトランジスタ（第２のトランジスタ）
２７ インバータ回路
２８ 制御回路
３１ ヒューズ素子
３２ ＮＭＯＳトランジスタ
３３ レベルシフタ
３４ 制御回路
４１ ヒューズ素子
４２ ＮＭＯＳトランジスタ
４３ レベルシフタ
４４ 制御回路
３，３Ａ，３Ｂ 電気ヒューズ回路
５，５Ａ，５Ｂ プログラム防止回路
６ プログラム電源供給セル
７ グランドセル
８ 中央領域
１１ ヒューズ素子
１２ ＮＭＯＳトランジスタ（トランジスタ）
１３ インバータ回路
１４ 制御回路
１５ ヒューズ素子
１６ ＰＭＯＳトランジスタ（トランジスタ）
１７ インバータ回路
１８ 制御回路
２１ ヒューズ素子（第２のヒューズ素子）
２２ ＮＭＯＳトランジスタ（第２のトランジスタ）
２３ インバータ回路
２４ 制御回路
２５ ヒューズ素子（第２のヒューズ素子）
２６ ＰＭＯＳトランジスタ（第２のトランジスタ）
２７ インバータ回路
２８ 制御回路
３１ ヒューズ素子
３２ ＮＭＯＳトランジスタ
３３ レベルシフタ
３４ 制御回路
４１ ヒューズ素子
４２ ＮＭＯＳトランジスタ
４３ レベルシフタ
４４ 制御回路
Claims (26)
- プログラム電源とグランドとの間に直列に接続されて設けられたヒューズ素子およびトランジスタと、前記トランジスタのゲート電位を制御する制御部とを有する電気ヒューズ回路と、
前記プログラム電源と前記グランドとの間に、前記電気ヒューズ回路と並列に設けられており、前記プログラム電源と前記グランドとの間にサージが印加されたとき、サージ電流の一部が流れるように構成されたプログラム防止回路とを備え、
前記プログラム防止回路は、
前記プログラム電源と前記グランドとの間に、直列に接続された抵抗素子および第２のトランジスタを有し、
前記抵抗素子は、第２のヒューズ素子である
ことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
直列に接続された前記第２のヒューズ素子および前記第２のトランジスタは、少なくとも１０組以上、設けられている
ことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記ヒューズ素子と前記第２のヒューズ素子とは、材料および構造が同一である
ことを特徴とする半導体装置。 - プログラム電源とグランドとの間に直列に接続されて設けられたヒューズ素子およびトランジスタと、前記トランジスタのゲート電位を制御する制御部とを有する電気ヒューズ回路と、
前記プログラム電源と前記グランドとの間に、前記電気ヒューズ回路と並列に設けられており、前記プログラム電源と前記グランドとの間にサージが印加されたとき、サージ電流の一部が流れるように構成されたプログラム防止回路とを備え、
前記プログラム防止回路は、
前記プログラム電源と前記グランドとの間に、直列に接続された抵抗素子および第２のトランジスタを有し、
前記第２のトランジスタのゲート電位を制御する第２の制御部を備え、
前記第２の制御部は、前記電気ヒューズ回路の前記制御部と同一構成からなり、かつ、前記第２のトランジスタのゲート電位として、前記第２のトランジスタが非導通状態になる電位を供給するように、設定されている
ことを特徴とする半導体装置。 - プログラム電源とグランドとの間に直列に接続されて設けられたヒューズ素子およびトランジスタと、前記トランジスタのゲート電位を制御する制御部とを有する電気ヒューズ回路と、
前記プログラム電源と前記グランドとの間に、前記電気ヒューズ回路と並列に設けられており、前記プログラム電源と前記グランドとの間にサージが印加されたとき、サージ電流の一部が流れるように構成されたプログラム防止回路とを備え、
前記プログラム防止回路は、
前記プログラム電源と前記グランドとの間に、第２のトランジスタを有し、かつ、ヒューズ素子を有さず、
前記第２のトランジスタのゲート電位を制御する第２の制御部を備え、
前記第２の制御部は、前記電気ヒューズ回路の前記制御部と同一構成からなり、かつ、前記第２のトランジスタのゲート電位として、前記第２のトランジスタが非導通状態になる電位を供給するように、設定されている
ことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記プログラム防止回路は、
前記第２のトランジスタのゲート電位として、前記第２のトランジスタが非導通状態になる電位を供給するように、構成されている
ことを特徴とする半導体装置。 - 請求項１、４、５の何れか１項に記載の半導体装置において、
前記第２のトランジスタのサイズは、前記トランジスタのサイズと同一、または、それよりも大きい
ことを特徴とする半導体装置。 - 請求項１、４、５の何れか１項に記載の半導体装置において、
前記第２のトランジスタの閾値は、前記トランジスタの閾値と同一、または、それよりも低い
ことを特徴とする半導体装置。 - 請求項１、４、５の何れか１項に記載の半導体装置において、
前記プログラム防止回路は、前記電気ヒューズ回路とは独立した回路ブロックとして、構成されている
ことを特徴とする半導体装置。 - 請求項１、４、５の何れか１項に記載の半導体装置において、
前記プログラム防止回路は、前記電気ヒューズ回路と同じ回路ブロックに組み込まれて構成されている
ことを特徴とする半導体装置。 - 請求項１、４、５の何れか１項に記載の半導体装置において、
ＩＯセル領域内に、プログラム電源供給セルと、グランドセルとが設けられており、
前記電気ヒューズ回路は、複数個、前記プログラム電源供給セルおよびグランドセルの近傍に配置されている
ことを特徴とする半導体装置。 - 請求項１１記載の半導体装置において、
前記プログラム防止回路は、前記ＩＯセル領域外において、前記複数の電気ヒューズ回路に隣接して配置されている
ことを特徴とする半導体装置。 - 請求項１１記載の半導体装置において、
前記プログラム防止回路は、前記ＩＯセル領域外において、前記複数の電気ヒューズ回路のいずれか１つに組み込まれて構成されている
ことを特徴とする半導体装置。 - 請求項１１記載の半導体装置において、
前記プログラム防止回路は、前記ＩＯセル領域外において、前記プログラム電源供給セルおよび前記グランドセルの少なくともいずれか一方の近傍に、配置されている
ことを特徴とする半導体装置。 - 請求項１１記載の半導体装置において、
前記プログラム防止回路は、前記ＩＯセル領域内において、前記プログラム電源供給セルと前記グランドセルとの間に、配置されている
ことを特徴とする半導体装置。 - 請求項１５記載の半導体装置において、
前記プログラム防止回路は、前記ＩＯセル領域内において、前記プログラム電源供給セルおよび前記グランドセルの少なくともいずれか一方の近傍に、配置されている
ことを特徴とする半導体装置。 - 請求項１、４、５の何れか１項に記載の半導体装置において、
当該半導体装置が構成されたチップの周辺に配置されたＩＯセル領域内に、プログラム電源供給セルと、グランドセルとが設けられており、
前記電気ヒューズ回路は、複数個、前記ＩＯセル領域に囲まれた中央領域に、配置されている
ことを特徴とする半導体装置。 - 請求項１７記載の半導体装置において、
前記プログラム防止回路は、前記中央領域において、前記複数の電気ヒューズ回路に隣接して配置されている
ことを特徴とする半導体装置。 - 請求項１７記載の半導体装置において、
前記プログラム防止回路は、前記中央領域において、前記複数の電気ヒューズ回路のいずれか１つに組み込まれて構成されている
ことを特徴とする半導体装置。 - 請求項１７記載の半導体装置において、
前記プログラム防止回路は、前記中央領域において、前記プログラム電源供給セルおよび前記グランドセルの少なくともいずれか一方の近傍に、配置されている
ことを特徴とする半導体装置。 - 請求項１７記載の半導体装置において、
前記プログラム防止回路は、前記ＩＯセル領域内において、前記プログラム電源供給セルと前記グランドセルとの間に、配置されている
ことを特徴とする半導体装置。 - 請求項２１記載の半導体装置において、
前記プログラム防止回路は、前記ＩＯセル領域内において、前記プログラム電源供給セルおよび前記グランドセルの少なくともいずれか一方の近傍に、配置されている
ことを特徴とする半導体装置。 - 請求項１１記載の半導体装置において、
前記ＩＯセル領域は、当該半導体装置が構成されたチップの周辺に配置されており、
前記プログラム防止回路は、前記ＩＯセル領域に囲まれた中央領域に、配置されている
ことを特徴とする半導体装置。 - 請求項２３記載の半導体装置において、
前記プログラム防止回路は、前記中央領域において、前記複数の電気ヒューズ回路に隣接して配置されている
ことを特徴とする半導体装置。 - 請求項２３記載の半導体装置において、
前記プログラム防止回路は、前記中央領域において、前記複数の電気ヒューズ回路のいずれか１つに組み込まれて構成されている
ことを特徴とする半導体装置。 - 請求項２３記載の半導体装置において、
前記プログラム防止回路は、前記中央領域において、前記プログラム電源供給セルおよび前記グランドセルの少なくともいずれか一方の近傍に、配置されている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011538241A JP5476611B2 (ja) | 2009-10-29 | 2010-10-22 | 半導体装置 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009248930 | 2009-10-29 | ||
| JP2009248930 | 2009-10-29 | ||
| PCT/JP2010/006288 WO2011052176A1 (ja) | 2009-10-29 | 2010-10-22 | 半導体装置 |
| JP2011538241A JP5476611B2 (ja) | 2009-10-29 | 2010-10-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2011052176A1 JPWO2011052176A1 (ja) | 2013-03-14 |
| JP5476611B2 true JP5476611B2 (ja) | 2014-04-23 |
Family
ID=43921611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011538241A Active JP5476611B2 (ja) | 2009-10-29 | 2010-10-22 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8384466B2 (ja) |
| JP (1) | JP5476611B2 (ja) |
| CN (1) | CN102576690B (ja) |
| WO (1) | WO2011052176A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013179593A1 (ja) * | 2012-05-29 | 2013-12-05 | パナソニック株式会社 | 半導体記憶装置および半導体記憶装置を搭載した半導体装置 |
| TWI494934B (zh) * | 2013-10-25 | 2015-08-01 | Nuvoton Technology Corp | 熔絲電路 |
| KR102201081B1 (ko) | 2014-07-01 | 2021-01-11 | 삼성전자주식회사 | 이-퓨즈 테스트 장치 |
| US11251601B2 (en) * | 2020-04-14 | 2022-02-15 | Bae Systems Information And Electronic Systems Integration Inc. | Non-volatile overvoltage detector |
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| JP2009177044A (ja) * | 2008-01-28 | 2009-08-06 | Panasonic Corp | 電気ヒューズ回路 |
Family Cites Families (7)
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| US6404017B1 (en) | 1999-10-19 | 2002-06-11 | Citizen Watch Co., Ltd. | Protection circuit for semiconductor integrated circuit that can discriminate between program voltage and static electricity |
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| US6710640B1 (en) * | 2002-09-19 | 2004-03-23 | Infineon Technologies Ag | Active well-bias transistor for programming a fuse |
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| JP2006114804A (ja) | 2004-10-18 | 2006-04-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2008153588A (ja) | 2006-12-20 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 電気ヒューズ回路 |
| US7432755B1 (en) * | 2007-12-03 | 2008-10-07 | International Business Machines Corporation | Programming current stabilized electrical fuse programming circuit and method |
-
2010
- 2010-10-22 WO PCT/JP2010/006288 patent/WO2011052176A1/ja active Application Filing
- 2010-10-22 JP JP2011538241A patent/JP5476611B2/ja active Active
- 2010-10-22 CN CN201080047136.8A patent/CN102576690B/zh active Active
-
2012
- 2012-03-12 US US13/417,548 patent/US8384466B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2005057217A (ja) * | 2003-08-07 | 2005-03-03 | Renesas Technology Corp | 半導体集積回路装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US8384466B2 (en) | 2013-02-26 |
| JPWO2011052176A1 (ja) | 2013-03-14 |
| WO2011052176A1 (ja) | 2011-05-05 |
| CN102576690A (zh) | 2012-07-11 |
| CN102576690B (zh) | 2014-06-25 |
| US20120169402A1 (en) | 2012-07-05 |
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| US20230126057A1 (en) | Integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130731 |
|
| RD01 | Notification of change of attorney |
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|
| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| RD01 | Notification of change of attorney |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R151 | Written notification of patent or utility model registration |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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