JP6512520B2 - 半導体装置及びその設計方法 - Google Patents

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Description

本発明は、所定方向の大きさが規定された回路ブロックである標準セルが配置される所定の領域を有する半導体基板を備える半導体装置、及び、その設計方法に関する。
近年、半導体集積回路装置（以下、半導体装置と称す）は、プロセス分野の微細化及び高密度化の技術進歩に応じて高集積化が進み、それに伴い静電放電（以下、サージと称す）によってもたらされるダメージに弱くなってきている。例えば、外部接続用パッドから侵入するサージによって入力回路、出力回路、入出力回路や内部回路などの素子が破壊されたり、素子の性能が低下する可能性が大きくなっている。そのため、外部接続用パッドに付随して、入力回路、出力回路、入出力回路や内部回路をサージから保護するための保護回路が備えられていることが多くなってきている。このような外部接続用パッドからのサージを保護する静電放電保護回路は、ポリシリコン抵抗体と、ゲート酸化膜が厚い高耐圧ＭＯＳトランジスタで構成されるのが一般的である（特許文献１参照）。
特開２００５−５７１３８号公報
ここで、半導体装置では、低消費電力化の要求に伴い、電源系統が複数存在する場合がある。この場合、半導体装置の内部における異なる電源ドメインの信号間において、サージが発生する虞がある。このようなサージが発生すると、例えば、サージが入力された電源ドメインの素子が破壊される場合がある。しかしながら、従来の構成では、異なる電源ドメインの間におけるサージから内部回路を保護することが困難である。なお、以下では、「電源ドメイン」を単に「ドメイン」と称する場合がある。
また、半導体装置には、さらなる小型化が求められている。
上記課題に鑑み、本発明は、異なる電源ドメインの間におけるサージから内部回路を保護しつつ、小型化できる半導体装置及びその設計方法を提供する。
上記課題を解決するために、本開示の一態様に係る半導体装置は、所定方向の大きさが規定された回路ブロックである標準セルが配置される所定の領域を有する半導体基板を備える半導体装置であって、第１の接地電源線に接続された第１の回路と、前記第１の接地電源線と独立の第２の接地電源線に接続され、複数の前記標準セルで構成される第２の回路と、前記第１の回路及び前記第２の回路との間に介在して接続された保護回路とを備え、前記保護回路は、前記第１の回路と前記第２の回路との間に直列に接続された抵抗素子と、前記抵抗素子の前記第２の回路側のノードと、前記第２の接地電源線との間に介在して接続され、当該ノードと当該第２の接地電源線との間の電位差を所定の電圧以下にクランプする保護素子とを有し、前記所定の領域に配置されたセルであって、前記所定方向の大きさが前記標準セルの前記所定方向の大きさの整数倍のセルである保護セルに形成されている。
また、本開示の一態様に係る半導体装置の設計方法は、所定方向の大きさが規定された回路ブロックである標準セルが配置される所定の領域を有する半導体基板を備える半導体装置の設計方法であって、前記半導体装置は、第１の接地電源線に接続された第１の回路と、前記第１の接地電源線と独立の第２の接地電源線に接続され、複数の前記標準セルで構成される第２の回路と、前記第１の回路及び前記第２の回路との間に介在して接続された保護回路とを備え、前記保護回路は、前記第１の回路と前記第２の回路との間に直列に接続された抵抗素子と、前記抵抗素子の前記第２の回路側のノードと、前記第２の接地電源線との間に介在して接続され、当該ノードと当該第２の接地電源線との間の電位差を所定の電圧以下にクランプする保護素子とを有し、前記半導体装置の設計方法は、前記所定の領域において、前記第２の回路を構成する前記複数の標準セルが配置される位置を決定するステップと、前記所定の領域において、前記保護回路が形成されるセルであって、前記所定方向の大きさが前記標準セルの前記所定方向の大きさの整数倍のセルである保護セルが配置される位置を決定するステップとを含む。
本発明によれば、異なる電源ドメイン間におけるサージから内部回路を保護しつつ、小型化することができる。
図１は、実施形態１に係る半導体装置の全体構成を示す簡易レイアウト図である。 図２は、実施形態１におけるドメインの配置を示すレイアウト図である。 図３は、図１の一部拡大図であり、ドメイン間の接続部分を拡大して示す簡易レイアウト図である。 図４は、図３の一部拡大図であり、保護セルと標準セルとの詳細なレイアウトパターンを示すレイアウト図である。 図５は、図４に示す構成の回路図である。 図６は、実施形態１に係る半導体装置の各層の厚み方向の位置関係を示す図である。 図７は、実施形態２における保護セルと標準セルとの詳細なレイアウトパターンを示すレイアウト図である。 図８は、実施形態３におけるドメイン間の接続部分を拡大して示す簡易レイアウト図である。 図９は、図８の一部拡大図であり、保護セルの詳細なレイアウトパターンを示すレイアウト図である。 図１０は、実施形態４における保護セルの詳細なレイアウトパターンを示すレイアウト図である。 図１１は、実施形態５におけるドメイン間の接続部分を拡大して示す簡易レイアウト図である。 図１２は、図１１の一部拡大図であり、保護セルの詳細なレイアウトパターンを示すレイアウト図である。 図１３は、実施形態６におけるドメイン間の接続部分を拡大して示す簡易レイアウト図である。 図１４は、実施形態７におけるドメイン間の接続部分を拡大して示す簡易レイアウト図である。 図１５は、図１４の一部拡大図であり、隣り合う保護セルの詳細なレイアウトパターンを示すレイアウト図である。 図１６は、実施形態８におけるドメイン間の接続部分を拡大して示す簡易レイアウト図である。 図１７は、図１６の一部拡大図であり、隣り合う保護セルの詳細なレイアウトパターンを示すレイアウト図である。 図１８は、実施形態９における保護セルの詳細なレイアウトパターンを示すレイアウト図である。 図１９は、実施形態１０におけるドメイン間の接続部分を拡大して示す簡易レイアウト図である。 図２０は、図１９の一部拡大図であり、保護セルの詳細なレイアウトパターンを示すレイアウト図である。 図２１は、実施形態１１に係る半導体装置の簡易結線図である。 図２２は、実施形態１２に係る半導体装置の簡易結線図である。 図２３は、実施形態１３に係る半導体装置の簡易結線図である。 図２４は、他の実施形態における保護セルの詳細なレイアウトパターンを示すレイアウト図である。 図２５は、他の実施形態における半導体装置の設計方法を示すフローチャートである。
以下、本開示の実施形態に係る半導体装置、及び、その設計方法について、図面を参照しながら説明する。なお、以下の実施形態は、いずれも本開示の一具体例を示すものであり、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは一例であり、本発明を限定するものではない。また、以下の実施形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。また、各図において、寸法等は厳密には一致しない。
《実施形態１》
まず、実施形態１に係る半導体装置１の構成について、詳細に説明する。図１は、実施形態１に係る半導体装置１の全体構成を示す簡易レイアウト図である。
同図に示すように、半導体装置１は、半導体基板に形成されたドメイン１０及びドメイン２０を有する。半導体装置１は、半導体材料若しくは絶縁材料の表面又は半導体材料の内部に、トランジスタ又はその他の回路素子（後述する）が形成されることにより、所定の電子回路の機能を有するものであり、例えば、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩ等である。
ドメイン１０及び２０は、互いに異なる電源系統が供給される領域であり、例えば、ドメイン１０にはアナログ電源が供給され、ドメイン２０にはデジタル電源が供給される。つまり、ドメイン１０及び２０は、互いに異なる電源系統に接続される領域である。具体的には、ドメイン１０には、正電源ＶＤＤ１が供給される複数の電源線１１１、及び、接地電源ＶＳＳ１が供給される複数の接地電源線１１２（第１の接地電源線）が設けられている。また、ドメイン２０には、正電源ＶＤＤ２が供給される複数の電源線１２１、及び、接地電源ＶＳＳ２が供給される複数の接地電源線１２２（第２の接地電源線）が設けられている。
ドメイン１０及びドメイン２０の各々では、セルと呼ばれる矩形形状の領域に形成された回路ブロックが複数組み合わせて接続されることにより、所定の回路（電子回路）が形成されている。ドメイン１０に形成された回路（第１の回路）は、電源線１１１及び接地電源線１１２に接続されることにより、正電源ＶＤＤ１及び接地電源ＶＳＳ１が供給される（接続される）。一方、ドメイン２０に形成された回路（第２の回路）は、電源線１２１及び接地電源線１２２に接続されることにより、正電源ＶＤＤ２及び接地電源ＶＳＳ２が供給される。
ここで、「互いに異なる電源系統」とは、各電源系統の電源が独立であることを指し、例えば、ドメイン１０に供給される電源系統の電源と、ドメイン２０に供給される電源系統の電源とが、分離されていることを指す。
なお、これらの電源は、少なくともドメイン１０とドメイン２０との間で分離されていればよく、半導体装置１の外部接続用パッド（図示せず）はドメイン１０とドメイン２０とで共有されていてもよい。また、分離とは、電源を供給する配線等のパターンが物理的に完全に分離（離間）されている場合に限らず、ハイインピーダンスの抵抗成分を介して接続されることにより電気的に分離されている場合も含まれる。
本実施形態において、ドメイン１０とドメイン２０とは、複数の配線３０を介して接続されている。具体的には、ドメイン１０に形成された第１の回路と、ドメイン２０に形成された第２の回路とは、複数の配線３０を介して接続され、第１の回路から出力された複数の信号が複数の配線３０を介して第２の回路に入力される。
次に、ドメイン１０及びドメイン２０の構成について、図２を用いて具体的に説明する。なお、ドメイン１０及びドメイン２０の構成は、形成された回路（第１の回路及び第２の回路）及び後述する保護セルがドメイン２０に設けられている点を除きほぼ同様であるため、以下ではドメイン２０の構成について説明し、ドメイン１０の構成については簡略化して説明する。
図２は、ドメイン２０の配置を示すレイアウト図である。なお、同図では、説明の便宜上、標準セル２０ａにメッシュ状のハッチングを施している。また、隣り合う標準セル２０ａ間の白い領域は、回路ブロックが配置されていない空白領域である。
同図に示すように、ドメイン２０には、所定方向（紙面の上下方向）の大きさが規定されたセルである標準セル２０ａが配置されている。
標準セル２０ａには、上述した回路素子としてインバータ、バッファ、ＮＡＮＤ、ＮＯＲ、その他さまざまな論理ゲートが形成されることにより、任意の機能を有する回路ブロックが形成されており、標準セル２０ａを複数組み合わせて接続することによって、これら標準セルに形成された複数の回路ブロックが接続される。これにより、所定の論理機能を実現する所定の回路が形成される。これら標準セル２０ａの配置は、例えば、半導体メーカ等によって提供されるライブラリを用いたＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）によって決定される。ライブラリとは、セル高さや論理ゲートごとに、電気的特性及びレイアウト等の設計に必要なデータを示す情報が格納されたデータベースである。
一般に、標準セルでは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをＶＤＤ線とＶＳＳ線との間に直列接続して、ゲートを共有するＣＭＯＳインバータを最も基本的な回路構成とする。したがって、最も基本的な標準セルは、ＶＤＤ線とＶＳＳ線とを交互に並行配置したときに、ＶＤＤ線中心とＶＳＳ線中心との距離が規定され、ＶＤＤ線及びＶＳＳ線に沿った方向が当該標準セルの回路規模に応じて適宜増減される矩形形状である。よって、最も基本的な標準セルは、ＶＤＤ線及びＶＳＳ線と直交する方向において、ＣＭＯＳインバータのゲートの延設方向（チャネル方向に直交する方向）に応じた大きさとなる。
具体的には、ＶＤＤ線及びＶＳＳ線と直交する方向の大きさ（以下、「セル高さ」と称する）は、例えば３種類程度に規格化されている。この標準セルのセル高さは、半導体装置全体では互いに異なる規格で規定されていてもよい。ただし、同一の回路内では、同一の微細化プロセスのデザインルールが適用されることなどにより、同一のセル高さによって規定される。
これにより、図２に示すように、ドメイン２０では、同じセル高さ、かつ、様々なセル幅を有する複数の標準セル２０ａが電源線１２１及び接地電源線１２２の延設方向に沿って配置される。
ここで、上述したようにドメイン２０に形成された第２の回路は、ドメイン１０に形成された第１の回路から出力された信号が入力される。このとき、第１の回路に生じたサージが第２の回路へ入力されると第２の回路が破壊される虞がある。
そこで、本実施形態では、後述する保護回路が形成されたセルである保護セルを設けることにより、異なる電源系のドメイン１０及び２０の信号間におけるサージから第２の回路を保護して当該サージによる第２の回路の破壊を低減する。
図３は、図１の一部拡大図であり、ドメイン１０とドメイン２０との接続部分を拡大して示す簡易レイアウト図である。なお、同図では、ドメイン１０及び２０におけるセル境界を破線で示し、そのうち太い破線で示された領域が保護セル、他の領域が標準セル又は上述した空白領域である。また、以降の簡易レイアウト図においても、セル境界が破線で示され、保護セルが太い破線で囲まれた領域で示され、標準セル又は空白領域が他の領域で示される。
同図に示すように、ドメイン１０は、第１の回路が有するバッファ１１０が形成された標準セル１１と、第１の回路が有するバッファ１２０が形成された標準セル１２とを含む。一方、ドメイン２０は、保護回路が形成された保護セル２１及び２２と、各々が第２の回路が有するバッファが形成された標準セル２３〜２５（図２に示す標準セル２０ａの一例）とを含む。これらドメイン１０とドメイン２０とは、複数の配線３０を介して接続されている。
具体的には、標準セル１１（バッファ１１０）から出力された信号は、配線３１（図１に示す複数の配線３０のうちの一の配線）及び保護セル２１（保護回路）を介して、標準セル２３（バッファ２３１）へ入力される。また、標準セル１２（バッファ１２０）から出力された信号は、配線３２（配線３０のうちの他の一の配線）及び保護セル２２（保護回路）を介して、標準セル２５（バッファ２５１）へ入力される。また、標準セル２４は、保護セル２１に隣接して配置された標準セルであって、第２の回路に含まれるバッファが形成されている。
つまり、保護回路は、第１の回路及び第２の回路との間に介在して接続されている。
ここで、保護回路の具体的な構成について説明する。なお、保護セル２１に形成された保護回路と保護セル２２に形成された保護回路とは、同様の構成を有するため、以下では保護セル２１に形成された保護回路を構成する抵抗素子２１１及び保護トランジスタ２１２について説明し、保護セル２２の抵抗素子２２１及び保護トランジスタ２２２については説明を省略する。
抵抗素子２１１は、ドメイン１０に形成された第１の回路とドメイン２０に形成された第２の回路との間に直列に接続され、例えば、抵抗値が２００Ωの抵抗素子である。
保護トランジスタ２１２は、抵抗素子２１１の第２の回路側のノードと、接地電源線１２２との間に介在して接続され、当該ノードと当該接地電源線１２２との間の電位差を所定の電圧以下にクランプする保護素子の一例である。この保護トランジスタ２１２は、例えば、ダイオード接続されたＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。
このような構成により、保護セル２１に形成された保護回路は、第１の回路で発生したサージから第２の回路を保護することができる。
具体的には、保護トランジスタ２１２は、ゲートとソースが短絡されているため、第１の回路から配線３１を介して入力ノードＮｉｎに入力される電圧が所定の範囲内である通常状態ではオフとなる。しかしながら、入力ノードＮｉｎに所定の範囲内よりはるかに大きいサージ電圧が印加されると、保護トランジスタ２１２のドレインと基板間のｐｎ接合が逆バイアスされることによりブレークダウンが生じる。
この結果、半導体基板をベースとする寄生バイポーラトランジスタがオンすることにより、ドレインに印加されたサージ電圧が、寄生バイポーラトランジスタを介して、接地電源線１２２へと放電される。
これにより、保護回路の出力ノードＮｏｕｔは、接地電源線１２２との電位差が、所定の電圧以下にクランプされる。つまり、保護回路は、サージ電圧が第２の回路へ入力されることによる第２の回路の破壊を低減することができる。
また、図２及び図３に示すように、半導体装置１は、セルの高さ方向（所定方向）において、交互に設けられた複数の電源線１２１と複数の接地電源線１２２とを有する。
これら複数の接地電源線１２２の各々は、セルの高さ方向（所定方向）において互いに隣り合う複数の標準セル２０ａの境界において、セルの高さ方向に直交する方向にドメイン２０（所定の領域）内を直線状に延設された電源線であり、保護回路と第２の回路とで共有されている。
例えば、保護セル２１に形成された保護回路に接地電源ＶＳＳ２を供給する接地電源線１２２は、第２の回路が有するバッファ、かつ、標準セル２４に形成されたバッファ（図４参照）にも接地電源ＶＳＳ２を供給する。すなわち、当該接地電源線１２２は、保護回路と第２の回路とで共有されている。
これら複数の接地電源線１２２と同様に、複数の電源線１２１についても、セルの高さ方向に直交する方向に沿ってドメイン２０（所定の領域）内を直線状に延設され、保護回路と第２の回路とで共有されている。
つまり、保護回路は、ドメイン２０に配置され、かつ、セル高さ（所定方向の大きさ）が標準セル２３〜２４（図２に示す標準セル２０ａの一例）のセル高さの整数倍のセルである保護セル２１及び２２に形成されている。
ここで、セル高さとは、当該セルに形成された回路ブロックが接続される電源線１２１及び接地電源線１２２の中心線間距離に相当する。つまり、本実施形態では、保護セル２１及び２２のセル高さは、標準セル２３〜２４のセル高さと同一（セル高さの１倍）である。このセル高さは、例えば、電源線１２１と接地電源線１２２との間隔、又は、後述するウェル境界の間隔から推測することができる。
また、複数の電源線１２１及び複数の接地電源線１２２は、ドメイン２０（所定の領域）において、一の配線層（後述する第１メタル配線層）に形成され、ドメイン２０（所定の領域）内において線幅が略一定である。なお、「略一定である」とは実質的に一定であればよく、例えば、最大の線幅と最小の線幅との差が、平均の線幅の１０パーセント以内、好ましくは５パーセント以内であればよい。
次に、保護セル２１及び２２のレイアウトについて、図４〜図６を用いて、説明する。なお、保護セル２１と保護セル２２とは、セル内のレイアウトについて同様であるため、以下では保護セル２１について説明し、保護セル２２については説明を省略する。
図４は、図３の一部拡大図であり、保護セル２１と標準セル２４との詳細なレイアウトパターンを示すレイアウト図である。図５は、図４に示す構成の回路図である。
まず、図４及び図５の説明に先立って、図４に示す各層（拡散層４４、ポリシリコン層４５、コンタクト４６、第１メタル配線層４７、ビア４８及び第２メタル配線層４９）の理解を容易にするため、図６を用いて各層の厚み方向の位置関係について説明する。図６は、半導体装置１の各層の厚み方向の位置関係を示す図である。なお、同図は、各層の厚み方向の位置関係を説明するために、便宜上示した図であり、各層の厚み方向の位置関係を除いて図４とは整合しない場合がある。また、ポリシリコン層４５とＰウェル４２（半導体基板４０）との間にはゲート絶縁膜が配置され、コンタクト４６と拡散層４４（半導体基板４０）との間にはエッチングストッパ層が配置される場合等があるが、これらについては、図示を省略する。
図６には、一例として、図５に示すトランジスタＴｒ１３及びＴｒ１４の構成が示されている。
図４及び図６に示すように、本実施形態の半導体装置１は、例えばｐ型のシリコン基板である半導体基板４０と、半導体基板４０に形成されたＮウェル４１及びＰウェル４２と、Ｎウェル４１及びＰウェル４２に形成された拡散層４４と、半導体基板４０の上方に形成されたポリシリコン層４５と、層間絶縁膜５１を貫通するコンタクト４６と、層間絶縁膜５１上に配置されてコンタクト４６と接続される第１第１メタル配線層４７と、層間絶縁膜５１上に配置された層間絶縁膜５２を貫通するビア４８と、層間絶縁膜５２上に配置されてビア４８と接続される第２メタル配線層４９とを有する。
なお、図４では、便宜上、Ｎウェル４１に形成された拡散層４４とＰウェル４２に形成された拡散層４４とで、同一のハッチングを施しているが、Ｎウェル４１にはＰ型の拡散層４４が形成され、Ｐウェル４２にはＮ型の拡散層４４が形成されている。つまり、平面視において、Ｎウェル４１に形成されるＭＯＳトランジスタはＰＭＯＳトランジスタであり、Ｐウェル４２に形成されるＭＯＳトランジスタはＮＭＯＳトランジスタである。
ここで、上述したように、標準セル２４では、図４及び図５に示すような、ＮＭＯＳトランジスタＴｒ２１及びＴｒ２３及びＰＭＯＳトランジスタＴｒ２２及びＴｒ２４が、電源線１２１と接地電源線１２２との間に直列接続されたＣＭＯＳバッファ２４１を最も基本的な回路構成とする。よって、本実施形態では、ドメイン２０において、Ｎウェル４１及びＰウェル４２の各々は、セルの高さ方向に直交する方向に沿って帯状に形成されている。つまり、Ｎウェル４１及びＰウェル４２は、保護セル２１と標準セル２４との間で、連続して配置されている。具体的には、本実施形態では、平面視において、Ｎウェル４１とＰウェル４２との境界であるウェル境界４０ａは直線状である。
なお、本実施形態では、標準セル２４に形成されたＣＭＯＳバッファ２４１として２段のＣＭＯＳインバータの構成を示したが、ＣＭＯＳインバータは１段以上のいくつであってもかまわない。
以下、図４及び図５を参照しながら、保護セル２１のレイアウトについて、説明する。
図４に示すように、抵抗素子２１１は、半導体基板４０に形成された拡散層４４によって形成された抵抗（以下、「拡散抵抗」と称する）である。
本発明者らのある実験によれば、拡散抵抗はポリシリコン層４５で形成された抵抗（以下、「ポリシリコン抵抗」と称する）に比べ、最大許容電流値が１０倍以上あり、より幅細く小面積な形状で抵抗を実現できることと、拡散抵抗を用いるほうが近接する他の拡散領域やポリシリコン層４５のパターンとの間隔を縮めることができ、結果として保護セル２１全体が約５分の１の面積で実現できることがわかっている。
このように、抵抗素子２１１を拡散抵抗で形成することにより、保護セル２１のセル高さを隣接する標準セル２４のセル高さと同一にすることができる。つまり、標準セル２４の製造工程によって、保護セル２１を製造することができる。
保護トランジスタ２１２は、ポリシリコン層４５、拡散層４４、第１メタル配線層４７、コンタクト４６によって形成される。具体的には、図５に示すように、保護トランジスタ２１２は、各々がダイオード接続され、かつ、互いに並列接続された４つｎ型のＭＯＳＦＥＴであるトランジスタＴｒ１１〜Ｔｒ１４によって構成されている。これら４つのトランジスタＴｒ１１〜Ｔｒ１４は、平面視において隣り合うトランジスタによってソースとドレインが共有されている。
このような構成により、第１の回路から保護セル２１に入力された信号は、第２メタル配線層４９で形成された入力ノードＮｉｎから、ビア４８、第１メタル配線層４７、コンタクト４６を順次経由して抵抗素子２１１を形成する拡散抵抗の一方へ伝達され、当該拡散抵抗の他方から、コンタクト４６、第１メタル配線層４７、ビア４８を経由して出力ノードＮｏｕｔへ伝達される。
これにより、異なる電源ドメインであるドメイン１０とドメイン２０との間に多数の保護セル２１及び２２を配置する場合においても、抵抗素子２１１として拡散抵抗を用いることによって、保護セル２１及び２２を標準セル２４〜２５（標準セル２０ａ）と混在配置が可能なまでに小面積なレイアウトを実現できる。
すなわち、半導体装置１では、内部回路である第１の回路及び第２の回路について設計の自動化を図るため、標準セル２０ａが多用される。また、保護回路は、保護対象の回路である第２の回路の比較的近くに配置することが望ましい。したがって、保護セル２１及び２２には、標準セル２０ａに対して容易に配置できる（配置親和性が高い）ことが望まれる。
これに対して、本実施形態では、保護回路が、第１の回路及び第２の回路との間に介在して接続され、ドメイン２０（所定の領域）に配置され、かつ、セル高さ（所定方向の大きさ）が標準セル２４〜２５（標準セル２０ａ）のセル高さの整数倍（本実施形態では１倍）のセルである保護セル２１及び２２に形成されている。
これにより、保護セル２１及び２２の形状を標準セル２４〜２５（標準セル２０ａ）と同等の形状にすることができるので、保護セル２１及び２２と第２の回路を構成する標準セル２４〜２５（標準セル２０ａ）との配置親和性が高くなる。よって、保護回路と第２の回路とを比較的近くに配置することができる。したがって、異なる電源ドメインであるドメイン１０とドメイン２０との間におけるサージから第２の回路を保護することができる。また、保護セル２１及び２２と標準セル２４〜２５（標準セル２０ａ）との配置親和性が高いことにより、レイアウトを小面積化することができる。すなわち、本実施形態によれば、異なる電源系のドメイン１０及び２０の間におけるサージから第２の回路（内部回路）を保護しつつ、小型化することができる。
また、半導体装置１では、当該半導体装置１の製造プロセスの微細化に伴い、当該半導体装置１で用いられるポリシリコン層４５について、その延設方向、幅、及び、他のポリシリコン層４５との間隔を一種類または数種類に限定するようなレイアウトルールが採用される場合がある。つまり、ポリシリコン層４５のレイアウト自由度を制限する場合がある。この場合、保護回路内の抵抗素子２１１がポリシリコン抵抗で構成されていると、ポリシリコン層４５のレイアウト自由度が小さいために、保護回路の面積が大きくなりやすいという問題がある。
特に、近年、回路仕様の複雑化と相まって、保護回路の適用箇所も多くなる傾向にあるため、保護回路の面積の増大は半導体装置１全体の小型化への大きな課題となり得る。
これに対して、本実施形態では、抵抗素子２１１が半導体基板４０に形成された拡散層４４によって形成されていることにより、当該抵抗素子２１１の平面視面積を小面積化できる。よって、保護セル２１及び２２を小面積化することができるので、製造プロセスの微細化に伴って標準セル２４〜２５（標準セル２０ａ）が小面積化された場合であっても、上述した配置親和性を高くすることができる。
また、本実施形態によれば、半導体装置１は、保護回路において、抵抗素子（保護セル２１の抵抗素子２１１及び保護セル２２の抵抗素子２２１）の第２の回路側のノードと接地電源線１２２（第２の接地電源線）の間に介在して接続され、当該ノードと接地電源線１２２との間の電位差を所定の電圧以下にクランプする保護素子として、保護トランジスタ（保護セル２１の保護トランジスタ２１２及び保護セル２２の保護トランジスタ２２２）を有する。
これにより、当該ノードの電圧をＶＮｏｕｔ、所定の電圧をΔＶ１すると、ＶＮｏｕｔ＞ＶＳＳ２＋ΔＶ１となった場合、保護トランジスタ（保護セル２１の保護トランジスタ２１２及び保護セル２２の保護トランジスタ２２２）がブレークダウンすることにより、ＶＮｏｕｔを低下させて第２の回路を保護することができる。一方、所定の電圧をΔＶ２すると、ＶＮｏｕｔ＜ＶＳＳ２−ΔＶ２となった場合、保護トランジスタ（保護セル２１の保護トランジスタ２１２及び保護セル２２の保護トランジスタ２２２）がオンすることにより、ＶＮｏｕｔを上昇させて第２の回路を保護することができる。つまり、正負のいずれのサージ電圧についても、第２の回路を保護することができる。
《実施形態２》
次に、実施形態２に係る半導体装置の構成について、詳細に説明する。図７は、本実施形態における保護セル２１Ａと標準セル２４との詳細なレイアウトパターンを示すレイアウト図である。
同図に示すように、本実施形態では、実施形態１と比較して、Ｎウェル４１とＰウェル４２との境界であるウェル境界４０ａが、平面視において保護セル２１Ａ内で屈曲している点が異なる。
本実施形態において、保護回路は、ウェル境界４０ａが屈曲した部分に配置され、具体的には、Ｎウェル４１とＰウェル４２とのうち、平面視面積が大きいウェルに配置されている。
具体的には、同図に示すように、保護セル２１Ａを平面視した場合、ウェル境界４０ａの一部は、標準セル２４におけるウェル境界４０ａよりも電源線１２１側へ突出している。
つまり、上述したように、一般に、標準セル２４では、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで構成されるＣＭＯＳバッファが基本的な回路構成として用いられる。このため、標準セル２４では、平面視において、Ｎウェル４１とＰウェル４２とが同一の面積となるように形成される。
これに対し、保護セル２１Ａでは、保護トランジスタ２１２として、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのいずれか一方（本実施形態ではＮＭＯＳトランジスタ）のみのトランジスタが形成されるため、他方のＭＯＳトランジスタを形成するための拡散領域及びウェルは不要である。
そのため、本実施形態では、平面視において、保護セル２１内でウェル境界４０ａを屈曲することにより、不要なウェル（本実施形態ではＮウェル４１）の面積を小さくし、必要なウェル（本実施形態ではＰウェル４２）の面積を大きくすることにより、拡散抵抗である抵抗素子２１１のための拡散層４４の面積を大きく確保することができる。
このように構成された半導体装置であっても、上記実施形態１と同様の効果を奏することができる。
また、本実施形態によれば、ウェル境界４０ａが保護セル２１Ａ内で屈曲することにより、平面視において、保護セル２１Ａ内のＮウェル４１が形成された領域を小さく形成することができる。よって、保護セル２１Ａのセル高さを縮小することができるので、より小面積なレイアウトを実現できる。
つまり、標準セル２４の微細化が進んだ場合であっても、抵抗素子２１１に要求される抵抗値（例えば、２００Ω）を実現するために必要な拡散層４４の面積を維持しつつ、標準セル２４と同一のセル高さで保護セル２１Ａを実現できる。すなわち、微細化が進んだ標準セル２４との高い配置親和性を有する保護セル２１Ａを実現できる。
《実施形態３》
次に、実施形態３に係る半導体装置の構成について、詳細に説明する。図８は、本実施形態におけるドメイン１０とドメイン２０Ｂとの接続部分を拡大して示す簡易レイアウト図である。
本実施形態は、実施形態１と比較して、保護回路が保護トランジスタ２１２及び２２２に代わり、保護ダイオード２１２Ｂ及び２２２Ｂを有する点が異なる。具体的には、同図に示すように、保護セル２１Ｂでは、保護トランジスタ２１２に代わり保護ダイオード２１２Ｂが設けられ、保護セル２２Ｂでは、保護トランジスタ２２２に代わり保護ダイオード２２２Ｂが設けられている点が異なる。
ここで、本実施形態における保護回路の具体的な構成について説明する。なお、保護セル２１Ｂに形成された保護回路と保護セル２２Ｂに形成された保護回路とは、同様の構成を有するため、以下では保護セル２１Ｂに形成された保護回路を構成する抵抗素子２１１及び保護ダイオード２１２Ｂについて説明し、保護セル２２Ｂの抵抗素子２２１及び保護ダイオード２２２Ｂについては説明を省略する。
保護ダイオード２１２Ｂは、抵抗素子２１１の第２の回路側のノードと、接地電源線１２２（第２の接地電源線）との間に介在して接続され、当該ノードと、接地電源線１２２との間の電位差を所定の電圧以下にクランプする保護素子の一例である。保護ダイオード２１２Ｂは、アノードが接地電源線１２２に接続され、カソードが抵抗素子２１１の第２の回路側のノードに接続されている。
このような構成であっても、保護セル２１Ｂに形成された保護回路は、第１の回路で発生したサージから第２の回路を保護することができる。
具体的には、保護ダイオード２１２Ｂは、第１の回路から配線３１を介して入力ノードＮｉｎに入力される電圧が所定の範囲内である通常状態ではオフとなる。しかしながら、入力ノードＮｉｎに、所定の範囲外の低電位のサージ電圧（負のサージ電圧）が印加されると、保護ダイオード２１２Ｂがオンする。
これにより、保護回路の出力ノードＮｏｕｔは、接地電源線１２２との電位差が所定の電圧以下にクランプされる。つまり、保護回路は、サージ電圧が第２の回路へ入力されることによる第２の回路の破壊を低減することができる。
次に、保護セル２１Ｂ及び２２Ｂのレイアウトについて、図９を用いて、説明する。なお、保護セル２１Ｂと保護セル２２Ｂとは、セル内のレイアウトについて同様であるため、以下では保護セル２１Ｂについて説明し、保護セル２２Ｂについては説明を省略する。
図９は、図８の一部拡大図であり、保護セル２１Ｂの詳細なレイアウトパターンを示すレイアウト図である。
保護ダイオード２１２Ｂは、出力ノードＮｏｕｔに接続されたＮ型の拡散層である拡散層４４とＰウェル４２との間のＰＮ接合で実現され、Ｐウェル４２は接地電源線１２２に接続された拡散層４４と接続される。
このように構成された半導体装置であっても、上記実施形態１と同様の効果を奏することができる。
また、本実施形態によれば、保護回路の保護素子として、保護ダイオード（保護セル２１Ｂの保護ダイオード２１２Ｂ及び保護セル２２Ｂの保護ダイオード２２２Ｂ）を有する。
これにより、保護素子として保護トランジスタを用いた場合よりも、平面視において保護素子を小面積化できるため、より小面積なレイアウトを実現できる。
《実施形態４》
次に、実施形態４に係る半導体装置の構成について、詳細に説明する。図１０は、本実施形態における保護セル２１Ｃの詳細なレイアウトパターンを示すレイアウト図である。
同図に示すように、本実施形態では、実施形態３と比較して、保護ダイオード２１２Ｃの一方のノード（本実施形態ではアノード）が、半導体基板４０と接地電源線１２２（第２の接地電源線）とを接続する基板コンタクトである点が異なる。当該基板コンタクトは、具体的には、半導体基板４０のＰウェル４２と接地電源線１２２とを接続する。
すなわち、図１０において、接地電源線１２２にコンタクト４６を介して接続された拡散領域（不図示）は、保護ダイオード２１２ＣのアノードとＰウェル４２全体に接地電源ＶＳＳ２を供給する基板コンタクトとを兼ねることが可能である。
このような構成であっても、保護セル２１Ｃに形成された保護回路は、第１の回路で発生したサージから第２の回路を保護することができる。
また、本実施形態によれば、保護ダイオード２１２Ｃの一方のノードが接地電源線１２２とＰウェル４２とを接続する基板コンタクト（接地電源線１２２にコンタクト４６を介して接続された拡散領域）であることにより、実施形態３よりも、より小面積なレイアウトを実現できる。
なお、実施形態３及び４では、保護ダイオードがＰウェル４２に形成され接地電源線１２２に接続された場合だけを示しているが、さらにＮウェル４１に形成され電源線１２１に接続された別の保護ダイオードを追加する構成であってもよく、この構成の場合、よりサージ保護能力を向上させることができる。
すなわち、この構成によると、保護回路の出力ノードＮｏｕｔは、さらに、電源線１２１との電位差が所定の電圧以下にクランプされる。つまり、保護回路は、正負のいずれのサージ電圧についても、当該サージ電圧が第２の回路へ入力されることによる第２の回路の破壊を低減することができる。
《実施形態５》
次に、実施形態５に係る半導体装置の構成について、図１１及び図１２を用いて詳細に説明する。図１１は、本実施形態におけるドメイン１０とドメイン２０Ｄとの接続部分を拡大して示す簡易レイアウト図である。図１２は、図１１の一部拡大図であり、保護セル２１Ｄの詳細なレイアウトパターンを示すレイアウト図である。
なお、保護セル２１Ｄに形成された保護回路と保護セル２２Ｄに形成された保護回路とは、同様の構成を有するため、以下では保護セル２１Ｄに形成された保護回路を構成する抵抗素子２１１、保護トランジスタ２１２及びバッファ２１３（後述する）について説明し、保護セル２２Ｂの抵抗素子２２１、保護トランジスタ２２２及びバッファ２２３については説明を省略する。
本実施形態は、実施形態１と比較して、半導体装置が、さらに、各抵抗素子（保護セル２１Ｄの抵抗素子２１１及び保護セル２２Ｄの抵抗素子２２１）と第２の回路との間に介在して接続された出力回路を備える点が異なる。具体的には、本実施形態において、当該出力回路は、保護セル２１Ｄ及び２２Ｄの各々に形成されたバッファ２１３及び２２３である。
図１２に示すように、本実施形態における保護セル２１Ｄは、図４に示す保護セル２１と標準セル２４とが、第１メタル配線層４７で接続された構成に相当する。
ここで、本実施形態における保護回路の具体的な構成について説明する。
バッファ２１３は、入力ノードが抵抗素子２２１の第２の回路側のノードＮ１に接続され、出力ノードが保護回路の出力ノードＮｏｕｔに接続される。このように、保護セル２１Ｄの出力ノードＮｏｕｔにバッファ２１３を設けることにより、保護セル２１Ｄを含むドメイン２０のタイミング解析が容易となる。
すなわち、一般に、標準セル間の信号において自動ツールによる遅延計算を行う際、セルの入力と出力とが抵抗のみを介して接続されている場合には、出力の状態に応じて入力負荷容量が変わるため、遅延計算誤差が大きくなってしまう。これに対して、本実施形態のように入力と出力とがバッファ２１３を介して接続されていると、出力の状態が入力へ影響しにくくなる。
よって、保護セル２１Ｄの出力ノードＮｏｕｔにバッファ２１３を設けることにより、例えば、保護セル２１Ｄにおける遅延時間、標準セル１１と保護セル２１Ｄとの間の配線による遅延時間、及び、保護セル２１Ｄと標準セル２３Ｄとの間の配線による遅延時間等について、高精度な遅延計算が可能となる。すなわち、保護セル２１Ｄについて、標準セルと同じ遅延計算手法と適用することができる。その結果、設計マージンを削減してより高速な信号伝達が可能となる。
このように構成された半導体装置は、上記実施形態１と比較して、小型化の効果が多少薄れるものの、設計マージンを削減して高速な信号伝達を実現することができる。
また、図１２に示すように、保護セル２１Ｄにおいて、保護トランジスタ２１２のゲート、及び、バッファ２１３を構成するＣＭＯＳトランジスタのゲートは、平面視において同一方向に延設された形状を有する。具体的には、保護トランジスタ２１２を構成する４つのＮＭＯＳトランジスタの各々のゲート、及び、バッファ２１３を構成する２つのＣＭＯＳトランジスタの各々のゲートは、セルの高さ方向（紙面の上下方向）に延びる長尺形状である。
これにより、ポリシリコン層４５の延設方向が一方向に限定されるようなレイアウトルールが採用される場合であっても、本実施形態における保護セル２１Ｄを製造することができる。
《実施形態６》
次に、実施形態６に係る半導体装置の構成について、詳細に説明する。図１３は、本実施形態におけるドメイン１０とドメイン２０Ｅとの接続部分を拡大して示す簡易レイアウト図である。
本実施形態では、実施形態１と比較して、半導体装置が、さらに、各抵抗素子（保護セル２１Ｄの抵抗素子２１１及び保護セル２２Ｄの抵抗素子２２１）と第２の回路との間に介在して接続された出力回路を備える点が異なる。具体的には、本実施形態において、当該出力回路は、標準セル２３Ｅ及び２５Ｅに形成された論理ゲート２３１Ｅ及び２５１Ｅである。
より具体的には、図１３において、標準セル２３ＥにはＡＮＤ論理の論理ゲート２３１Ｅが形成され、標準セル２５ＥにはＡＮＤ論理の論理ゲート２５１Ｅが形成されている。このように、本実施形態では、実施形態１と比較して、保護セル２１及び２２の出力ノードの接続先がバッファが形成された標準セル２３及び２５ではなく、論理ゲートが形成された標準セル２３Ｅ及び２５Ｅである。
このように構成された半導体装置であっても、上記実施形態１と同様の効果を奏することができる。
また、本実施形態によれば、抵抗素子（保護セル２１の抵抗素子２１１及び保護セル２２の抵抗素子２２１）と第２の回路との間に、論理ゲート（標準セル２３Ｅの論理ゲート２３１Ｅ及び標準セル２５Ｅの論理ゲート２５１Ｅ）を設けることにより、例えば、論理ゲートの２つの入力ノードのうち保護セルからの入力ノードと異なる他方の入力ノードを制御することで電源遮断時の第２の回路への入力が不定となる状態を避けることができる。
具体的には、第１の回路が配置されたドメイン１０において電源（ＶＤＤ１及びＶＳＳ１）が遮断された場合、第１の回路から出力される信号の電圧が不定（例えば、ＶＤＤ１とＶＳＳ１との中間電位等）となる場合がある。この場合、不定の電圧の信号が第２の回路に入力されると、例えば第２の回路が予期せぬ動作をする虞がある。
そこで、例えば、ドメイン１０における電源の遮断を検知した場合、制御回路から論理ゲート２３１Ｅ及び２５１Ｅの他方の入力ノードに接地電源（電位）ＶＳＳ２を供給することにより、論理ゲート２３１Ｅ及び２５１Ｅの出力電圧を接地電源ＶＳＳ２とすることができる。つまり、第２の回路への入力電圧を接地電源ＶＳＳ２にすることができる。よって、第２の回路への入力が不定となる状態を避けることができる。
なお、抵抗素子と第２の回路との間に設けられる論理ゲートは、ＡＮＤ論理でなくてもよく、例えば、ＯＲ論理であっても、ＡＮＤ論理又はＯＲ論理の反転論理であってもかまわない。また、論理ゲートは、標準セルでなく保護セル２１及び２２に形成されていてもかまわない。
《実施形態７》
次に、実施形態７に係る半導体装置の構成について、図１４及び図１５を用いて詳細に説明する。図１４は、本実施形態におけるドメイン１０とドメイン２０Ｆとの接続部分を拡大して示す簡易レイアウト図である。図１５は、図１４の一部拡大図であり、保護セル２１Ｆ及び２２Ｆの詳細なレイアウトパターンを示すレイアウト図である。
なお、保護セル２１Ｆに形成された保護回路と保護セル２２Ｆに形成された保護回路とは、同様の構成を有するため、以下では保護セル２１Ｆに形成された保護回路について説明し、保護セル２２Ｆについては説明を簡略化する。
上述した各実施形態では、保護セル間には標準セルが配置されていた。これに対して、本実施形態では、図１４及び図１５に示すように、本実施形態では、各々に保護回路が形成された複数の保護セル２１Ｆ及び２２Ｆは、セルの高さ方向（所定方向）において互いに隣り合って配置されている。
具体的には、本実施形態において、保護セル２１Ｆ及び２２Ｆはセルの高さ方向（所定方向：紙面上下方向）に互いの一部の辺が接している。より具体的には、隣接する保護セル２１Ｆと保護セル２２Ｆとは、接地電源線１２２を共有し、当該接地電源線１２２を中心に反転したレイアウトパターンを有する。
このように構成された半導体装置であっても、上記実施形態１と同様の効果を奏することができる。
また、本実施形態によれば、保護セル２１Ｆと２２Ｆとが、セルの高さ方向（所定方向）において互い隣り合って配置されることにより、保護セル２１Ｆと２２Ｆが占める面積を小さくすることができる。
また、上述した各実施形態では、保護セルは標準セルと隣接して配置されていた。これに対して、本実施形態では、図１４及び図１５に示すように、保護セル２１Ｆ及び２２Ｆは標準セル２３Ｆ及び２５Ｆと電源線は共有するものの隣接していなくてもかまわない。すなわち、保護セル２１Ｆ及び２２Ｆと標準セル２３Ｆ及び２５Ｆとの間には、空白領域が設けられていてもかまわない。
このように、保護セル２１Ｆ及び２２Ｆ同士を隣接して配置し、保護セル２１Ｆ及び２２Ｆと標準セル２３Ｆ及び２５Ｆとの間に空白領域を設ける場合、隣接する保護セル２１Ｆ及び２２Ｆにおいて、保護セル２１Ｆ及び２２Ｆにとって不要なＮウェル４１を形成せず、必要なＰウェル４２を全面に形成することができる。よって、この場合、より小面積なレイアウトが可能となる。
また、本実施形態では、保護セル２１Ｆと保護セル２２Ｆとがセルの幅方向（所定方向と直交する方向）において、互いに異なる位置（ずれた位置）に配置されている。これにより、保護セル２１Ｆ及び保護セル２２Ｆの周囲の空白領域を大きく確保することができる。
一般に、半導体装置では、空白領域が小さくなるほど設計自由度が低くなるため、本実施形態では、保護セル２１Ｆ及び保護セル２２Ｆの周囲の空白領域を大きく確保することにより、保護セル２１Ｆ及び保護セル２２Ｆの配置の自由が大きくなる。よって、本実施形態では、ＥＤＡを用いて保護セル２１Ｆ及び保護セル２２Ｆの配置位置を決定することが可能となるため、設計工数を短縮できる。
《実施形態８》
次に、実施形態８に係る半導体装置の構成について、説明する。本実施形態では、実施形態７と比較して、複数の保護セルが、セルの幅方向（所定方向と直交する方向）において、互いに同じ位置に配置されている点が異なる。
以下、本実施形態について、図１６及び図１７を用いて詳細に説明する。図１６は、本実施形態におけるドメイン１０とドメイン２０Ｇとの接続部分を拡大して示す簡易レイアウト図である。図１７は、図１６の一部拡大図であり、保護セル２１Ｇ及び２２Ｇの詳細なレイアウトパターンを示すレイアウト図である。
これらの図に示すように、本実施形態では、保護セル２１Ｇ及び２２Ｇは、セルの幅方向（所定方向と直交する方向）において、互いに同じ位置に配置されている。具体的には、本実施形態において、保護セル２１Ｇ及び２２Ｇはセルの高さ方向（所定方向：紙面上下方向）における互いの辺がずれることなく接している。つまり、隣接する保護セル２１Ｇと保護セル２２Ｇとは、接地電源線１２２を共有し、同じ位置で当該接地電源線１２２を中心に反転したレイアウトパターンを有する。
このように構成された半導体装置であっても、上記実施形態１と同様の効果を奏することができる。
また、本実施形態によれば、保護セル２１Ｇと保護セル２２Ｇとがセルの幅方向（所定方向と直交する方向）において、互いに同じ位置に配置される（位置ずれを禁止する）ことにより、実施形態７よりもさらに小面積なレイアウトが可能となる。
《実施形態９》
次に、実施形態９に係る半導体装置の構成について、説明する。図１８は、本実施形態における保護セル２１Ｈの詳細なレイアウトパターンを示すレイアウト図である。
同図に示す保護セル２１Ｈには、実施形態５の保護セル２１Ｄ（図１２参照）と同様に、抵抗素子２１１及び保護トランジスタ２１２を有する保護回路と、バッファ２１３とが形成されている。ただし、保護セル２１Ｄと比較して、保護セル２１Ｈ内においてウェル境界４０ａがＬ字状に屈曲している点が異なる。
具体的には、本実施形態では、保護セル２１Ｈを平面視した場合、ウェル境界４０ａは、矩形形状の保護セル２１Ｈの一部の角を切り欠くように形成されている。つまり、平面視において、Ｐウェル４２は矩形形状の一部の角が切り欠かれた形状を有し、Ｎウェル４１はＰウェル４２が切り欠かれた部分に形成されている。
これにより、本実施形態では、実施形態５と比較して、保護セル２１Ｈ内にバッファ２１３を含む場合であっても、小面積なレイアウトが可能となる。
また、本実施形態において、実施形態８と同様に、保護セル２１Ｈを含む複数の保護セルがセルの幅方向（所定方向と直交する方向）において、互いに同じ位置に配置される（位置ずれを禁止する）ことにより、さらに小面積なレイアウトが可能となる。
《実施形態１０》
次に、実施形態１０に係る半導体装置の構成について、説明する。本実施形態では、上記の各実施形態と比較して、保護セルのセル高さ（所定方向の大きさ）が、標準セルの２倍である点が異なる。
以下、本実施形態について、図１９及び図２０を用いて詳細に説明する。図１９は、本実施形態におけるドメイン１０とドメイン２０Ｉとの接続部分を拡大して示す簡易レイアウト図である。図２０は、図１９の一部拡大図であり、保護セル２１Ｉの詳細なレイアウトパターンを示すレイアウト図である。
なお、保護セル２１Ｉに形成された保護回路と保護セル２２Ｉに形成された保護回路とは、同様の構成を有するため、以下では保護セル２１Ｉに形成された保護回路について説明し、保護セル２２Ｉについては説明を簡略化する。
これらの図に示すように、保護セル２１Ｉ及び２２Ｉの各々は、各標準セル２３Ｆ及び２３Ｆの２倍のセル高さを有し、互いに隣接して配置されている。具体的には、図２０に示すように、保護セル２１Ｉは、抵抗素子２１１と保護トランジスタ２１２とをセルの高さ方向（紙面上下方向）に並べることによって、上記の各実施形態と比較して抵抗素子２１１及び保護トランジスタ２１２をコンパクトに配置している。これにより、本実施形態によれば、より小面積なレイアウトが可能となる。
なお、保護セル２１Ｉ及び２２Ｉの各々のセル高さ（所定方向の大きさ）は、各標準セル２３Ｆ及び２３Ｆの２倍に限らず３倍以上の整数倍であってもよい。
《実施形態１１》
次に、実施形態１１に係る半導体装置の構成について、説明する。図２１は、本実施形態に係る半導体装置１Ｊの簡易結線図である。同図に示すドメイン１０Ｊ及びドメイン２０Ｊは、上記の各実施形態における第１の回路を含むドメイン（例えば、実施形態１のドメイン１０等）及び第２の回路を含むドメイン（例えば、実施形態１のドメイン２０等）に相当する。
同図に示すパッド３０１及び３０２の各々は、半導体装置１Ｊの電極パッドであり、例えば、ワイヤーボンディングを介して、当該半導体装置１のパッケージピン（リードフレーム：外部電極）と接続される。
同図に示すように、本実施形態において、ドメイン１０Ｊ及び２０Ｊはそれぞれ、パッド３０１及び３０２まで分離された接地電源ＶＳＳ１及びＶＳＳ２が供給される。このように、電源系が半導体装置１Ｊの電極パッドであるパッド３０１及び３０２まで分離されている半導体装置１Ｊにおいて、実施形態１〜１０のいずれかを適用することにより、サージ保護能力を十分確保しつつ小面積なレイアウトが可能となる。
すなわち、半導体装置１Ｊは、実施形態１〜１０のいずれかの構成を備えるので、実施形態１〜１０と同様の効果を奏する。
《実施形態１２》
なお、半導体装置は、電源系が半導体装置のパッケージピンまで分離されていてもよい。図２２は、実施形態１２に係る半導体装置１Ｋの簡易結線図である。同図に示すドメイン１０Ｋ及びドメイン２０Ｋは、上記の実施形態１〜１０における第１の回路を含むドメイン（例えば、実施形態１のドメイン１０等）及び第２の回路を含むドメイン（例えば、実施形態１のドメイン２０等）に相当する。
同図に示すパッケージピン４０１及び４０２の各々は、半導体装置１Ｋのリードフレーム（外部電極）であり、パッケージピン４０１はパッド３０１とワイヤーボンディングによって接続され、パッケージピン４０２はパッド３０２とワイヤーボンディングによって接続される。
同図に示すように、本実施形態において、ドメイン１０Ｋ及び２０Ｋはそれぞれ、パッケージピン４０１及び４０２まで分離された接地電源ＶＳＳ１及びＶＳＳ２が供給される。このように、電源系が半導体装置１Ｋのパッケージピン４０１及び４０２まで分離されている半導体装置１Ｋにおいて、実施形態１〜１０のいずれかを適用することにより、サージ保護能力を十分確保しつつ小面積なレイアウトが可能となる。
すなわち、半導体装置１Ｋは、実施形態１〜１０のいずれかの構成を備えるので、実施形態１〜１０と同様の効果を奏する。
《実施形態１３》
なお、分離された電源系は、高インピーダンス成分を介して接続されていてもよい。図２３は、実施形態１３に係る半導体装置１Ｌの簡易結線図である。同図に示すドメイン１０Ｌ及びドメイン２０Ｌは、上記の実施形態１〜１０における第１の回路を含むドメイン（例えば、実施形態１のドメイン１０等）及び第２の回路を含むドメイン（例えば、実施形態１のドメイン２０等）に相当する。
同図に示すように、ドメイン１０Ｌ及び２０Ｌはそれぞれ、接地電源ＶＳＳ１及び接地電源ＶＳＳ２が供給される。ただし、パッド３０１とドメイン１０Ｌとを接続して接地電源線１１２に接地電源ＶＳＳ１を供給する配線３１１と、パッド３０２とドメイン２０Ｌとを接続して接地電源線１２２に接地電源ＶＳＳ２を供給するする配線３１２とが、高い抵抗を有する基板抵抗３０３で接続されている。
このように、ドメイン１０Ｌ及び２０Ｌの外で、例えば基板抵抗３０３等の高抵抗により電源系が接続されている半導体装置１Ｌにおいても、ドメイン１０Ｌ及び２０Ｌの間におけるサージ保護能力を確保する必要がある。このため、実施形態１〜１０のいずれかを適用することにより、サージ保護能力を十分確保しつつ小面積なレイアウトが可能となる。
すなわち、半導体装置１Ｌは、実施形態１〜１０のいずれかの構成を備えるので、実施形態１〜１０と同様の効果を奏する。
《その他の実施形態》
以上、実施形態１〜１３について説明したが、これらの実施形態中の任意の構成要素を組み合わせて新たな実施形態とすることも可能である。また、各実施形態に対して本発明の趣旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、各実施形態に係る半導体装置を内蔵した各種機器も本発明に含まれる。
例えば、上記説明では保護回路（保護セル内）の抵抗素子を拡散領域で形成する場合を説明したが、一部または全部の抵抗をポリシリコンまたはウェルで形成することによっても、製造プロセスのレイアウトルールによっては上記の各実施形態と同等の効果が得られる。
また、例えば、ドメイン１０に配置される標準セルのセル高さとドメイン２０に配置される標準セルのセル高さとは同じでなくてもよく、規格化された複数種類のセル高さのうち、互いに異なるセル高さであってもかまわない。また、ドメイン１０には標準セルが配置されていなくてもよい。また、ドメイン１０とドメイン２０とは同一の半導体基板４０に形成されていなくてもよく、半導体装置は、互いに異なる半導体基板に形成されたドメイン１０とドメイン２０とが１つのパッケージに封入されたものであってもよい。
また、上記説明では、保護回路の保護トランジスタとしてＮＭＯＳトランジスタを例に説明したが、当該保護トランジスタはＰＭＯＳトランジスタで構成されていてもよい。また、保護回路の抵抗素子としてＮ型の拡散層を例に説明したが、当該抵抗素子としてＰ型の拡散層で構成されていてもよい。
また、上記実施形態３及び４において、Ｐウェル４２に形成された拡散層４４の平面視面積を大きくすることにより、抵抗素子の拡散層４４と保護ダイオードのカソードの拡散層４４とを共通化してもよい。
例えば、図２４に示すように、実施形態４における抵抗素子２１１の拡散層４４と保護ダイオード２１２Ｃの拡散層４４（図１０参照）とを共通化してもよい。図２４は、他の実施形態における保護セル２１Ｃの詳細なレイアウトパターンを示すレイアウト図である。
同図に示すように、本実施形態では、実施形態４と比較して、保護ダイオード２１２Ｃのカソードを形成する拡散層４４は、抵抗素子２１１を形成する拡散層４４と共有している点が異なる。つまり、本実施形態では、保護ダイオード２１２Ｃの抵抗素子２１１側のノードは、半導体基板４０に形成された拡散層４４、かつ、抵抗素子２１１を形成する拡散層４４の端部である。
このような構成であっても、保護セル２１Ｃに形成された保護回路は、第１の回路で発生したサージから第２の回路を保護することができる。つまり、上記実施形態４と同様の効果を奏することができる。
また、本実施形態によれば、保護ダイオード２１２Ｃのカソードを形成する拡散層４４が抵抗素子２１１を形成する拡散層４４と共有されることにより、実施形態４と比較して、より小面積なレイアウトを実現できる。
また、保護回路の抵抗素子と第２の回路とは、短絡されていてもよい。ここで、「短絡されている」とは、２つの構成要素が接続されている場合を示す。また、上記説明における「接続されている」とは、２つの構成要素が直接接続されている場合に限定されるものではなく、同様の機能が実現できる範囲において、当該２つの構成要素が他の構成要素を介して接続される場合も含まれる。
また、保護回路の抵抗素子と保護素子とは、互いに異なるウェルに配置されていても良く、例えば、抵抗素子はＮウェル４１に形成されたＰ型の拡散層４４により形成された拡散抵抗であり、保護素子はＰウェル４２に配置されたＮ型のＭＯＳトランジスタであってもよい。
このように、保護回路の抵抗素子と保護素子とを互いに異なるウェルに配置することにより、保護セル内でウェル境界４０ａを屈曲させることなく、保護セルのセル幅を小さくすることができる。
また、各実施形態に係る半導体装置は、静電放電によるサージに限らず、例えば、第１の回路及び電源で生じるスイッチングノイズ等によって生じた過電圧から内部回路（第２の回路）を保護することができる。すなわち、上述のサージは、当該サージの要因によらず、瞬間的に発生する異常に高い電圧（過電圧）が生じる現象を指す。
また、保護セルはドメイン２０に配置されるとしたが、このドメイン２０の領域は、半導体装置１において、各々が直線状に延設された電源線１１１と接地電源線１２２とが交互に複数配置されている領域から推測することができる。つまり、ドメイン２０に配置された保護セルとは、平面視において、隣接する電源線１１１と接地電源線１１２との間に保護回路の抵抗素子及び保護素子が配置されているセルとして定義することができる。
また、上記説明では、第１の回路から出力された複数の信号が第２の回路に入力されることとして説明したが、さらに、第２の回路から出力された１以上の信号が第１の回路に入力されてもかまわない。この場合、さらに、第１の回路が形成されているドメイン（例えば、図１におけるドメイン１０）が上記説明したいずれかの保護回路を備えてもかまわない。
具体的には、当該保護回路は、第２の回路と第１の回路との間に直列に接続された抵抗素子と、抵抗素子の第１の回路側のノードと、接地電源線（例えば、図１０における接地電源線１１２）との間に介在して接続され、当該ノードと当該接地電源線との間の電位差を所定の電圧以下にクランプする保護素子とを有する。また、当該保護回路は、所定の領域（例えば、図１におけるドメイン１０）に配置されたセルであって、所定方向の大きさが標準セルの所定方向の大きさの整数倍のセルである保護セルに形成されている。
このような構成により、さらに、第２の回路で発生したサージから第１の回路を保護することができる。
また、本発明は、半導体装置の設計方法として実現されてもよい。図２５は、半導体装置の設計方法を示すフローチャートである。
すなわち、当該半導体装置の設計方法は、所定方向の大きさが規定された回路ブロックである標準セルが配置される所定の領域を有する半導体基板を備える半導体装置の設計方法であって、半導体装置は、第１の接地電源線に接続された第１の回路と、第１の接地電源線と独立の第２の接地電源線に接続され、複数の標準セルで構成される第２の回路と、第１の回路及び第２の回路との間に介在して接続された保護回路とを備え、保護回路は、第１の回路と第２の回路との間に直列に接続された抵抗素子と、抵抗素子の第２の回路側のノードと、第２の接地電源線との間に介在して接続され、当該ノードと当該第２の接地電源線との間の電位差を所定の電圧以下にクランプする保護素子とを有し、半導体装置の設計方法は、所定の領域において、第２の回路を構成する複数の標準セルが配置される位置を決定するステップ（Ｓ１１）と、所定の領域において、保護回路が形成されるセルであって、所定方向の大きさが標準セルの所定方向の大きさの整数倍のセルである保護セルが配置される位置を決定するステップ（Ｓ１２）とを含む。
具体的には、半導体装置は、さらに、抵抗素子と第２の回路との間に介在して接続され、かつ、保護セルに形成されたバッファを備え、当該半導体装置の設計方法において、保護セルが配置される位置を決定するステップ（Ｓ１２）では、保護セル及び標準セルを含むセル間の遅延について、標準セルと同じ遅延計算手法を適用することにより遅延時間を計算し、計算結果に基づいて当該保護セルが配置される位置を決定する。
このような半導体装置の設計方法は、例えばＣＡＤ装置等のコンピュータにおいて実行される。また、当該設計方法は、設計者によるコンピュータとの対話的な操作によって、当該コンピュータにおいて実行されてもかまわない。
なお、複数の標準セルの位置を決定するステップ（Ｓ１１）と、保護セルの位置を決定するステップ（Ｓ１２）とは、順次実行されてもかまわないし、順序が入れ替わって実行されてもかまわないし、同時に実行されてもかまわない。
例えば、ＥＤＡ等の自動ツールによって、標準セル及び保護セル間（回路ブロック間）のタイミングや配線性が考慮されることにより、これらのステップ（Ｓ１１及びＳ１２）が同時に実行されてもよい。つまり、複数の標準セルの位置と保護セルの位置とは、同時に決定されてもよい。
ここで、上記説明した保護セルは、セル高さが標準セルのセル高さの整数倍である。つまり、保護セルは、標準セルと混在可能なまでに小面積化されている。このため、保護セルの位置と標準セルの位置とを同時に決定することができる。
よって、半導体装置の設計方法において、これらのステップ（Ｓ１１及びＳ１２）は同時に実行されることが好ましい。これにより、複数の標準セル及び保護セルを最適化して配置することができる。また、複数の標準セル及び保護セルのレイアウトの可否を速やかに判断することができるため、設計工程の後戻りの発生を抑制できる。
本開示に係る半導体装置は、内部に大きなサージ電流が入っても十分にサージ保護できるため、車載機器等の電子機器に搭載される半導体集積回路等として有用である。
１、１Ｊ、１Ｋ、１Ｌ 半導体装置
１０、１０Ｊ、１０Ｋ、１０Ｌ、２０、２０Ｂ、２０Ｄ、２０Ｅ、２０Ｆ、２０Ｇ、２０Ｉ、２０Ｊ、２０Ｋ、２０Ｌ ドメイン
１１、１２、２０ａ、２３、２３Ｄ〜２３Ｆ、２４、２５、２５Ｅ 標準セル
２１、２１Ａ〜２１Ｉ、２２、２２Ｂ、２２Ｆ、２２、２２Ｉ 保護セル
３０〜３２、３１１、３１２ 配線
４０ 半導体基板
４０ａ ウェル境界
４１ Ｎウェル
４２ Ｐウェル
４４ 拡散層
４５ ポリシリコン層
４６ コンタクト
４７ 第１メタル配線層
４８ ビア
４９ 第２メタル配線層
５１、５２ 層間絶縁膜
１１０、１２０ バッファ
１１１、１２１ 電源線
１１２、１２２ 接地電源線
２１１、２２１ 抵抗素子
２１２、２２２ 保護トランジスタ
２１２Ｂ、２１２Ｃ、２２２Ｂ 保護ダイオード
２１３、２２３、２３１、２５１ バッファ
２３１Ｅ、２５１Ｅ 論理ゲート
２４１ ＣＭＯＳバッファ
３０１、３０２ パッド
３０３ 基板抵抗
４０１、４０２ パッケージピン
Ｔｒ１１〜１４、Ｔｒ２１〜Ｔｒ２４ トランジスタ

Claims (19)

  1. 所定方向の大きさが規定された回路ブロックである標準セルが配置される所定の領域を有する半導体基板を備える半導体装置であって、
    第１の接地電源線に接続された第１の回路と、
    前記第１の接地電源線と独立の第２の接地電源線に接続され、複数の前記標準セルで構成される第２の回路と、
    前記第１の回路及び前記第２の回路との間に介在して接続された保護回路とを備え、
    前記保護回路は、
    前記第１の回路と前記第２の回路との間に直列に接続された抵抗素子と、
    前記抵抗素子の前記第２の回路側のノードと、前記第２の接地電源線との間に介在して接続され、当該ノードと当該第２の接地電源線との間の電位差を所定の電圧以下にクランプする保護素子とを有し、
    前記所定の領域に配置されたセルであって、前記所定方向の大きさが前記標準セルの前記所定方向の大きさの整数倍のセルである保護セルに形成されており、
    前記半導体基板は、前記所定の領域において、前記所定方向に直交する方向に沿って少なくとも一方が帯状に形成されたＮウェル及びＰウェルを含み、
    前記Ｎウェルと前記Ｐウェルとの境界は、平面視において屈曲し、
    前記保護回路は、前記Ｎウェル及び前記Ｐウェルのうち、平面視面積が大きいウェルに配置されている
    半導体装置。
  2. 前記抵抗素子は、前記半導体基板に形成された拡散層によって形成されている
    請求項１に記載の半導体装置。
  3. 前記保護素子は、トランジスタである
    請求項１又は２に記載の半導体装置。
  4. 前記保護素子は、ダイオードである
    請求項１又は２に記載の半導体装置。
  5. 所定方向の大きさが規定された回路ブロックである標準セルが配置される所定の領域を有する半導体基板を備える半導体装置であって、
    第１の接地電源線に接続された第１の回路と、
    前記第１の接地電源線と独立の第２の接地電源線に接続され、複数の前記標準セルで構成される第２の回路と、
    前記第１の回路及び前記第２の回路との間に介在して接続された保護回路とを備え、
    前記保護回路は、
    前記第１の回路と前記第２の回路との間に直列に接続された抵抗素子と、
    前記抵抗素子の前記第２の回路側のノードと、前記第２の接地電源線との間に介在して接続され、当該ノードと当該第２の接地電源線との間の電位差を所定の電圧以下にクランプする保護素子とを有し、
    前記所定の領域に配置されたセルであって、前記所定方向の大きさが前記標準セルの前記所定方向の大きさの整数倍のセルである保護セルに形成されており、
    前記保護素子は、ダイオードであり、
    前記ダイオードの前記第２の接地電源線側のノードは、前記半導体基板と前記第２の接地電源線とを接続するための基板コンタクトである
    半導体装置。
  6. 所定方向の大きさが規定された回路ブロックである標準セルが配置される所定の領域を有する半導体基板を備える半導体装置であって、
    第１の接地電源線に接続された第１の回路と、
    前記第１の接地電源線と独立の第２の接地電源線に接続され、複数の前記標準セルで構成される第２の回路と、
    前記第１の回路及び前記第２の回路との間に介在して接続された保護回路とを備え、
    前記保護回路は、
    前記第１の回路と前記第２の回路との間に直列に接続された抵抗素子と、
    前記抵抗素子の前記第２の回路側のノードと、前記第２の接地電源線との間に介在して接続され、当該ノードと当該第２の接地電源線との間の電位差を所定の電圧以下にクランプする保護素子とを有し、
    前記所定の領域に配置されたセルであって、前記所定方向の大きさが前記標準セルの前記所定方向の大きさの整数倍のセルである保護セルに形成されており、
    前記保護素子は、ダイオードであり、
    前記ダイオードの前記抵抗素子側のノードは、前記半導体基板に形成された拡散層、かつ、前記抵抗素子を形成する拡散層の端部である
    半導体装置。
  7. 前記半導体装置は、複数の前記第２の接地電源線を有し、
    前記第２の接地電源線の各々は、
    前記所定方向において互いに隣り合う前記複数の標準セルの境界において、前記所定方向に直交する方向に前記所定の領域内を直線状に延設された電源線であり、
    前記保護回路と前記第２の回路とで共有されている
    請求項１〜６のいずれか１項に記載の半導体装置。
  8. 前記複数の第２の接地電源線の各々は、前記所定の領域内において線幅が略一定である
    請求項７に記載の半導体装置。
  9. 前記複数の第２の接地電源線は、前記所定の領域内において一の配線層に形成されている
    請求項７又は８に記載の半導体装置。
  10. 前記保護セルは、前記所定方向の大きさが前記標準セルの前記所定方向の大きさの２以上の整数倍である
    請求項１〜９のいずれか１項に記載の半導体装置。
  11. 前記半導体装置は、さらに、前記抵抗素子と前記第２の回路との間に介在して接続された出力回路を備える
    請求項１〜１０のいずれか１項に記載の半導体装置。
  12. 所定方向の大きさが規定された回路ブロックである標準セルが配置される所定の領域を有する半導体基板を備える半導体装置であって、
    第１の接地電源線に接続された第１の回路と、
    前記第１の接地電源線と独立の第２の接地電源線に接続され、複数の前記標準セルで構成される第２の回路と、
    前記第１の回路及び前記第２の回路との間に介在して接続された保護回路とを備え、
    前記保護回路は、
    前記第１の回路と前記第２の回路との間に直列に接続された抵抗素子と、
    前記抵抗素子の前記第２の回路側のノードと、前記第２の接地電源線との間に介在して接続され、当該ノードと当該第２の接地電源線との間の電位差を所定の電圧以下にクランプする保護素子とを有し、
    前記所定の領域に配置されたセルであって、前記所定方向の大きさが前記標準セルの前記所定方向の大きさの整数倍のセルである保護セルに形成されており、
    前記半導体装置は、さらに、前記抵抗素子と前記第２の回路との間に介在して接続された出力回路を備え、
    前記出力回路は、前記保護セルに形成されたバッファである
    半導体装置。
  13. 前記保護素子及び前記バッファの各々がトランジスタを含む場合、各トランジスタのゲートは、平面視において同一方向に延設された形状を有する
    請求項１２に記載の半導体装置。
  14. 前記出力回路は、前記標準セルに形成された論理ゲートである
    請求項１１に記載の半導体装置。
  15. 前記抵抗素子と前記第２の回路とは、短絡されている
    請求項１〜１０のいずれか１項に記載の半導体装置。
  16. 前記半導体装置は、複数の前記保護回路を備え、
    各々に前記保護回路が形成された複数の保護セルは、前記所定方向において互いに隣り合って配置されている
    請求項１〜１５のいずれか１項に記載の半導体装置。
  17. 前記複数の保護セルは、前記所定方向と直交する方向において、互いに同じ位置に配置されている
    請求項１６に記載の半導体装置。
  18. 前記抵抗素子は、前記保護セルにおいて前記半導体基板に形成されたウェル、又は、当該半導体基板の上に配置されたポリシリコンで形成されている
    請求項１に記載の半導体装置。
  19. 所定方向の大きさが規定された回路ブロックである標準セルが配置される所定の領域を有する半導体基板を備える半導体装置の設計方法であって、
    前記半導体装置は、
    第１の接地電源線に接続された第１の回路と、
    前記第１の接地電源線と独立の第２の接地電源線に接続され、複数の前記標準セルで構成される第２の回路と、
    前記第１の回路及び前記第２の回路との間に介在して接続された保護回路とを備え、
    前記保護回路は、
    前記第１の回路と前記第２の回路との間に直列に接続された抵抗素子と、
    前記抵抗素子の前記第２の回路側のノードと、前記第２の接地電源線との間に介在して接続され、当該ノードと当該第２の接地電源線との間の電位差を所定の電圧以下にクランプする保護素子とを有し、
    前記半導体装置の設計方法は、
    前記所定の領域において、前記第２の回路を構成する前記複数の標準セルが配置される位置を決定するステップと、
    前記所定の領域において、前記保護回路が形成されるセルであって、前記所定方向の大きさが前記標準セルの前記所定方向の大きさの整数倍のセルである保護セルが配置される位置を決定するステップとを含み、
    前記半導体装置は、さらに、前記抵抗素子と前記第２の回路との間に介在して接続され、かつ、前記保護セルに形成されたバッファを備え、
    前記保護セルが配置される位置を決定するステップでは、
    前記保護セル及び前記標準セルを含むセル間の遅延について、前記標準セルと同じ遅延計算手法を適用することにより遅延時間を計算し、計算結果に基づいて当該保護セルが配置される位置を決定する
    半導体装置の設計方法。
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