JPH113984A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH113984A
JPH113984A JP9156383A JP15638397A JPH113984A JP H113984 A JPH113984 A JP H113984A JP 9156383 A JP9156383 A JP 9156383A JP 15638397 A JP15638397 A JP 15638397A JP H113984 A JPH113984 A JP H113984A
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JP
Japan
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integrated circuit
cell
circuit device
bonding pad
semiconductor integrated
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Pending
Application number
JP9156383A
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English (en)
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Takayuki Noto
隆行 能登
Eiji Oi
英二 大井
Yahiro Shiotsuki
八宏 塩月
Kazuo Kato
和雄 加藤
Hideki Oohagi
秀樹 大萩
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 マスタースライス方式を採用する論理ＬＳＩ
において、ＮＣピンの静電破壊強度を向上させる。 【解決手段】 このＣＭＯＳゲートアレイは、信号用の
入力セルに対応するボンディングパッドおよび電源用の
入力セルに対応するボンディングパッドをそれぞれ３層
の導電層で構成し、不使用のＩ／Ｏセル３ｃに対応する
ボンディングパッド（ＮＣパッド）ＢＰを最上層の導電
層７０ｂのみで構成している。これにより、不使用のＩ
／Ｏセル３ｃに対応するボンディングパッド（ＮＣパッ
ド）ＢＰは、信号用のボンディングパッドＢＰや電源用
のボンディングパッドＢＰに比べてその下部の絶縁膜の
膜厚（l1）が厚くなり、半導体基板１との距離が大きく
なる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、マスタースライス方式を採用する論理
ＬＳＩの静電破壊対策に適用して有効な技術に関するも
のである。
【０００２】
【従来の技術】マスタースライス方式によって作製され
る論理ＬＳＩは、基本セルやＩ／Ｏ（入出力）セルを構
成するＭＩＳＦＥＴ(Metal Insulator Semiconductor F
ield Effect Transistor) などの半導体素子をあらかじ
め半導体基板上に作り込んでおき、その後、論理仕様に
応じてこれらの半導体素子間を配線で接続することによ
って、所望の論理機能を実現するデバイスである。
【０００３】このようなマスタースライス方式の論理Ｌ
ＳＩは、実際に使用するピン数に関わらず一定数のボン
ディングパッドとＩ／Ｏセルの下地（半導体素子）とを
あらかじめ半導体基板上に作製しておくので、論理仕様
によっては不使用のピンが生じる。以下の説明では、半
導体基板の内部回路に接続されないこのような不使用ピ
ンをＮＣ(Non Connect) ピンという。
【０００４】
【発明が解決しようとする課題】一般に、この種のマス
タースライス方式の論理ＬＳＩは、静電放電による内部
回路の絶縁膜破壊やｐｎ接合破壊を防止する対策とし
て、入力ピンと入力回路との間に保護回路を設けて過電
圧を吸収するようにしている。また、後述するように、
ＮＣピンに対応する不使用のボンディングパッド（以
下、ＮＣパッドという）とＩ／Ｏセルのボンディングパ
ッドは、同一の構造で構成されている。
【０００５】しかし、本発明者の検討によれば、上記し
たＮＣピンに対応するＮＣパッドとＩ／Ｏセルとの間に
は配線が配置されないので、保護回路が形成されない。
そのため、ＮＣピンは保護回路に接続された使用ピンに
比べて静電破壊強度が小さく、例えばチップの組み立て
（パッケージング）工程が完了した後に何らかの原因で
ＮＣピンに電荷が蓄積されると、ＮＣパッドとその直下
の半導体基板とを隔てる絶縁膜が静電破壊を引き起こし
てＮＣパッド−基板間が短絡してしまう。
【０００６】このようなＮＣピンの静電破壊を防止する
対策としては、例えばパッケージの組み立て工程でＮＣ
ピン−ＮＣパッド間にワイヤをボンディングしないよう
にしてＮＣパッドに過電圧が印加されないようにするこ
とが考えられる。
【０００７】また、特開平６−１２０４２６号公報に記
載されているように、ＮＣピンに対応するＮＣパッドと
不使用のＩ／Ｏセルとの間にも保護ダイオード回路を形
成することによって、ＮＣパッドに印加された不所望の
過電圧を吸収する対策も考えられる。
【０００８】ところが、上記したＮＣピンの静電破壊対
策のうち、パッケージの組み立て工程でＮＣピン−ＮＣ
パッド間にワイヤをボンディングしないようにする対策
は、論理仕様に応じて半導体チップの異なる箇所に存在
するＮＣパッドにワイヤをボンディングしないようにす
るために、ワイヤボンディング工程が非常に煩雑にな
り、スループットが低下するという問題を引き起こす。
【０００９】また、ＮＣパッドと不使用のＩ／Ｏセルと
の間にも保護回路を形成する対策は、本来、半導体基板
の内部回路に接続されない筈のＮＣピンがダイオード特
性を持ってしまうため、ＮＣピンという定義から外れて
しまうのみならず、誤動作を引き起こす原因ともなる。
【００１０】本発明の目的は、マスタースライス方式を
採用する論理ＬＳＩにおいて、ＮＣピンの静電破壊強度
を向上させることのできる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】（１）本発明の半導体集積回路装置は、半
導体基板の主面上にあらかじめ半導体素子を作り込んで
おき、その後、論理仕様に応じて前記半導体素子間を２
層以上の配線で接続することによって所望の論理機能を
実現するマスタースライス方式の論理集積回路を含み、
論理仕様によって不使用とされたＩ／Ｏセル以外のＩ／
Ｏセルに対応するボンディングパッドを、複数層の導電
層で構成し、前記不使用とされたＩ／Ｏセルに対応する
ボンディングパッドを、最上層の配線と同層の導電層を
含み、かつ前記不使用とされたＩ／Ｏセル以外のＩ／Ｏ
セルに対応するボンディングパッドよりも少ない層数の
導電層で構成している。
【００１４】（２）本発明の半導体集積回路装置は、前
記論理集積回路の少なくとも電源用の入力セルとそれに
対応するボンディングパッドとを複数層の配線を介して
電気的に接続している。
【００１５】（３）本発明の半導体集積回路装置は、前
記不使用とされたＩ／Ｏセル以外のＩ／Ｏセルの前段に
入力保護回路が形成され、前記不使用とされたＩ／Ｏセ
ルの前段に前記入力保護回路が形成されていない。
【００１６】（４）本発明の半導体集積回路装置は、前
記不使用とされたＩ／Ｏセルに対応するボンディングパ
ッドを最上層の配線と同層の導電層のみで構成してい
る。
【００１７】（５）本発明の半導体集積回路装置は、３
層の配線を備え、前記不使用とされたＩ／Ｏセルに対応
するボンディングパッドを第３層目の配線と同層の導電
層のみで構成し、前記不使用とされたＩ／Ｏセル以外の
Ｉ／Ｏセルに対応するボンディングパッドを３層の導電
層で構成している。
【００１８】（６）本発明の半導体集積回路装置は、前
記論理集積回路がゲートアレイまたはゲートアレイを備
えたマイコンを含んで構成されている。
【００１９】（７）本発明の半導体集積回路装置は、前
記論理集積回路を含む集積回路が形成された半導体チッ
プとリードをワイヤを介して電気的に接続したパッケー
ジを有し、前記不使用とされたＩ／Ｏセルに対応するボ
ンディングパッドを含む全てのボンディングパッドにワ
イヤが接続されている。
【００２０】（８）本発明の半導体集積回路装置は、前
記論理集積回路を含む集積回路が形成された半導体チッ
プとリードをバンプ電極を介して電気的に接続したパッ
ケージを有し、前記不使用とされたＩ／Ｏセルに対応す
るボンディングパッドを含む全てのボンディングパッド
にリードが接続されている。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００２２】（実施の形態１）本実施の形態の半導体集
積回路装置は、ＣＭＯＳ(Complementary Metal OxideSe
miconductor) ゲートアレイである。このＣＭＯＳゲー
トアレイを形成した半導体チップの全体平面図を図１に
示す。
【００２３】単結晶シリコンからなる半導体チップ１Ａ
の主面の中央部には、ゲートアレイの論理部を構成する
内部セルアレイＣＡが形成されている。内部セルアレイ
ＣＡは、Ｘ（横）方向およびＹ（縦）方向に沿ってマト
リクス状に配列された多数の基本セル２で構成されてい
る。各基本セル２は、図２に示すように、ゲート電極９
を一方向に配列した所定数のｎチャネル型ＭＩＳＦＥＴ
Ｑｎとｐチャネル型ＭＩＳＦＥＴＱｐとで構成されてお
り、論理仕様に基づいて各基本セル２内のＭＩＳＦＥＴ
間および基本セル２間を後述する第１層目配線、第２層
目配線および第３層目配線を用いて結線することによ
り、所望の論理機能を実現している。
【００２４】上記内部セルアレイＣＡの周囲には、複数
のＩ／Ｏセル３が内部セルアレイＣＡを取り囲むように
配置されている。各Ｉ／Ｏセル３は、基本セル２と同
様、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦ
ＥＴを所定数組み合わせて構成されており、論理仕様に
基づいて第１〜第３層目配線間の結線パターンを変える
ことにより、入力セル、出力セル、双方向性セル、論理
仕様によって不使用とされるＩ／Ｏセル、電源用のＩ／
Ｏセルといった種々の入出力回路機能を実現している。
【００２５】上記Ｉ／Ｏセル３の周囲、すなわち半導体
チップ１Ａの周辺部には、外部装置と電気的な接続を取
るためのボンディングパッド（外部接続端子）ＢＰが配
置されている。これらのボンディングパッドＢＰは、Ｉ
／Ｏセル３の配列に対応する位置に配置され、後述する
引き出し配線を介して対応するＩ／Ｏセル３と電気的に
接続されている。
【００２６】特に限定はされないが、本実施の形態のＣ
ＭＯＳゲートアレイは、上記半導体チップ１Ａ上にアル
ミニウム（Ａｌ）合金膜からなる３層の配線（メタル配
線）を形成している。これらの配線のうち、第１層目配
線（５０）と第２層目配線（６０）は主として信号配線
を構成し、第３層目配線（７０）は主として電源配線
（ＶccおよびＧＮＤ）を構成している。これらの配線の
結線パターンは、例えばＣＡＤ(Computer Aided Desig
n) を用いた自動配置配線システムにより生成され、第
１層目配線はＸ方向、第２層目配線はＹ方向、第３層目
配線はＸ方向にそれぞれ延在するように配置されてい
る。
【００２７】図３は、上記Ｉ／Ｏセル３が形成された領
域の一部を拡大して示す平面図である。図中の符号３ａ
は信号用の入力セル、符号３ｂは電源（ＶccまたはＧＮ
Ｄ）用の入力セル、符号３ｃは論理仕様によって不使用
とされたＩ／Ｏセルをそれぞれ示している。
【００２８】信号用の入力セル３ａは、例えば２段のＣ
ＭＯＳインバータで構成され、その前段には例えば保護
抵抗ＰＲとクランプＭＩＳＦＥＴＱprとで構成された入
力保護回路４が形成されている。ボンディングパッドＢ
Ｐから入力された信号は、引き出し配線７０ａを通じて
入力保護回路４に伝達され、次いで入力セル３ａを経て
内部セルアレイＣＡに伝達される。入力セル３ａの前段
に入力保護回路４を設けたことにより、ボンディングパ
ッドＢＰに接続された図示しない信号ピンに何らかの原
因で電荷が蓄積された場合でも、入力セル３ａや内部セ
ルアレイＣＡでの絶縁膜破壊やｐｎ接合破壊を防止する
ことができる。入力保護回路４は、保護抵抗ＰＲとクラ
ンプＭＩＳＦＥＴＱprとで構成する他、例えばダイオー
ドあるいはダイオードと保護抵抗などで構成してもよ
い。
【００２９】図４は、上記信号用の入力セル３ａとそれ
に対応するボンディングパッドＢＰが形成された領域を
示す半導体チップ１Ａの断面図である。なお同図は、入
力セル３ａの前段に形成された入力保護回路４の図示を
省略してある。また、入力セル３ａは、その一部（ｐチ
ャネル型ＭＩＳＦＥＴＱｐ）のみを図示してある。
【００３０】ｐ型の単結晶シリコンからなる半導体基板
１の主面には、ｎ型ウエル６が形成されている。素子分
離領域のｎ型ウエル６の表面にはフィールド酸化膜７が
形成されており、アクティブ領域のｎ型ウエル６には入
力セル３ａの一部を構成するｐチャネル型ＭＩＳＦＥＴ
Ｑｐが形成されている。ｐチャネル型ＭＩＳＦＥＴＱｐ
は、主としてゲート酸化膜（ゲート絶縁膜）８、ゲート
電極９、ソース（ｐ型半導体領域１０）およびドレイン
（ｐ型半導体領域１０）で構成されている。ゲート電極
９は、例えば多結晶シリコン膜または多結晶シリコン膜
の上部にタングステンシリサイドなどの高融点金属シリ
サイド膜を積層したポリサイド膜、シリコン膜をシリサ
イド化したシリサイド膜などで構成されている。また、
ソースおよびドレインの表面には、基板表面をＴｉ（チ
タン）などでシリサイド化したシリサイド層１０ａが形
成されている。
【００３１】ｐチャネル型ＭＩＳＦＥＴＱｐの上部に
は、酸化シリコン膜１１が形成され、さらにその上部に
は第１層目配線５０と、ボンディングパッドＢＰの一部
を構成する第１導電層５０ｂとが形成されている。第１
層目配線５０は、酸化シリコン膜１１に開孔されたコン
タクトホール１２を通じてｐチャネル型ＭＩＳＦＥＴＱ
ｐのｐ型半導体領域１０と電気的に接続されている。
【００３２】第１層目配線５０の上部には、酸化シリコ
ン膜などからなる第１層間絶縁膜１３が形成され、さら
にその上部には第２層目配線６０と、ボンディングパッ
ドＢＰの一部を構成する第２導電層６０ｂとが形成され
ている。第２導電層６０ｂは、第１層間絶縁膜１３に開
孔されたスルーホール１４を通じて第１導電層５０ｂと
電気的に接続されている。
【００３３】第２層目配線６０の上部には、酸化シリコ
ン膜などからなる第２層間絶縁膜１５が形成され、さら
にその上部には第３層目配線７０と、ボンディングパッ
ドＢＰの一部を構成する第３導電層７０ｂと、ボンディ
ングパッドＢＰ−入力セル３ａ間を電気的に接続する引
き出し配線７０ａとが形成されている。第３導電層７０
ｂは、第２層間絶縁膜１５に開孔されたスルーホール１
６を通じて第２導電層６０ｂと電気的に接続されてい
る。
【００３４】ボンディングパッドＢＰの表面を除く半導
体基板１の最上部には、例えば酸化シリコン膜と窒化シ
リコン膜との積層膜などからなるパッシベーション膜
（表面保護膜）１７が形成されている。
【００３５】このように、本実施の形態のＣＭＯＳゲー
トアレイは、信号用の入力セル３ａに対応するボンディ
ングパッドＢＰを３層の導電層（５０ｂ、６０ｂ、７０
ｂ）で構成し、このボンディングパッドＢＰと入力セル
３ａとを第３層目配線７０と同層の引き出し配線７０ａ
を介して電気的に接続している。
【００３６】前記図３に示すように、電源用の入力セル
３ｂは、上記信号用の入力セル３ａと同様、ＣＭＯＳＦ
ＥＴで構成されており、その前段には入力保護回路４が
形成されている。ボンディングパッドＢＰから入力され
た電源（ＶccまたはＧＮＤ）は、引き出し配線７０ａを
通じて入力保護回路４に伝達され、次いで入力セル３ｂ
を経て内部セルアレイＣＡに供給される。入力セル３ｂ
の前段に入力保護回路４を設けたことにより、ボンディ
ングパッドＢＰに接続された図示しない電源ピンに何ら
かの原因で電荷が蓄積された場合でも、入力セル３ｂや
内部セルアレイＣＡでの絶縁膜破壊やｐｎ接合破壊を防
止することができる。
【００３７】図５は、上記電源用の入力セル３ｂとそれ
に対応するボンディングパッドＢＰが形成された領域を
示す半導体チップ１Ａの断面図である。なお同図は、入
力セル３ｂの前段に形成された入力保護回路４の図示を
省略してある。また、入力セル３ｂは、その一部（ｐチ
ャネル型ＭＩＳＦＥＴＱｐ）のみを図示してある。
【００３８】入力セル３ｂの一部を構成するｐチャネル
型ＭＩＳＦＥＴＱｐの上部には、酸化シリコン膜１１が
形成され、さらにその上部には第１層目配線５０と、ボ
ンディングパッドＢＰの一部を構成する第１導電層５０
ｂと、ボンディングパッドＢＰ−入力セル３ｂ間を電気
的に接続する引き出し配線５０ａとが形成されている。
【００３９】第１層目配線５０の上部には、第１層間絶
縁膜１３が形成され、さらにその上部には第２層目配線
６０と、ボンディングパッドＢＰの一部を構成する第２
導電層６０ｂと、ボンディングパッドＢＰ−入力セル３
ｂ間を電気的に接続する引き出し配線６０ａとが形成さ
れている。第２導電層６０ｂは、第１層間絶縁膜１３に
開孔されたスルーホール１４を通じて第１導電層５０ｂ
と電気的に接続されている。
【００４０】第２層目配線６０の上部には、第２層間絶
縁膜１５が形成され、さらにその上部には第３層目配線
７０と、ボンディングパッドＢＰの一部を構成する第３
導電層７０ｂと、ボンディングパッドＢＰ−第３層目配
線７０間を電気的に接続する引き出し配線７０ａとが形
成されている。第３導電層７０ｂは、第２層間絶縁膜１
５に開孔されたスルーホール１６を通じて第２導電層６
０ｂと電気的に接続されている。
【００４１】このように、本実施の形態のＣＭＯＳゲー
トアレイは、電源用の入力セル３ｂに対応するボンディ
ングパッドＢＰを３層の導電層（５０ｂ、６０ｂ、７０
ｂ）で構成している。また、電源用のボンディングパッ
ドＢＰと入力セル３ｂとを３層の引き出し配線（５０
ａ、６０ａ、７０ａ）を介して電気的に接続することに
よって、大電流が流れる引き出し配線（５０ａ、６０
ａ、７０ａ）のエレクトロマイグレーション耐性を向上
させている。
【００４２】図６は、不使用のＩ／Ｏセル３ｃとそれに
対応するボンディングパッド（ＮＣパッド）ＢＰが形成
された領域を示す半導体チップ１Ａの断面図である。
【００４３】図示のように、このＩ／Ｏセル３ｃに対応
するボンディングパッド（ＮＣパッド）ＢＰは、第３層
目配線７０と同層の第３導電層７０ｂのみによって構成
されている。また、ボンディングパッド（ＮＣパッド）
ＢＰに接続された引き出し配線も、第３層目配線７０と
同層の引き出し配線７０ａのみによって構成されてい
る。そのため、ボンディングパッド（ＮＣパッド）ＢＰ
を構成する第３導電層７０ｂとその下部の半導体基板１
との間には絶縁膜（フィールド酸化膜７、酸化シリコン
膜１１、第１層間絶縁膜１３、第２層間絶縁膜１５）の
みが存在し、他の導電層は存在しない。
【００４４】このように、本実施の形態のＣＭＯＳゲー
トアレイは、信号用の入力セル３ａに対応するボンディ
ングパッドＢＰおよび電源用の入力セル３ｂに対応する
ボンディングパッドＢＰをそれぞれ複数層（３層）の導
電層（５０ｂ、６０ｂ、７０ｂ）で構成し、不使用のＩ
／Ｏセル３ｃに対応するボンディングパッド（ＮＣパッ
ド）ＢＰを最上層の導電層７０ｂのみで構成している。
【００４５】これにより、不使用のＩ／Ｏセル３ｃに対
応するボンディングパッド（ＮＣパッド）ＢＰは、３層
の導電層（５０ｂ、６０ｂ、７０ｂ）で構成された信号
用および電源用のボンディングパッドＢＰに比べてその
下部の絶縁膜の膜厚（l1）が厚く、半導体基板１との距
離が大きくなっているので、ボンディングパッド（ＮＣ
パッド）ＢＰに接続された図示しないＮＣピンに何らか
の原因で電荷が蓄積された場合でも、ボンディングパッ
ド（ＮＣパッド）ＢＰと半導体基板１との間に介在する
絶縁膜に静電破壊が生じ難い。他方、図２８に示すよう
に、不使用のＩ／Ｏセル３ｃに対応するボンディングパ
ッド（ＮＣパッド）ＢＰを、信号用および電源用のボン
ディングパッドＢＰと同じように３層の導電層（５０
ｂ、６０ｂ、７０ｂ）で構成した場合には、その下部の
絶縁膜の膜厚（l2）が薄い（l2＜l1）ため、ボンディン
グパッド（ＮＣパッド）ＢＰと半導体基板１との間に介
在する絶縁膜に静電破壊が生じ易くなる。
【００４６】図７は、ＣＡＤを用いた自動配置配線シス
テム（ＤＡ）による配線形成プロセスのフロー図であ
る。その概要を簡単に説明すると、まず、ゲートアレイ
を構成する論理回路の設計を行った後、この論理回路に
論理シミュレーションを施して論理機能の動作検証を行
い、最終的な論理機能を決定する。
【００４７】次に、ＣＡＤを用い、上記の論理機能に基
づいてＸ−Ｙ格子座標上に配線、接続孔およびボンディ
ングパッド用導電層を自動的に配置する。このとき、Ｎ
Ｃピン、電源ピン、信号ピンの情報に基づいてＮＣピン
の判定を行い、ＮＣパッドから最上層の導電層のみを残
し、他の導電層を削除する。
【００４８】次に、Ｘ−Ｙ格子座標上に自動配置された
上記配線および接続孔を三次元的に分割する。すなわ
ち、自動配置配線システムのプログラム上において、第
１〜第３層目配線（５０、６０、７０）、接続孔（コン
タクトホール１２、スルーホール１４、１６）および導
電層（５０ｂ、６０ｂ、７０ｂ）の識別を行う。
【００４９】次に、上記自動配置工程で形成された結線
パターンのレイアウトルールの違反チェックを行う。こ
の違反チェックは、主にウエハプロセスにおいて問題な
く上記結線パターン通りに配線が形成できるか否かをチ
ェックするものであり、この違反チェックで不良とされ
た場合には、結線パターンの修正を行い、再度この違反
チェックを行う。
【００５０】次に、前記自動配置配線システムの情報に
基づいてマスクパターンが発生する。ここまでが自動配
置配線システム（ＤＡ）による配線形成プロセスの概要
である。その後、上記マスクパターンの情報に基づき、
電子線描画装置などを用いて第１〜第３層目配線（５
０、６０、７０）および導電層（５０ｂ、６０ｂ、７０
ｂ）のパターンを形成したフォトマスクおよび接続孔
（コンタクトホール１２、スルーホール１４、１６）の
パターンを形成したフォトマスクを製作し（６００）、
これらのフォトマスクを使って半導体基板上に第１〜第
３層目配線（５０、６０、７０）、接続孔（コンタクト
ホール１２、スルーホール１４、１６）および導電層
（５０ｂ、６０ｂ、７０ｂ）を形成する。
【００５１】次に、上記ＣＭＯＳゲートアレイの製造工
程を図８〜図１４を用いて簡単に説明する。
【００５２】まず、図８に示すように、あらかじめ既知
のＣＭＯＳプロセスに従ってｐチャネル型ＭＩＳＦＥＴ
Ｑｐと図示しないｎチャネル型ＭＩＳＦＥＴを形成した
半導体基板１を用意し、これらのＭＩＳＦＥＴの上部に
ＣＶＤ法で酸化シリコン膜１１を堆積する。
【００５３】次に、図９に示すように、フォトレジスト
をマスクにしたエッチングで電源用の入力セル３ｂの上
部の酸化シリコン膜１１にコンタクトホール１２を形成
した後、酸化シリコン膜１１の上部にスパッタリング法
で堆積したＡｌ合金膜をパターニングすることにより、
入力セル３ｂの第１層目配線５０と、ボンディングパッ
ドＢＰの一部を構成する第１導電層５０ｂと、それらを
接続する引き出し配線５０ａとを形成する。このとき、
図示しない信号用の入力セル３ａの上部には、入力セル
３ａの第１層目配線５０と、ボンディングパッドＢＰの
一部を構成する第１導電層５０ｂとを形成する。一方、
図１０に示すように、不使用のＩ／Ｏセル３ｃが形成さ
れる領域には、第１層目配線５０、第１導電層５０ｂお
よびそれらを接続する引き出し配線５０ａは形成しな
い。
【００５４】次に、半導体基板１上にＣＶＤ法で酸化シ
リコン膜からなる第１層間絶縁膜１３を堆積した後、図
１１に示すように、フォトレジストをマスクにしたエッ
チングでボンディングパッドＢＰを形成する領域の第１
層間絶縁膜１３にスルーホール１４を形成した後、第１
層間絶縁膜１３の上部にスパッタリング法で堆積したＡ
ｌ合金膜をパターニングすることにより、電源用の入力
セル３ｂの第２層目配線６０と、ボンディングパッドＢ
Ｐの一部を構成する第２導電層６０ｂと、それらを接続
する引き出し配線６０ａとを形成する。このとき、図示
しない信号用の入力セル３ａの上部には、入力セル３ａ
の第２層目配線６０と、ボンディングパッドＢＰの一部
を構成する第２導電層６０ｂとを形成する。一方、図１
２に示すように、不使用のＩ／Ｏセル３ｃが形成される
領域には、第２層目配線６０、第２導電層６０ｂおよび
それらを接続する引き出し配線６０ａは形成しない。
【００５５】次に、半導体基板１上にＣＶＤ法で酸化シ
リコン膜からなる第２層間絶縁膜１３を堆積した後、図
１３に示すように、フォトレジストをマスクにしたエッ
チングでボンディングパッドＢＰを形成する領域の第２
層間絶縁膜１５にスルーホール１６を形成した後、第２
層間絶縁膜１５の上部にスパッタリング法で堆積したＡ
ｌ合金膜をパターニングすることにより、電源用の入力
セル３ｂの第３層目配線７０と、ボンディングパッドＢ
Ｐの一部を構成する第３導電層７０ｂと、それらを接続
する引き出し配線７０ａとを形成する。このとき、図示
しない信号用の入力セル３ａの上部には、入力セル３ａ
の第３層目配線７０と、ボンディングパッドＢＰの一部
を構成する第３導電層７０ｂとを形成する。また、図１
４に示すように、不使用のＩ／Ｏセル３ｃが形成される
領域には、ボンディングパッドＢＰを構成する第３導電
層７０ｂとそれに接続される引き出し配線７０ａとを形
成する。
【００５６】図１５は、上記ＣＭＯＳゲートアレイが形
成された半導体チップ１Ａを封止したＱＦＰ(Quad Flat
Package) の概略平面図、図１６は、このＱＦＰに封止
された半導体チップ１ＡのボンディングパッドＢＰとＩ
／Ｏセル３とが形成された領域の一部を拡大して示す平
面図、図１７は、ＮＣパッドＢＰが形成された領域を示
す半導体チップ１Ａの断面図である。図中の符号２０は
ＱＦＰの外部接続端子を構成するリード、２１はリード
２０と半導体チップ１Ａを電気的に接続するＡｕ（金）
ワイヤ、２２は合成樹脂からなるＱＦＰのパッケージ本
体をそれぞれ示している。
【００５７】図示のように、このＱＦＰは、不使用のＩ
／Ｏセル３ｃに対応するボンディングパッド（ＮＣパッ
ド）ＢＰを含む半導体チップ１Ａのすべてのボンディン
グパッドＢＰにＡｕワイヤ２１をボンディングしてい
る。すなわち、論理仕様に応じて半導体チップ１Ａ上の
異なる箇所に配置される不使用のＩ／Ｏセル３ｃに対応
するボンディングパッド（ＮＣパッド）ＢＰの位置を考
慮することなく、ワイヤボンディングを行っている。こ
れにより、論理仕様が異なるすべての半導体チップ１Ａ
のワイヤボンディング工程を共通化することができるの
で、ワイヤボンディング工程のスループットを向上させ
ることができる。
【００５８】図１８は、上記ＱＦＰが実装されたプリン
ト配線基板３０の要部平面図、図１９は、同じく要部断
面図である。図中の符号２０ｃは、上層配線３１または
下層配線３２に接続されたＱＦＰのＮＣピン、２０ｂは
電源ピンをそれぞれ示している。
【００５９】ＱＦＰをプリント配線基板３０に実装する
場合、プリント配線基板３０の仕様によっては、図示の
ように、ＱＦＰのＮＣピン２０ｃを中継してプリント配
線基板３０の上層配線３１と下層配線３２とを電気的に
接続することもある。例えば、ＮＣピン２０ｃを中継し
て周辺回路装置ＰＨ１、ＰＨ２や、ＲＡＭまたはＲＯＭ
などのメモリＭＣ１を接続することにより、配線設計の
自由度を向上させることができる。
【００６０】このとき、ＮＣピン２０ｃを通じて半導体
チップ１Ａのボンディングパッド（ＮＣパッド）ＢＰに
過電圧が印加されることがあるが、ボンディングパッド
（ＮＣパッド）ＢＰの下部の絶縁膜の膜厚を厚くした本
実施の形態のＣＭＯＳゲートアレイによれば、ボンディ
ングパッド（ＮＣパッド）ＢＰと半導体基板１との間に
介在する絶縁膜の静電破壊を有効に防止することができ
る。また、このように接続された場合、ＮＣピン２０ｃ
がダイオード特性を有していると、周辺回路装置ＰＨ
１、ＰＨ２やメモリＭＣ１が誤動作する原因となるた
め、ＮＣピン２０ｃには保護回路を設けることができな
い。
【００６１】（実施の形態２）本実施の形態の半導体集
積回路装置は、前記実施の形態１のＣＭＯＳゲートアレ
イを含むマイコンである。
【００６２】図２０は、上記マイコンが形成された半導
体チップ１Ｂを封止したＴＣＰ(Tape Carrier Package)
の概略平面図、図２１は、このＴＣＰに封止された半導
体チップ１ＢのボンディングパッドＢＰとＩ／Ｏセル３
とが形成された領域の一部を拡大して示す平面図、図２
２は、同じく断面図である。図中の符号２３はＴＣＰの
絶縁テープ（ポリイミドテープ）、２４はこの絶縁テー
プ２３の一面に形成されたリード、２５は半導体チップ
１ＢのボンディングパッドＢＰ上に形成されたＡｕのバ
ンプ電極をそれぞれ示している。
【００６３】図示のように、このＴＣＰは、不使用のＩ
／Ｏセル３ｃに対応するボンディングパッド（ＮＣパッ
ド）ＢＰを含む半導体チップ１Ｂのすべてのボンディン
グパッドＢＰにリード２４をボンディングしている。す
なわち、論理仕様に応じて半導体チップ１Ｂ上の異なる
箇所に配置される不使用のＩ／Ｏセル３ｃに対応するボ
ンディングパッド（ＮＣパッド）ＢＰの位置を考慮する
ことなくリード２４をボンディングしている。これによ
り、論理仕様が異なる半導体チップ１Ｂ毎に異なるリー
ドパターンの絶縁テープ２３を製造する手間が省け、テ
ープ設計に要する時間とテープの製造工程数を縮小でき
るので、ＴＣＰの製造コストを低減することができる。
【００６４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００６５】前記実施の形態では、３層配線を有するＣ
ＭＯＳゲートアレイについて説明したが、４層以上の配
線を有するゲートアレイやこれを含むマイコンなどにも
適用することができる。例えば図２３、図２４に示すよ
うに、５層配線を有するＣＭＯＳゲートアレイにおい
て、不使用のＩ／Ｏセルに対応するＮＣパッドＢＰを最
上層の導電層（第５導電層９０ｂ）のみで構成すること
により、ＮＣピンの静電破壊強度を向上させることがで
きる。この場合、不使用とされたＩ／Ｏセル以外のＩ／
Ｏセルに対応するボンディングパッドＢＰは、例えば５
層の導電層（第１導電層５０ｂ〜第５導電層９０ｂ）
（図２３）あるいは３層の導電層（第３導電層７０ｂ〜
第５導電層９０ｂ）（図２４）で構成される。
【００６６】また、不使用のＩ／Ｏセルに対応するＮＣ
パッドＢＰは、最上層の配線と同層の導電層を含み、か
つ前記不使用とされたＩ／Ｏセル以外のＩ／Ｏセルに対
応するボンディングパッドよりも少ない層数の導電層で
構成することができる。例えば図２５は、ＮＣパッドＢ
Ｐを２層の導電層（第４導電層８０ｂ、第５導電層９０
ｂ）で構成し、その他のボンディングパッドＢＰを５層
の導電層（第１導電層５０ｂ〜第５導電層９０ｂ）で構
成した例である。また、図２６は、ＮＣパッドＢＰを３
層の導電層（第３導電層７０ｂ、第４導電層８０ｂ、第
５導電層９０ｂ）で構成し、その他のボンディングパッ
ドＢＰを５層の導電層（第１導電層５０ｂ〜第５導電層
９０ｂ）で構成した例である。これらの例のように、Ｎ
ＣパッドＢＰを複数層の導電層で構成した場合には、Ｎ
ＣパッドＢＰの強度が向上するために、Ａｕワイヤとの
接着性が向上する。
【００６７】本発明の論理ＬＳＩを形成した半導体チッ
プを封止するパッケージは、ワイヤボンディング方式
（実施の形態１）やＴＣＰ（実施の形態２）に限定され
るものでなく、例えば図２７に示すように、半導体チッ
プ１ＡのボンディングパッドＢＰ上に形成した半田バン
プ２６を介して半導体チップ１Ａをプリント配線基板３
３にフリップチップ実装するパッケージなどにも適用す
ることができる。この場合は、ＮＣパッドを含む半導体
チップ１ＡのすべてのボンディングパッドＢＰに半田バ
ンプ２６を形成することにより、論理仕様が異なる半導
体チップ１Ａ毎に異なる位置に半田バンプ２６を形成す
る手間が省けるので、パッケージの製造コストを低減す
ることができる。
【００６８】前記実施の形態では、ゲートアレイを含む
半導体集積回路装置について説明したが、エンベッデッ
ドアレイ、セルベースＩＣなどの各種特定用途向けＩＣ
を含む半導体集積回路装置に適用することができる。本
発明は、少なくとも２層以上の多層配線を有し、各層の
配線を自動配置配線システムによって配置するマスター
スライス方式の半導体集積回路装置に広く適用すること
ができる。
【００６９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００７０】本発明によれば、不使用のＩ／Ｏセルに対
応するＮＣパッドの下部の絶縁膜の膜厚を厚くすること
により、ＮＣピンの静電破壊強度を大きくすることがで
きる。また、論理仕様が異なる半導体チップ間でパッケ
ージの外部接続端子とボンディングパッドの接続を共通
化できるので、パッケージの製造コストを低減すること
ができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＣＭＯＳゲートア
レイを形成した半導体チップの全体平面図である。
【図２】本発明の一実施の形態であるＣＭＯＳゲートア
レイの基本セルを示す平面図である。
【図３】本発明の一実施の形態であるＣＭＯＳゲートア
レイのＩ／Ｏセルが形成された領域の一部を拡大して示
す平面図である。
【図４】本発明の一実施の形態であるＣＭＯＳゲートア
レイの信号用入力セルとそれに対応するボンディングパ
ッドが形成された領域を示す断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳゲートア
レイの電源用入力セルとそれに対応するボンディングパ
ッドが形成された領域を示す断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳゲートア
レイの不使用Ｉ／Ｏセルとそれに対応するボンディング
パッドが形成された領域を示す断面図である。
【図７】ＣＡＤを用いた自動配置配線システムによる配
線形成プロセスのフロー図である。
【図８】本発明の一実施の形態であるＣＭＯＳゲートア
レイの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＣＭＯＳゲートア
レイの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＣＭＯＳゲート
アレイの製造方法を示す半導体基板の要部断面図であ
る。
【図１１】本発明の一実施の形態であるＣＭＯＳゲート
アレイの製造方法を示す半導体基板の要部断面図であ
る。
【図１２】本発明の一実施の形態であるＣＭＯＳゲート
アレイの製造方法を示す半導体基板の要部断面図であ
る。
【図１３】本発明の一実施の形態であるＣＭＯＳゲート
アレイの製造方法を示す半導体基板の要部断面図であ
る。
【図１４】本発明の一実施の形態であるＣＭＯＳゲート
アレイの製造方法を示す半導体基板の要部断面図であ
る。
【図１５】本発明の一実施の形態であるＣＭＯＳゲート
アレイが形成された半導体チップを封止したＱＦＰの概
略平面図である。
【図１６】図１５に示すＱＦＰに封止された半導体チッ
プのボンディングパッドとＩ／Ｏセルとが形成された領
域の一部を拡大して示す平面図である。
【図１７】図１５に示すＱＦＰに封止された半導体チッ
プのボンディングパッドとＩ／Ｏセルとが形成された領
域の一部を拡大して示す断面図である。
【図１８】図１５に示すＱＦＰを実装したプリント配線
基板の要部平面図である。
【図１９】図１５に示すＱＦＰを実装したプリント配線
基板の要部断面図である。
【図２０】本発明の他の実施の形態であるマイコンが形
成された半導体チップを封止したＴＣＰの概略平面図で
ある。
【図２１】図２０に示すＴＣＰに封止された半導体チッ
プのボンディングパッドとＩ／Ｏセルとが形成された領
域の一部を拡大して示す平面図である。
【図２２】図２０に示すＴＣＰに封止された半導体チッ
プのボンディングパッドとＩ／Ｏセルとが形成された領
域の一部を拡大して示す断面図である。
【図２３】本発明の他の実施の形態であるＣＭＯＳゲー
トアレイのボンディングパッドが形成された領域を示す
断面図である。
【図２４】本発明の他の実施の形態であるＣＭＯＳゲー
トアレイのボンディングパッドが形成された領域を示す
断面図である。
【図２５】本発明の他の実施の形態であるＣＭＯＳゲー
トアレイのボンディングパッドが形成された領域を示す
断面図である。
【図２６】本発明の他の実施の形態であるＣＭＯＳゲー
トアレイのボンディングパッドが形成された領域を示す
断面図である。
【図２７】本発明の他の実施の形態であるＣＭＯＳゲー
トアレイが形成された半導体チップを封止したパッケー
ジの断面図である。
【図２８】比較例の不使用Ｉ／Ｏセルとそれに対応する
ボンディングパッドが形成された領域を示す断面図であ
る。
【符号の説明】
１ 半導体基板 １Ａ 半導体チップ １Ｂ 半導体チップ ２ 基本セル ３ Ｉ／Ｏセル ３ａ 入力セル（信号用） ３ｂ 入力セル（電源用） ３ｃ Ｉ／Ｏセル（不使用） ４ 入力保護回路 ６ ｎ型ウエル ７ フィールド酸化膜 ８ ゲート酸化膜（ゲート絶縁膜） ９ ゲート電極 １０ ｐ型半導体領域（ソース、ドレイン） １０ａ シリサイド層 １１ 酸化シリコン膜 １２ コンタクトホール １３ 第１層間絶縁膜 １４ スルーホール １５ 第２層間絶縁膜 １６ スルーホール １７ パッシベーション膜（表面保護膜） ２０ リード ２０ｃ ＮＣピン ２１ Ａｕワイヤ ２２ パッケージ本体 ２３ 絶縁テープ ２４ リード ２５ バンプ電極 ２６ 半田バンプ ３０ プリント配線基板 ３１ 上層配線 ３２ 下層配線 ３３ プリント配線基板 ５０ 第１層目配線 ５０ａ 引き出し配線 ５０ｂ 第１導電層 ６０ 第２層目配線 ６０ａ 引き出し配線 ６０ｂ 第２導電層 ７０ 第３層目配線 ７０ａ 引き出し配線 ７０ｂ 第３導電層 ８０ｂ 第４導電層 ９０ｂ 第５導電層 ＢＰ ボンディングパッド ＣＡ 内部セルアレイ ＭＣ１ メモリ ＰＨ１、ＰＨ２ 周辺回路装置 ＰＲ 保護抵抗 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑpr クランプＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 和雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 大萩 秀樹 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面上にあらかじめ半導体
    素子を作り込んでおき、その後、論理仕様に応じて前記
    半導体素子間を２層以上の配線で接続することによって
    所望の論理機能を実現するマスタースライス方式の論理
    集積回路を含んだ半導体集積回路装置であって、論理仕
    様によって不使用とされたＩ／Ｏセル以外のＩ／Ｏセル
    に対応するボンディングパッドを、複数層の導電層で構
    成し、前記不使用とされたＩ／Ｏセルに対応するボンデ
    ィングパッドを、最上層の配線と同層の導電層を含み、
    かつ前記不使用とされたＩ／Ｏセル以外のＩ／Ｏセルに
    対応するボンディングパッドよりも少ない層数の導電層
    で構成したことを特徴とする半導体集積回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置であ
    って、前記論理集積回路の少なくとも電源用の入力セル
    とそれに対応するボンディングパッドとを複数層の配線
    を介して電気的に接続したことを特徴とする半導体集積
    回路装置。
  3. 【請求項３】 請求項１記載の半導体集積回路装置であ
    って、前記不使用とされたＩ／Ｏセル以外のＩ／Ｏセル
    の前段には入力保護回路が形成され、前記不使用とされ
    たＩ／Ｏセルの前段には前記入力保護回路が形成されて
    いないことを特徴とする半導体集積回路装置。
  4. 【請求項４】 請求項１記載の半導体集積回路装置であ
    って、前記不使用とされたＩ／Ｏセルに対応するボンデ
    ィングパッドを最上層の配線と同層の導電層のみで構成
    したことを特徴とする半導体集積回路装置。
  5. 【請求項５】 請求項１記載の半導体集積回路装置であ
    って、３層の配線を備え、前記不使用とされたＩ／Ｏセ
    ルに対応するボンディングパッドを第３層目の配線と同
    層の導電層のみで構成し、前記不使用とされたＩ／Ｏセ
    ル以外のＩ／Ｏセルに対応するボンディングパッドを３
    層の導電層で構成したことを特徴とする半導体集積回路
    装置。
  6. 【請求項６】 請求項１記載の半導体集積回路装置であ
    って、ゲートアレイまたはゲートアレイを備えたマイコ
    ンを含んでいることを特徴とする半導体集積回路装置。
  7. 【請求項７】 請求項１記載の論理集積回路を含む集積
    回路が形成された半導体チップとリードをワイヤを介し
    て電気的に接続したパッケージを有する半導体集積回路
    装置であって、前記不使用とされたＩ／Ｏセルに対応す
    るボンディングパッドを含む全てのボンディングパッド
    にワイヤを接続したことを特徴とする半導体集積回路装
    置。
  8. 【請求項８】 請求項１記載の論理集積回路を含む集積
    回路が形成された半導体チップとリードをバンプ電極を
    介して電気的に接続したパッケージを有する半導体集積
    回路装置であって、前記不使用とされたＩ／Ｏセルに対
    応するボンディングパッドを含む全てのボンディングパ
    ッドにリードを接続したことを特徴とする半導体集積回
    路装置。
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