TWI455218B - 半導體裝置及其製造方法 - Google Patents

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TWI455218B
TWI455218B TW097123483A TW97123483A TWI455218B TW I455218 B TWI455218 B TW I455218B TW 097123483 A TW097123483 A TW 097123483A TW 97123483 A TW97123483 A TW 97123483A TW I455218 B TWI455218 B TW I455218B
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Momono Hiroyuki
Mitsuyama Hiroshi
Hasegawa Katsuhiro
Nishitsuji Keiko
Miki Kazunobu
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Renesas Electronics Corp
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Description

半導體裝置及其製造方法
本發明有關於具有接合墊(bonding pad)之半導體裝置及其製造方法，特別有關於可以防止破裂進入到接合墊下之層間絕緣膜，使形成在接合墊之同層之上層佈線微細化之半導體裝置及其製造方法。
在半導體裝置設有接合墊用來進行與外部之資料之交接，或電源電壓或地線電壓之施加。在使探針接觸在該接合墊用來進行半導體裝置之檢查之情況時，或對接合墊進行線路接合之情況時，由於其衝擊會使破裂進入到接合墊下之層間絕緣膜而為其問題。為能解決該問題提案有各種之半導體裝置。
圖22是剖視圖，用來表示先前技術之半導體裝置之一實例。在接合墊21下形成多個之金屬栓塞35。然後，形成連接到金屬栓塞35下之金屬層39，和在其下分割成為多個之金屬層37、38。利用該多個之金屬栓塞35可以提高接合墊21下之層間絕緣膜17之平均之楊氏係數(Young’s modulus)。另外，金屬層37~39可以發揮緩衝效果。利用此種方式，可以提高對探針或接線之衝擊之耐性(例如，參照專利文獻1~3)。
圖23是剖視圖，用來表示先前技術之半導體裝置之另一實例。接合墊21具有高楊氏係數之第1金屬膜20，和形成在該第1金屬膜20上之楊氏係數比該第1金屬膜20 為低之第2金屬膜24。依照此種方式，在表面保護膜25之形成有襯墊開口26之區域全面，形成作為接合墊21之下層之高楊氏係數之第1金屬膜20(例如，參照專利文獻4~6)。
[專利文獻1]日本專利特開2005一243907號公報[專利文獻2]日本專利特開2003－282627號公報[專利文獻3]日本專利特開2002－208610號公報[專利文獻4]日本專利特開2000－183104號公報[專利文獻5]日本專利特開2003－324122號公報[專利文獻6]日本專利特開2005－223123號公報
圖22之半導體裝置利用150nm Al SOC處理大量生產。但是，在使該半導體裝置適用在130nm Al SOC處理之情況，由於隨著裝置薄型化之層間絕緣膜17之薄膜化，對探針或接線之衝擊之耐性成為在大量生產規格以下，破裂會進入到接合墊21下之金屬膜39－金屬膜38間之層間膜、或金屬膜38－金屬膜37間之層間膜。
另外一方面，圖23之半導體裝置，即使適用在130nm Al SOC處理亦可以使耐性滿足大量生產規格，甚至可以防止破裂進入到接合墊21下之金屬膜39一金屬膜38間之層間膜，甚至是層間絕緣膜17。但是，形成在與接合墊21同層之上層佈線，因為是與接合墊21同時形成，所以成為第1金屬膜20和第2金屬膜24之2層構造。在此處由 於對高楊氏係數之第1金屬膜20進行蝕刻時之抗蝕層必需變厚，對第1金屬膜20不能進行微細之圖案製作。因此，不能使核心電路或資料佈線部等通常電路部之上層佈線微細化而為其問題。
本發明用來解決上述之問題，其目的是提供可以防止破裂進入到接合墊下之層間絕緣膜，使形成在接合墊之同層之上層佈線微細化之半導體裝置及其製造方法。
在本發明之一實施例中，首先，在半導體基板上形成層間絕緣膜。其次，在層間絕緣膜上形成第1金屬膜。其次，在第1金屬膜上形成第1抗蝕層，對第1抗蝕層進行圖案製作。其次，以第1抗蝕層作為遮罩，對第1金屬膜進行異向性蝕刻。然後，除去第1抗蝕層。其次，以覆蓋在殘留之第1金屬膜之方式，在層間絕緣膜上形成第2金屬膜。其次，在層間絕緣膜上之存在有第1金屬膜之區域和未存在有第1金屬膜之區域之一部份，在第2金屬膜上形成第2抗蝕層。其次，以第2抗蝕層作為遮罩，對第2金屬膜進行異向性蝕刻，形成具有第1金屬膜和第2金屬膜之接合墊，和具有第2金屬膜但是未具有第1金屬膜之上層佈線。然後，除去第2抗蝕層。
依照本實施例時，可以防止破裂進入到接合墊下之層間絕緣膜，使形成在接合墊之同層之上層佈線微細化。
 實施形態1.
圖1是剖視圖，用來表示本發明之實施形態1之半導體裝置，圖2為其上面圖。
在半導體基板11上形成有電晶體等之主動元件(active element)12。以覆蓋在該主動元件12之方式，在半導體基板11上形成層間絕緣膜13。在該層間絕緣膜13上形成下層佈線14。以覆蓋在下層佈線14之方式形成層間絕緣膜15。在該層間絕緣膜15上形成下層佈線16。下層佈線14、16由在上下形成有TiN障壁金屬之Al膜構成。
以覆蓋下層佈線16之方式形成層間絕緣膜17。在該層間絕緣膜17形成連接到下層佈線16之一部份之接觸栓塞18。接觸栓塞18具有TiN障壁金屬19和第1金屬膜20。
在此處第1金屬膜20使用高楊氏係數之金屬之W、Ti、TiN、Ta等。另外，層間絕緣膜13、15、17使用低介電係數膜。在此處低介電係數膜採用多孔SiOC膜。該多孔SiOC膜為含有甲基(methyl)之聚矽氧烷(polysiloxane)，主要地包含有很多Si－CH3 基，利用CH3 之存在用來在分子構造內產生間隙而成為多孔質，用來使介電係數降低。但是，並不只限於此種方式，低介電係數膜亦可以適當地使用，例如，SiOCH基之多孔低介電係數膜，或Nano Clustering Silica膜等之多孔二氧化矽系材料、被稱為多孔HSQ之含有H之聚矽氧烷、有機聚合物膜、有機聚合物之多孔膜等。
在層間絕緣膜17上形成接合墊21。另外，在層間絕緣膜17上形成上層佈線22，成為與接合墊21同層。接合墊21具有TiN障壁金屬19和第1金屬膜20，和形成在該第1金屬膜20上之TiN障壁金屬23和第2金屬膜24。另外一方面，上層佈線22具有第2金屬膜24但是未具有第1金屬膜20。在此處第2金屬膜24使用楊氏係數比第1金屬膜20為低之金屬之Al－Cu、Al－Si－Cu、Cu等。
以覆蓋接合墊之方式形成表面保護膜25。在該表面保護膜25，在接合墊21上形成具有寬度比接合墊21之第1金屬膜20之寬度為窄之襯墊開口26。
另外，下層佈線16之膜厚為0.25 μm。接觸栓塞18之寬度為0.2 μm，深度為0.5 μm。第1金屬膜20之膜厚為0.2~0.3 μm，第2金屬膜24之膜厚為1 μm。上層佈線22之寬度為0.4 μm，上層佈線22彼此間之間隔為0.4 μm。表面保護膜25之膜厚為1.6 μm，襯墊開口26之寬度為50 μm。
其次，參照圖式用來說明具有上述構造之本發明之實施形態1之半導體裝置之製造方法。
首先，如圖3所示，使用通常之手法，在半導體基板11上，形成主動元件12、層間絕緣膜13、下層佈線14、層間絕緣膜15和下層佈線16。其次，以覆蓋下層佈線16之方式，在半導體基板11上形成層間絕緣膜17。然後，在層間絕緣膜17形成第1接觸孔31，用來使下層佈線16之一部份露出。
其次，如圖4所示，在層間絕緣膜17上和第1接觸孔31內形成TiN障壁金屬19之後，介由TiN障壁金屬19在層間絕緣膜17和第1接觸孔31內形成第1金屬膜20。在第1金屬膜20上形成第1抗蝕層32，對第1抗蝕層32進行圖案製作，至少在第1接觸孔31之存在區域和其周邊，除去第1抗蝕層32。
其次，如圖5所示，以第1抗蝕層32作為遮罩，對第1金屬膜20和TiN障壁金屬19進行異向性蝕刻(乾式蝕刻)，在第1接觸孔31之周邊，除去層間絕緣膜17上之第1金屬膜20和TiN障壁金屬19。但是在第1接觸孔31內使第1金屬膜20和TiN障壁金屬19殘留。然後，除去第1抗蝕層32。
其次，如圖6所示，以覆蓋殘留之第1金屬膜20之方式，在層間絕緣膜17上疊層地形成TiN障壁金屬23和楊氏係數比第1金屬膜20為低之第2金屬膜24。然後，在層間絕緣膜17上，在存在有第1金屬膜20之區域，和未存在有第1金屬膜20之區域之一部份之存在有第1接觸孔31之區域，在第2金屬膜24上形成第2抗蝕層33。在此處第2抗蝕層33之膜厚為2 μm以下。另外，使存在於層間絕緣膜17上之形成在第1金屬膜20上之第2抗蝕層33之寬度，大於該第1金屬膜20之寬度。
其次，如圖7所示，以第2抗蝕層33作為遮罩，對第2金屬膜24和TiN障壁金屬23進行異向性蝕刻(乾式蝕刻)，形成至少具有第1金屬膜20和第2金屬膜24之接 合墊21，和至少具有第2金屬膜24但是未具有第1金屬膜20之上層佈線22。然後，除去第2抗蝕層33。
其次，如圖8所示，以覆蓋接合墊21之方式形成表面保護膜25。然後，在接合墊21上，在表面保護膜25形成具有寬度比接合墊21之第1金屬膜20之寬度為窄之襯墊開口26。利用以上之步驟形成本實施形態之半導體裝置。
然後，使探針34接觸在接合墊21用來進行半導體裝置之檢查。另外，如圖9所示，將Au線40接合到接合墊21。
依照上述之方式，在本實施形態中，因為設有高楊氏係數之第1金屬膜20作為接合墊21之下層，所以可以提高對探針或接線之衝擊之耐性。另外，在形成有表面保護膜25之襯墊開口26之區域全面，形成接合墊21之第1金屬膜20。利用此種方式，可以更進一步地提高耐性。因此甚至可以防止破裂進入到在接合墊21下之層間絕緣膜13或15，以及層間絕緣膜17，因此可以獲得高可靠度之半導體裝置。另外，在層間絕緣膜13、15、17使用低介電係數膜之情況，因為層間絕緣膜之破裂問題變為嚴重，所以本實施形態更有效。另外，因為可以在接合墊21之下形成主動元件12，所以可以使裝置小型化。
另外，因為設有低楊氏係數之第2金屬膜24作為接合墊21之上層，所以接線性能良好，可以防止探針之損傷。
另外，因為第2金屬膜24為低楊氏係數，所以在進行 其圖案製作時，可以使第2抗蝕層33之膜厚變薄(例如2 μm以下)。因此，可以對第2金屬膜24進行微細之圖案製作。在本實施形態中，上層佈線22具有第2金屬膜24但是未具有第1金屬膜20。因此，可以使形成在與接合墊21同層之上層佈線22微細化。
另外，當使接合墊21之第1金屬膜20形成在層間絕緣膜17上時，使第1金屬膜20埋入到第1接觸孔31內，用來形成接觸栓塞18，可以縮短製程，降低成本。
另外，如先前技術之方式，當使接合墊21之第2金屬膜24之寬度，和接合墊21之第1金屬膜20之寬度成為相同程度時，因為在接合墊21之第1金屬膜20之端部之第2金屬膜24之膜厚成為不厚，所以對第2金屬膜24蝕刻時之可加工性下降。另外，在接合墊21之第1金屬膜20之側壁形成第2金屬膜24之小側壁，會有成為灰塵飛散之問題。因此，在本實施形態中，使接合墊21之第2金屬膜24之寬度比接合墊21之第1金屬膜20之寬度成為大第1金屬膜20之膜厚部份以上。利用此種方式，可以提高可加工性，可以防止灰塵之飛散。
另外，亦可以使接合墊21之第2金屬膜24之寬度和接合墊21之第1金屬膜20之寬度之差，成為第1金屬膜20之寬度之變動、第2金屬膜24之寬度之變動、和第1金屬膜20和第2金屬膜24之重疊變動之單純和或平方和以上。在此處第1金屬膜20之寬度之變動，第2金屬膜24之寬度之變動，和第1金屬膜20和第2金屬膜24之 重疊變動，例如，係利用線內評估獲得。更具體者，分別評估前代等已製造之多個之半導體裝置，獲得第1金屬膜20之寬度之變動(例如△11、△12、…△1n之n個)，第2金屬膜24之寬度之變動(例如△21、△22、…△2n之n個)，和第1金屬膜20和第2金屬膜24之重疊變動(例如△31、△32、…△3n之n個)。其單純和為(△11＋△12＋…△1n＋△21＋△22＋…＋△2n＋△31＋△32＋…＋△3n)。其平方和為√((△11)2 ＋(△12)2 ＋…＋(△1n)2 ＋(△21)2 ＋(△22)2 ＋…＋(△2n)2 ＋(△31)2 ＋(△32)2 ＋…＋(△3n)2 )。
另外，使表面保護膜25之襯墊開口26比接合墊21之第1金屬膜20之寬度為窄，用來消除接合墊21之側面和表面保護膜25之間隙，並確保襯墊表面之平坦性，而可以防止探針之損傷或接線之不良。具體上使襯墊開口26之寬度和第1金屬膜20之寬度之差成為襯墊開口之寬度之變動、第1金屬膜20之寬度之變動、和襯墊開口和第1金屬膜20之重疊變動之單純和或平方和以上。各個變動與上述者相同，利用線內評估獲得。
實施形態2.
圖10是剖視圖，用來表示本發明之實施形態2之半導體裝置，圖11為其上面圖。接合墊21之第2金屬膜24之寬度比接合墊21之第1金屬膜20之寬度為小。另外，表面保護膜25之襯墊開口26之寬度比接合墊21之第2金屬膜24之寬度為窄。其他之構造與實施形態1相同。
其次，參照圖式用來說明具有上述構造之本發明之實施形態2之半導體裝置之製造方法。
首先，與實施形態1同樣地進行圖3~圖5之步驟。其次，如圖12所示，以覆蓋殘留之第1金屬膜20之方式，在層間絕緣膜17上形成具有楊氏係數比第1金屬膜20為低之第2金屬膜24。然後，在層間絕緣膜17上形成存在有第1金屬膜20之區域，和在未存在有第1金屬膜20之區域之－部份之存在有第1接觸孔31之區域，並在第2金屬膜24上形成第2抗蝕層33。在此處使形成在層間絕緣膜17上之第1金屬膜20上之第2抗蝕層33之寬度，比該第1金屬膜20之寬度為小。
其次，如圖13所示，以第2抗蝕層33作為遮罩對第2金屬膜24進行異向性蝕刻(乾式蝕刻)，用來形成具有第1金屬膜20和第2金屬膜24之接合墊21，和具有第2金屬膜24但是未具有第1金屬膜20之上層佈線22。然後，除去第2抗蝕層33。
其次，以覆蓋接合墊21之方式形成表面保護膜25。然後，在接合墊21上，在表面保護膜25形成具有寬度比接合墊21之第2金屬膜24之寬度為窄之襯墊開口26。利用以上之步驟形成本實施形態之半導體裝置。
在本實施形態2中，接合墊21之第2金屬膜24之寬度比接合墊21之第1金屬膜20之寬度小。利用此種方式，因為施加在第2金屬膜24之探針或接線之衝擊被分散到襯墊全面，所以可以更進一步地提高對該等之衝擊之耐 性。
另外，使表面保護膜25之襯墊開口26比接合墊21之第2金屬膜24之寬度為窄，用來消除接合墊21之側面和表面保護膜25之間隙，並確保襯墊表面之平坦性，而可以防止探針之損傷或接線之不良。
實施形態3.
圖14是剖視圖，用來表示本發明之實施形態3之半導體裝置，圖15為其上面圖。在接合墊21下形成有多個之金屬栓塞35。另外，多個之接合墊21在平面內排列在一方向。另外，各個金屬栓塞35之形狀以多個之接合墊21之排列方向作為長度方向，成為線狀。其他之構造與實施形態1或2相同。
其次，參照圖式用來說明具有上述構造之本發明之實施形態3之半導體裝置之製造方法。
首先，如圖16所示，使用通常之手法，在半導體基板11上形成主動元件12、層間絕緣膜13、下層佈線14、層間絕緣膜15和下層佈線16。其次，以覆蓋下層佈線16之方式在半導體基板11上形成層間絕緣膜17。然後，在層間絕緣膜17形成第1接觸孔31用來使下層佈線16之一部份露出。這時，在層間絕緣膜17亦可以形成多個之第2接觸孔36。
其次，如圖17所示，在層間絕緣膜17上和第1接觸孔31、36內形成TiN障壁金屬19之後，介由TiN障壁金屬19在層間絕緣膜17上和第1接觸孔31、36內形成第1 金屬膜20。在第1金屬膜20形成第1抗蝕層32，對第1抗蝕層32進行圖案製作，除去在第1接觸孔31周邊之第1抗蝕層32，在多個之金屬栓塞35上殘留第1抗蝕層32。
其次，如圖18所示，以第1抗蝕層32作為遮罩，對第1金屬膜20進行異向性蝕刻(乾式蝕刻)，在第1接觸孔31之周邊，除去層間絕緣膜17上之第1金屬膜20和TiN障壁金屬19。但是在第1接觸孔31內使第1金屬膜20和TiN障壁金屬19殘留。然後，除去第1抗蝕層32。
其次，如圖19所示，以覆蓋殘留之第1金屬膜20之方式，在層間絕緣膜17上形成楊氏係數比第1金屬膜20為低之第2金屬膜24。然後，在層間絕緣膜17上，在存在有第1金屬膜20之區域，和未存在有第1金屬膜20之區域之一部份之存在有第1接觸孔31之區域，在第2金屬膜24上形成第2抗蝕層33。在此處第2抗蝕層33之膜厚為2 μm以下。另外，使存在於層間絕緣膜17上之形成在第1金屬膜20上之第2抗蝕層33之寬度，大於該第1金屬膜20之寬度。
其次，如圖20所示，以第2抗蝕層33作為遮罩，對第2金屬膜24進行異向性蝕刻(乾式蝕刻)，形成具有第1金屬膜20和第2金屬膜24之接合墊21，和具有第2金屬膜24但是未具有第1金屬膜20之上層佈線22。在此處接合墊21形成在多個之金屬栓塞35之上。然後，除去第2抗蝕層33。
其次，以覆蓋接合墊21之方式形成表面保護膜25。然 後，在接合墊21上，在表面保護膜25形成具有寬度比接合墊21之第1金屬膜20之寬度為窄之襯墊開口26。利用以上之步驟形成圖14所示之本實施形態之半導體裝置。
依照上述之方式，在本實施形態中，當在層間絕緣膜17上形成接合墊21之第1金屬膜20時，在第2接觸孔36內埋入第1金屬膜20用來形成多個之金屬栓塞35。利用此種方式，可以縮短製程，降低成本。
另外，經由在接合墊21下形成多個之金屬栓塞35，可以提高接合墊21下之層間絕緣膜17之平均之楊氏係數，可以更進一步地提高對探針或接線之衝擊之耐性。
另外，在本實施形態中，各個金屬栓塞35之形狀以多個之接合墊21之排列方向作為長度方向，成為線狀。利用此種方式，使探針之進入方向成為容易垂直於金屬栓塞35之長度方向，可以更進一步地提高對探針之衝擊之耐性。
實施形態4.
圖21是剖視圖，用來表示本發明之實施形態4之半導體裝置。形成有連接到金屬栓塞35下之金屬層39，和在其下分割成為多個之金屬層37，38。在此處作為金屬層37~39者使用具有低楊氏係數之金屬之Al－Cu，Al－Si－Cu，Cu等之金屬膜，和形成在其上下之TiN障壁金屬者。其他之構造與實施形態3相同。利用該金屬層37~39之緩衝效果，可以更進一步地提高對探針或接線之衝擊之 耐性。
11‧‧‧半導體基板
12‧‧‧主動元件
13‧‧‧層間絕緣膜
14‧‧‧下層佈線
15‧‧‧層間絕緣膜
16‧‧‧下層佈線
17‧‧‧層間絕緣膜
18‧‧‧接觸栓塞
19‧‧‧TiN障壁金屬
20‧‧‧第1金屬膜
21‧‧‧接合墊
22‧‧‧上層佈線
23‧‧‧TiN障壁金屬
24‧‧‧第2金屬膜
25‧‧‧表面保護膜
26‧‧‧襯墊開口
31‧‧‧第1接觸孔
32‧‧‧第1抗蝕層
33‧‧‧第2抗蝕層
34‧‧‧探針
35‧‧‧金屬栓塞
36‧‧‧第2接觸孔
37、38、39‧‧‧金屬層
40‧‧‧Au線
圖1是剖視圖，用來表示本發明之實施形態1之半導體裝置。
圖2是上面圖，用來表示本發明之實施形態1之半導體裝置。
圖3是用來說明本發明之實施形態1之半導體裝置之製造方法之剖視圖。
圖4是用來說明本發明之實施形態1之半導體裝置之製造方法之剖視圖。
圖5是用來說明本發明之實施形態1之半導體裝置之製造方法之剖視圖。
圖6是用來說明本發明之實施形態1之半導體裝置之製造方法之剖視圖。
圖7是用來說明本發明之實施形態1之半導體裝置之製造方法之剖視圖。
圖8是用來說明本發明之實施形態1之半導體裝置之製造方法之剖視圖。
圖9是用來說明本發明之實施形態1之半導體裝置之製造方法之剖視圖。
圖10是剖視圖，用來表示本發明之實施形態2之半導體裝置。
圖11是上面圖，用來表示本發明之實施形態2之半導體裝置。
圖12是用來說明本發明之實施形態2之半導體裝置之製造方法之剖視圖。
圖13是用來說明本發明之實施形態2之半導體裝置之製造方法之剖視圖。
圖14是剖視圖，用來表示本發明之實施形態3之半導體裝置。
圖15是上面圖，用來表示本發明之實施形態3之半導體裝置。
圖16是用來說明本發明之實施形態3之半導體裝置之製造方法之剖視圖。
圖17是用來說明本發明之實施形態3之半導體裝置之製造方法之剖視圖。
圖18是用來說明本發明之實施形態3之半導體裝置之製造方法之剖視圖。
圖19是用來說明本發明之實施形態3之半導體裝置之製造方法之剖視圖。
圖20是用來說明本發明之實施形態3之半導體裝置之製造方法之剖視圖。
圖21是剖視圖，用來表示本發明之實施形態4之半導體裝置。
圖22是剖視圖，用來表示先前技術之半導體裝置之一實例。
圖23是剖視圖，用來表示先前技術之半導體裝置之另一實例。
11‧‧‧半導體基板
12‧‧‧主動元件
13‧‧‧層間絕緣膜
14‧‧‧下層佈線
15‧‧‧層間絕緣膜
16‧‧‧下層佈線
17‧‧‧層間絕緣膜
18‧‧‧接觸栓塞
19‧‧‧TiN障壁金屬
20‧‧‧第1金屬膜
21‧‧‧接合墊
22‧‧‧上層佈線
23‧‧‧TiN障壁金屬
24‧‧‧第2金屬膜
25‧‧‧表面保護膜
26‧‧‧襯墊開口

Claims (27)

  1. 一種半導體裝置之製造方法，其特徵在於，其所具備之步驟包含有：在半導體基板上形成層間絕緣膜之步驟；在上述層間絕緣膜上形成第1金屬膜之步驟；在上述第1金屬膜上形成第1抗蝕層，對上述第1抗蝕層進行圖案製作之步驟；以上述第1抗蝕層作為遮罩，對上述第1金屬膜進行異向性蝕刻之步驟；除去上述第1抗蝕層之步驟；以覆蓋殘留之上述第1金屬膜之方式，在上述層間絕緣膜上形成第2金屬膜之步驟；在上述層間絕緣膜上之存在有上述第1金屬膜之區域和未存在有上述第1金屬膜之區域之一部份，在上述第2金屬膜上形成第2抗蝕層之步驟；以上述第2抗蝕層作為遮罩，對上述第2金屬膜進行異向性蝕刻，形成具有上述第1金屬膜和上述第2金屬膜之接合墊，和具有上述第2金屬膜但是未具有上述第1金屬膜之上層佈線之步驟；除去上述第2抗蝕層之步驟；以覆蓋上述接合墊之方式，形成表面保護膜之步驟；和在上述接合墊上之上述表面保護膜形成襯墊開口之步驟，而上述第1金屬膜具有比上述第2金屬膜為大之楊氏係數(Young’s modulus)。
  2. 一種半導體裝置之製造方法，其特徵在於，其所具備之步驟包含有：在半導體基板上形成下層佈線之步驟；以覆蓋上述下層佈線之方式，在上述半導體基板上形成層間絕緣膜之步驟；在上述層間絕緣膜形成第1接觸孔，用來使上述下層佈線之一部份露出之步驟；在上述層間絕緣膜上和上述第1接觸孔內形成第1金屬膜之步驟；在上述第1金屬膜上形成第1抗蝕層，至少在存在有上述第1接觸孔之區域，除去上述第1抗蝕層之步驟；以上述第1抗蝕層作為遮罩，對上述第1金屬膜進行異向性蝕刻，至少在上述第1接觸孔內殘留上述第1金屬膜，並除去上述層間絕緣膜上之上述第1金屬膜之步驟；除去上述第1抗蝕層之步驟；以覆蓋殘留之上述第1金屬膜之方式，在上述層間絕緣膜上形成第2金屬膜之步驟；在上述層間絕緣膜上之存在有上述第1金屬膜之區域和存在有上述第1接觸孔之區域，在上述第2金屬膜上形成第2抗蝕層之步驟；以上述第2抗蝕層作為遮罩，對上述第2金屬膜進行異向性蝕刻，用來形成具有上述第1金屬膜和上述第2金屬膜之接合墊，和具有上述第2金屬膜但是未具有上述第1金屬膜之上層佈線之步驟； 除去上述第2抗蝕層之步驟；以覆蓋上述接合墊之方式形成表面保護膜之步驟；和在上述接合墊上之上述表面保護膜，形成襯墊開口之步驟，而上述第1金屬膜具有比上述第2金屬膜為大之楊氏係數(Young’s modulus)。
  3. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，使上述接合墊之上述第2金屬膜之寬度，比上述接合墊之上述第1金屬膜之寬度大上述第1金屬膜之膜厚部份以上。
  4. 如申請專利範圍第3項之半導體裝置之製造方法，其中，使上述襯墊開口之寬度比上述接合墊之上述第1金屬膜之寬度為窄。
  5. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，使上述接合墊之上述第2金屬膜之寬度比上述接合墊之上述第1金屬膜之寬度為小。
  6. 如申請專利範圍第5項之半導體裝置之製造方法，其中，使上述襯墊開口之寬度比上述接合墊之上述第2金屬膜之寬度為窄。
  7. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，更具備有，在上述層間絕緣膜形成複數之第2接觸孔之步驟；當在上述層間絕緣膜上形成上述第1金屬膜時，在上述複數之第2接觸孔內埋入上述第1金屬膜，用來形成複數之金屬栓塞；和 在上述複數之金屬栓塞上形成上述接合墊。
  8. 如申請專利範圍第7項之半導體裝置之製造方法，其中，複數之上述接合墊排列在一方向；和各個金屬栓塞之形狀，以上述複數接合墊之排列方向作為長度方向，成為線狀。
  9. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，在上述表面保護膜之形成有上述襯墊開口之區域全面，形成上述接合墊之上述第1金屬膜。
  10. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，上述層間絕緣膜使用低介電係數膜。
  11. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，在上述接合墊下形成主動元件(active element)。
  12. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，使上述第2抗蝕層之膜厚成為2μm以下。
  13. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，更具備有，使探針接觸在上述接合墊以進行檢查之步驟。
  14. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，更具備有，將線路接合到上述接合墊之步驟。
  15. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，上述第1金屬膜為鎢膜，上述第2金屬膜為鋁膜。
  16. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，接合墊的上面係位於較上述上層佈線的上面更高的位置。
  17. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，上述接合墊之上述第1金屬膜配置成與上述層間絕緣膜上面接觸，上述上層佈線之上述第2金屬膜配置成與上述層間絕緣膜上面接觸。
  18. 一種半導體裝置，其特徵在於，其具備有：半導體基板；層間絕緣膜，形成在上述半導體基板上；接合墊，形成在上述層間絕緣膜上；上層佈線，在上述層間絕緣膜上形成於與上述接合墊之同層；和表面保護膜，以覆蓋上述接合墊之方式而形成，在上述接合墊上形成有襯墊開口；而上述接合墊具有第1金屬膜和形成在上述第1金屬膜上之第2金屬膜；且使上述接合墊之上述第2金屬膜之寬度比上述接合墊之上述第1金屬膜之寬度為小；上述上層佈線具有上述第2金屬膜但是未具有上述第1金屬膜，上述第1金屬膜具有比上述第2金屬膜為大之楊氏係數(Young’s modulus)。
  19. 如申請專利範圍第18項之半導體裝置，其中，使上述襯墊開口之寬度比上述接合墊之上述第2金屬膜之寬 度為窄。
  20. 如申請專利範圍第18或19項之半導體裝置，其中，更具備有，形成在上述接合墊下之複數金屬栓塞。
  21. 如申請專利範圍第20項之半導體裝置，其中，複數之上述接合墊在平面內排列在一方向；和各個金屬栓塞之形狀，以上述複數接合墊之排列方向作為長度方向，而成為線狀。
  22. 如申請專利範圍第18或19項之半導體裝置，其中，在上述表面保護膜之形成有上述襯墊開口之區域全面，形成上述接合墊之上述第1金屬膜。
  23. 如申請專利範圍第18或19項之半導體裝置，其中，上述層間絕緣膜使用低介電係數膜。
  24. 如申請專利範圍第18或19項之半導體裝置，其中，更具備有，形成在上述接合墊下之主動元件。
  25. 如申請專利範圍第18或19項之半導體裝置，其中，上述第1金屬膜為鎢膜，上述第2金屬膜為鋁膜。
  26. 如申請專利範圍第18或19項之半導體裝置，其中，上述接合墊的上面係位於較上述上層佈線的上面更高的位置。
  27. 如申請專利範圍第18或19項之半導體裝置，其中，上述接合墊之上述第1金屬膜配置成與上述層間絕緣膜上面接觸，上述上層佈線之上述第2金屬膜配置成與上述層間絕緣膜上面接觸。
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