JP2005223123A - 半導体装置およびその製造方法 - Google Patents

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thin film
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wiring
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Tadanaka Yoneda
忠央 米田
Tadaaki Mimura
忠昭 三村
Tadahisa Inui
忠久 乾
Shigeru Oki
滋 大木
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Matsushita Electric Industrial Co Ltd
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Abstract

【課題】各種回路や配線等の半導体素子上に絶縁膜を介して導電体パッドを設けた場合、プローブ検査やボンディング時にパッド下の絶縁膜にクラックが生じ、パッドとパッド下の配線とが電気的に導通する課題がある。
【解決手段】本発明の半導体装置は、半導体素子５０や配線５７上に絶縁膜５９を介して、少なくとも２種類の材料、ここではＴｉＮ膜６１、Ａｌ膜６２の２層構造のパッドを備え、下層膜の材料のヤング率が上層膜の材料のヤング率より大きいことを特徴とする。
この構成により、プローブ検査あるいはワイヤボンド等の接続工程において生じる絶縁膜５９への応力を分散させることができ、絶縁膜５９にクラックが生じないようにできる。
【選択図】図１

Description

本発明は各種回路や配線等の半導体素子上に導電体パッドを設けた場合の半導体装置およびその製造方法に関する。
半導体装置のチップサイズを小さくするため、あるいは半導体素子の電気特性を向上させるためにサージ保護回路（ＥＳＤ）等各種回路や配線等の素子の上に外部との接続用パッドや検査用パッドを設ける必要がある。
図１３は従来の半導体装置の導電体パッド周辺の断面図である。半導体装置は、シリコン基板１上にフィールド酸化膜２、ＰＳＧ膜３があり、ＰＳＧ膜３上にパッド層としてタングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）のような高強度の金属膜４が形成され、さらにその上にアルミニウム（Ａｌ）膜５を形成する。Ａｌ膜５上に外部との電気的接続のための開口部を設けたパシベーション膜６を形成する。パッドのＡｌ膜５の厚さが薄くなり、パッド下のＰＳＧ膜３にクラックが生じて、シリコン基板１とパッド間が電気的にショートしないようにするために、電極パッド下に高強度の金属膜４を形成することが提案されている（例えば、特許文献１参照）。
図１４は金属配線上に絶縁膜を介してパッドを設けた場合のパッド周辺断面図である。
素子７の上に複数層の絶縁膜８、素子の内部配線９が形成されていて、パッドと接続する最上層の配線１２があり、配線１２の上層にパシベーション膜１０、ポリイミド膜１１が形成されていて、その上部に配線１２上の開口部を介して接続されるパッド１３が形成されている。パッド１３と内部配線９との間はクラックによるショートが生じないように絶縁膜８、パシベーション膜１０、ポリイミド膜１１と厚い絶縁膜を形成している。
図１５、図１６は、メモリー回路とロジック回路を同一基板に形成する場合、メモリーの高集積化に伴い、歩留まりを上げるために冗長回路を設けたが、ＤＲＡＭもしくはＳＲＡＭのようなメモリーの冗長用配線が半導体素子にあり、素子上にパッドを設ける場合の平面図および断面図を示す。
基板２０にサージ保護回路素子（ＥＳＤ）２１、回路素子２２が形成されていて、ＥＳＤ２１、回路素子２２上にパッド２３ａ、２３ｂが形成されている。レーザーで配線を切断する冗長配線領域２４がある。ＭＯＳトランジスタ、多層配線が形成されている半導体素子２２の上に絶縁膜２５，２６を形成する。そして、最上層の配線であるＡｌ配線２７ａ、パッドと電気的に接続するための電極２７ｂ、メモリーを冗長救済するための冗長配線２７ｃを同時に形成する。次に最上層の絶縁膜であるシリコンナイトライド膜２８を厚さ１０００から１５００ｎｍ形成する。次に電極２７ｂ上の絶縁膜２８を除去した後、Ｗ膜のような高強度金属膜２９を形成する。そしてＡｌ膜３０を約１０００ｎｍ形成する。次に選択エッチによりパッド領域２３ｂを形成する。
特開平１１−８７５２０号公報
従来例で説明したような各種回路や配線等の半導体素子上に導電体パッドを設けた場合において、プローブ検査した場合のパッド周辺の状況を図１７の断面図に示す。図１５、図１６と同一符号を付し、詳細の説明を省略する。
配線２７ａ上に絶縁膜２８を介してパッドＡｌ膜３０が設けられている。パッドＡｌ膜３０は主成分がＡｌであり、ヤング率が５４０００ＭＰａと硬度が低いために、プローブ検査時に、硬い材料のＷ製のプローブ針３１はパッドＡｌ膜３０を突抜けて、高強度金属膜２９上に達する。高強度金属膜２９のヤング率が小さく、厚さが薄すぎると、プローブ針３１の１本当たりの圧力は２〜２０ｇと小さいが、プローブ針の先は直径２０〜４０μｍと小さいために単位面積当たりの応力が大きくなり、強い集中応力が絶縁膜２８に生じる。それにより、絶縁膜２８の下にある配線２７ａは柔らかいＡｌであるため、塑性変形しやすくなる。つまり、絶縁膜２８に集中応力が加わると配線２７ａが塑性変形して絶縁膜２８にクラック３２が生じる。その結果、柔らかいＡｌである配線２７ａがクラック３２に入り込み、パッドの高強度金属膜２９と配線２７ａ間が電気的に導通し、半導体素子が不良になってしまう課題がある。
また、パッドＡｌ膜３０の材料にヤング率の大きな材料を用い、かつ高強度金属膜２９を厚くするとＷ製のプローブ針３１がパッドの表面から中に入り込むことは少なく、絶縁膜２８にクラックが生じないが、上層のパッドＡｌ膜３０とプローブ針３１とのコンタクト抵抗が不安定になり、安定性の高い測定が困難になる。
次に、各種回路や配線等の半導体素子上に導電体パッドを設けた場合において、半導体素子をＱＦＰのようなパッケージに入れ込むためにパッドに金ボールに超音波振動を与えてワイヤボンドする場合のパッド周辺の状況を図１８の断面図に示す。図１５、図１６と同一符号を付し、詳細の説明を省略する。
パッドＡｌ膜３０上に金ボール３３を形成する際、金ボール３３へ圧力、超音波振動を加えると、金ボール３３下にアルミ−金の合金層３４が形成され、金ボール３３とパッドが接続される。この場合、合金層３４が容易に形成されるためには、柔らかいパッドＡｌ膜３０で、厚さは通常約４５０ｎｍ以上必要である。即ち、ヤング率が大きくて硬い膜であると、パッドＡｌ膜３０と金ボール３３間に合金層３４が形成されず、ワイヤボンドが不能になる。
高強度金属膜２９のヤング率が小さく、厚さが薄い場合、金ボール３３に圧力、超音波振動を加えると、プローブ検査の場合と同じように集中応力が生じ、絶縁膜２８にクラック３５が生じて、パッドの高強度金属膜２９と配線２７ａ間が電気的に導通してしまう課題がある。
また、Ｗ、Ｍｏのような硬い高強度金属膜２９は絶縁膜２８およびパッドＡｌ膜３０との密着性が悪いためにワイヤボンドの際、パッドＡｌ膜３０と高強度金属膜２９の間で剥離が発生するか、高強度金属膜２９と絶縁膜２８との間で剥離が発生する危険性が大きい。
更に、パッド形成後の熱処理により、硬い金属とＡｌの相互拡散によりパッドＡｌ膜３０の硬度が高くなり、ボンダビリティーが悪くなる。
図１６に示す構造において、プローブ検査やボンディング時にパッドの高強度金属膜２９下のシリコンナイトライド膜２８にクラックが入らないためには、シリコンナイトライド膜２８は通常１０００ｎｍ以上の厚さが必要である。特にプローブ検査は硬く、先端径の小さな針でパッドを押さえるのでクラックが入りやすい。シリコンナイトライド膜２８を厚くした場合、冗長用配線２７ｃを切断するためのレーザー光のエネルギーを上げねばならなくなり、微細領域の配線切断が困難になる。そのため、冗長配線２７ｃ上のシリコンナイトライド膜を５００ｎｍ程度になるように選択的にエッチングして薄い膜２８ａを形成しなければならない。その結果、冗長配線２７ｃ上の絶縁膜２８ａの厚さがばらつき、配線切断精度が悪くなり、さらに冗長配線セルの面積が大きくなり、チップサイズが大きくなるという問題がある。また、冗長配線上の絶縁膜を選択的にエッチングする工程を追加せねばならず、半導体素子の製造コストが上がるという課題がある。
上記課題を解決するために本発明の半導体装置は、半導体素子の配線上に絶縁膜を介して外部と接続用および検査用導電体薄膜が形成されている構造において、該導電体薄膜が少なくとも２層の材料で形成されていて、下層の導電体薄膜は、該絶縁膜および上層の導電体薄膜との密着性が良好な一層もしくは多層の材料で形成されていて、しかも前記上層の導電体薄膜よりもヤング率が大きいことを特徴とする。
また、本発明の半導体装置の製造方法は、半導体素子の最上層の配線を形成する工程、最上層の絶縁膜を形成する工程、前記最上層の配線と導電体薄膜を電気的に接続するために前記最上層絶縁膜を選択的に除去してコンタクトホールを形成する工程、基板全面に第１の導電体薄膜を形成する工程、前記基板上の所定の領域に感光性樹脂膜を形成する工程、該感光性樹脂膜をマスクにして、前記第１の導電体薄膜上に第２，第３の導電体薄膜を選択的に形成する工程、前記感光性樹脂膜を除去する工程、前記第２の導電体薄膜をマスクとして前記第１の導電体薄膜を選択的に除去する工程とを有していて、前記第１の導電体薄膜は前記第３の導電体薄膜および前記最上層の絶縁膜との密着性が良く、前記第２の導電体薄膜は前記第３の導電体薄膜よりもヤング率の大きい材料を用いることを特徴とする。
本発明によれば、半導体素子の配線上に絶縁膜を介してパッドを設ける場合、プローブ検査のような電気特性評価およびボンディング等の接続工程の安定性を上げることが容易であることと同時にパッド下の絶縁膜にクラックが入らないことにより、高歩留まり、高信頼性の半導体素子を製造コストを上昇させることなく得られることが出来る。
また、メモリー冗長回路のある半導体素子の場合は冗長用配線の切断精度が高精度で出来るので、メモリー冗長回路の占有面積を小さくすることができてチップサイズを小さくすることが出来る。また工程数を増やすことなく、高歩留まり、高信頼性の素子を得ることが出来るので製造コストを安くすることが出来る。
さらに、本発明のようなメッキ法でパッドを形成すれば、プローブ検査、ボンディング工程等の集中応力に対する余裕度の高いパッドを容易に形成することが出来る。また、測定用パッドとフリップチップ用バンプを同時に形成することができるのでフリップチップ工法のパッケージに適用する場合、製造コストを安くすることが出来る。
図１、図２は、本発明の第１の実施の形態である半導体装置のパッド周辺断面図および平面図である。図１において、ＭＯＳトランジスタ等を含んだ半導体素子５０上に厚さ約６００ｎｍのＳｉＯ2膜５１、厚さ約４００ｎｍのＳｉＯ2膜５２を形成する。ＳｉＯ2膜５２中には選択的にＥＳＤの最上層配線である厚さ約４００ｎｍのＣｕ配線５３が形成されている。ＳｉＯ2膜５２上には、厚さ約６００ｎｍのＳｉＯ2膜５４、４００ｎｍのＳｉＯ2膜５５が形成される。ＳｉＯ2膜５５中には選択的に約４００ｎｍのＣｕ配線を形成してパッドと接続するためのＣｕ電極５６と集積回路素子の最上層配線であるＣｕ配線５７、ＳＲＡＭ，ＤＲＡＭ等のメモリー冗長回路用フューズＣｕ配線５８が同時に形成されている。ＳｉＯ2膜５５上には、チップの耐水性、耐アルカリイオン性を上げるためのＰドープしたＳｉＮ膜５９が約６５０ｎｍ形成され、さらにその上にパッドとなる厚さ１００ｎｍのＴｉＮ膜６１と、厚さ８００ｎｍのＡｌもしくはＣｕを含んだＡｌを主成分とした合金層でできたＡｌ膜６２が形成されている。Ｃｕ電極５６とＴｉＮ膜６１はＳｉＮ膜５９を選択的に除去したコンタクトホール６０を介してＴｉＮ膜６１で接続されている。
ＴｉＮ膜６１はＣｕ電極５６、ＳｉＮ膜５９、Ａｌ膜６２との密着性が良いし、ヤング率が大きく、パッド形成後の熱処理において、ＣｕとＡｌおよびＴｉＮとＡｌとの相互拡散を生じさせることはない。
上記工程において、ＳｉＮ膜５９はメモリー冗長回路用フューズＣｕ配線５８を精度良く切断できる厚さとする。そして、その厚さでクラックが入らないようなＴｉＮ膜厚さにする。１００ｎｍ以上の厚さであれば、絶縁膜のＳｉＮ膜５９はＰドープしたＰ−ＴＥＯＳのようなＳｉＯ2膜に比べてヤング率が大きく、硬い膜であるために、ＳｉＮ膜５９が６５０ｎｍと薄くともプローブ検査やボンディング工程でクラックは生じない。また、Ａｌ膜６２の厚さは８００ｎｍ以上あれば安定で、歩留まりの良いボンディングが可能となり、複数回プローブ検査を行っても安定したコンタクト抵抗が得られる。
図２において、パッドであるＡｌ膜６２の一片が６０μｍで、コンタクトホール６０の大きさが１μｍ□であれば約５５個以上のコンタクトホールを形成することができる。故に、ＴｉＮ膜の抵抗が高くてもコンタクトホール６０を沢山あけることができるので、Ｃｕ電極５６とＡｌ膜６２の間の抵抗が高くなることはない。それゆえ、膜の抵抗が高くてもヤング率が大きく上下の層との密着性の良い材料を選択すれば良い。また、半導体チップの応力を減らすためにＳｉＮ膜５９はＳｉＯ2膜とＳｉＮ膜の２層にしても良いし、他の適切な絶縁膜を用いても良い。
ここで、パッド材料のヤング率、厚さの選定について説明する。
図３はパッド材料のヤング率、厚さを変えた場合の絶縁膜下の応力をシミュレーションするための半導体装置の断面構造を示す。パッド材料４１の下に厚さ１０００ｎｍのＳｉＯ2膜４２があり、その下に厚さ４５０ｎｍのＣｕ膜４３があり、その下にＳｉＯ2膜４０がある。パッド材料４１の表面には、先端の直径が２５μｍの針４４があり、針４４に５ｇｆの荷重をかける。そうすると、パッド材料４１表面には７８．４ＭＰａの応力がかかることになる。
図４、図５は、それぞれパッド材料４１のヤング率、厚さを変えた場合のＳｉＯ2膜４２最下層のＡ点での応力を有限要素法によりシュミレーションした特性図であり、そのとき下記の条件で実験し、ＳｉＯ2膜４２にクラックが発生したかどうかを検証したものを示す。
図４の特性図では、異なるヤング率をもつ厚さ４５０ｎｍのパッド材料４１に対し、Ａ点での相当応力をシュミレーションし、実験結果でクラックが発生するＡ点での相当応力を比較することにより、パッド材料４１の適正なヤング率の選定が可能となる。実験結果では相当応力が８３．７ＭＰａ以上になると、パッド下のＳｉＯ2膜４２にクラックが生じる。このときのヤング率は１２９８００ＭＰａ（Ｃｕ相当）より小さく、パッド材料４１のヤング率が約１２９８００ＭＰａ以上であれば、ＳｉＯ2膜４２にクラックを発生しないことになる。ヤング率がＡｌ膜では小さく、Ｎｉ膜、Ｗ膜、ＴｉＮ膜では充分となる。
図５の特性図では、Ｃｕ膜、Ｎｉ膜、ＴｉＮ膜について、パッド層厚さを変えて、Ａ点での相当応力をシュミレーションし、実験結果でクラックが発生するＡ点での相当応力を比較することにより、各パッド材料の適正な膜厚の選定が可能となる。図４の特性図と同様に、相当応力が８３．７ＭＰａ以上になると、パッド下のＳｉＯ2膜４２にクラックが発生することから、ＳｉＯ2膜４２にクラックを発生させないための各膜の膜厚は、ＴｉＮ膜は１００ｎｍ以下でも充分であり、Ｎｉ膜、Ｃｕ膜では１００ｎｍ以上となる。
以上のことを勘案すれば、ヤング率が１２００００ＭＰａ以上の材料を用いれば、Ｃｕ、Ｎｉ、Ｗ、ＴｉＷ、ＷＳｉ2、ＴｉＮ、ＴａＮ膜等の材料の中からＬＳＩの製造プロセスに合った材料を容易に選ぶことができ、クラックが生じない所定の厚さの材料を選んでもパッドのパターンを容易に形成できる。
図１に示すパッド構造でプローブ検査のためにパッドに針を立てた場合の断面を図６に示す。針先径２５μｍ程度に尖ったＷ合金のような硬い材質の針６３はパッド表面のＡｌ膜６２を突抜けて、針先がＴｉＮ膜６１表面に達する。ＴｉＮ膜６１はヤング率が５９００００ＭＰａと、硬度が高い膜（硬い膜）であるためにＴｉＮ膜６１表面で針先が止まる。そうすると、針６３の先端に加わる単位面積当たりの圧力は大きいがＴｉＮ膜６１は硬度の高い膜であるために針の応力が垂直方向Ｂだけでなく斜め方向Ｃに圧力が分散する。故に、絶縁膜５９に加わる応力が小さくなる。そうすると配線５７上の絶縁膜５９にクラックが生じる程の応力にならない。
上記構造において、Ａｌ膜６２の厚さはワイヤボンド方式で金線とＡｌパッドのＡｌ−Ａｕ合金が生じやすく、しかもプローブ検査においてコンタクト抵抗が安定する厚さにする。通常は４５０ｎｍ以上が必要である。ＴｉＮ膜６１の厚さはパッド下の絶縁膜５９にクラックが入らない厚さにすれば良いが、クラックが生じる条件は針の圧力、針先の形状、絶縁膜５９の厚さ、材料等によって異なる。また、ＴｉＮ膜６１の替わりにヤング率が大きく、絶縁膜５９、Ａｌ膜６２との密着性が良いＷＳｉ2膜、ＷＴｉ膜、ＴａＮ膜等でも良いがそれぞれの膜のヤング率に応じた膜厚が必要である。また、Ａｌ膜６２の厚さは上限として２０００ｎｍが限界値となる。なぜならば、２０００ｎｍ以上の厚みの形成をドライエッチングにより形成する場合、時間がかかり安定した均一層を形成できなくなってくる上にコストアップとなる。Ｗ膜はヤング率は大きいが、絶縁膜やＡｌ膜との密着性が悪いので密着性を確保するためにＴｉＮ―Ｗ−ＴｉＮの３層の膜にしても良い。そうすると、絶縁膜５９、Ａｌ膜６２との密着性が良く、ヤング率の高い膜を形成することができる。ＷはＴｉよりヤング率が大きい材料に変えてもよい。
また、ＳｉＯ2膜５１，５２，５４，５５は誘電率を下げるためにＦ等が入り、強度の弱い絶縁膜にせざるを得ないが、Ｐ−ＳｉＮ膜（絶縁膜）５９は誘電率の影響が小さいので応力に対してクラックを生じにくい材質の膜を選ぶ自由度が高い。また、絶縁膜５９は５００ｎｍと薄いために配線５８上の絶縁膜５９を選択的に薄くしなくてもメモリー冗長回路用フューズＣｕ配線５８を精度良く切断できるためにフューズブロックの面積を小さくすることが可能になり、チップサイズを小さくすることができる。また、必要に応じてチップ表面の保護のために、少なくともパッド領域とメモリー冗長回路用フューズＣｕ配線５８上領域を除いた領域上にポリイミド系の耐熱性の高い有機膜を約３μｍの厚さ形成しても良い（図示せず）。
本発明のパッド領域の平面図を図７に示す。図７において、ＥＳＤ６４の大きさＣ×Ｄは例えば６０μｍ×２００μｍで、その上にパッド領域があり、ワイヤボンド領域６５とプローブ領域６６に分かれている。パッドの大きさは例えば、Ｅ＝Ｆ＝５１μｍ、Ｇ＝１００μｍである。図７のようにワイヤボンド領域とプローブ領域と分けることにより、パッドの同一領域にワイヤボンドとプローブ検査時の応力が重なることがないので、パッド下の絶縁膜にクラックが入りにくいし、プローブ針跡のない領域にワイヤボンドするのでＡｌ−Ａｕ合金が生じやすい。
しかし、ＥＳＤ６４の大きさが小さければプローブ領域とボンディング領域が同じになるので図７の構造よりもクラックが生じやすくなるので、下層のパッド層はよりヤング率が大きい材料を選ぶか、パッド層を厚くする必要がある。
第２の本発明の実施形態を図８から図１０に示す。図８に示すように、コンタクトホール６０形成までは第１の実施形態と同じである。その後、全面に絶縁膜５９およびＮｉ膜との密着性が良い厚さ約２００ｎｍのＴｉＷ膜７０をスパッタ法で形成する。そして図９に示すように、パッド形成領域以外に厚さ約３μｍのホトレジスト膜７１を形成する。そして電界メッキ方法もしくは無電界メッキ法により、厚さ約２０００ｎｍのＮｉ膜７２、厚さ約５００ｎｍのＡｕ膜７３を形成する。そして図１０に示すように、ホトレジスト膜７１を除去し、Ａｕ膜７３をマスクにしてＴｉＷ膜７０をウエットエッチ法で除去する。
上記方法のように、メッキ法で形成すると容易に厚い膜を形成できるので、Ｎｉ膜のヤング率が約２２００００ＭＰａとヤング率が比較的小さいが、絶縁膜５９の厚さを薄くしても良いし、パッド表面にかける応力が大きくなっても良いのでプロセス条件の余裕度を上げることができる。
図１もしくは図１０において、プローブ検査用パッドをＥＳＤ上に外部との接続用パッドを内部素子上に設ける場合の平面図を図１１に示す。
半導体素子基板５０上に３層配線で形成したＥＳＤ８０、４層配線で形成した内部素子
８１があり、プローブ検査用のパッド８２ａ、８２ｂ、８２ｃはＥＳＤ８０上に、外部接続用パッド８３ａ、８３ｂ、８３ｃは内部素子８１上に設ける。そうすると、外部接続用パッドの間隔を広くすることができるので接続が容易になる。また、プローブ検査用パッド下の絶縁膜はＰ−Ｓｉ3Ｎ4膜５９に加えてＳｉＯ2膜５５、５４が形成されている。故に、ＥＳＤ上に設けたパッド下の絶縁膜は素子上に設けたパッド下の絶縁膜よりも厚くなる。さらに５〜８層配線と多層配線になれば、より一層絶縁膜の厚さが大きくなる。そのため、プローブ検査時の局所応力が少々大きくなっても絶縁膜にクラックが入ることはないので、プローブ検査条件の応力に対する余裕度が上がる。
さらに、図９に示す工程において、Ｎｉメッキの厚さを５〜１５μｍにすれば、図１２に示すようにフリップチップ工法でパッケージングする場合、新たにフリップチップ用バンプを設けなくても良いのでコストダウンを図れる。すなわち、半導体素子９０上に図９に示す工程において、厚さ５〜１５μｍのＮｉメッキ層９１を形成し、続いて厚さ約５００ｎｍのＡｕメッキ層９２を形成する。また、Ｎｉメッキ厚さに応じたホトレジスト膜７１の厚さにする。そしてプローブ検査後、各チップに分割後、ポリイミドフィルム、有機基板、セラミック基板等の材料で形成されたインターポーザー９３の電極として形成されたＡｕあるいはＳｎメッキ層９４と半導体素子のパッド領域９２とをフリップチップ接合してパッケージに組み立てる。
本発明の半導体装置およびその製造方法は、導電体パッドの下に層間絶縁膜を介して各種回路や配線等の半導体素子を備えた構成であるメモリ、システムＬＳＩ、ＩＣ等すべてに利用可能である。
本発明の第１の実施の形態である半導体装置のパッド近傍の断面図 本発明の第１の実施の形態である半導体装置のパッド近傍の平面図 シミュレーションに用いたパッド近傍の断面図 ＳｉＯ2膜が受ける相当応力をシミュレーションした特性図 ＳｉＯ2膜が受ける相当応力をシミュレーションした特性図 本発明の実施形態のパッドにプローブ検査した場合の断面図 本発明の実施の形態のＥＳＤとパッドを示す平面図 本発明の第２の実施形態である半導体装置の製造方法を示す工程断面図 本発明の第２の実施形態である半導体装置の製造方法を示す工程断面図 本発明の第２の実施形態である半導体装置の製造方法を示す工程断面図 本発明の実施形態のＥＳＤとパッドを示す平面図 本発明の実施形態においてフリップチップ接続したパッド構造の断面図 従来の半導体装置のボンディングパッドを示す断面図 従来の半導体装置のボンディングパッドを示す断面図 従来の半導体装置のボンディングパッドを示す平面図 従来の半導体装置のボンディングパッドを示す断面図 従来のボンディングパッドにプローブ検査をした場合の断面図 従来のボンディングパッドにワイヤボンドをした場合の断面図
符号の説明
５０ 半導体素子
５１、５２、５４、５５ ＳｉＯ2膜
５７ Ｃｕ配線
５８ メモリー冗長回路用フューズＣｕ配線
５９ Ｐ−ＳｉＮ膜
６０ コンタクトホール
６１ ＴｉＮ膜
６２ Ａｌ膜
７０ ＴｉＷ膜
７２ Ｎｉ膜
７３ Ａｕ膜

Claims (8)

  1. 回路素子あるいは配線の上に絶縁膜を介して形成された外部接続用電極パッドである導電体薄膜が、少なくとも２層の材料で形成されており、前記絶縁膜と接する下層導電体薄膜は上層の導電体薄膜よりもヤング率が大きいことを特徴とする半導体装置。
  2. 下層導電体薄膜はヤング率が１２００００ＭＰａ以上の材料で構成されていることを特徴とする請求項１記載の半導体装置。
  3. 上層導電体薄膜は厚さ６００ｎｍ以上２０００ｎｍ以下のアルミニウムもしくはアルミニウムを主成分とした合金層で形成されており、下層導電体薄膜は厚さ１００ｎｍ以上のＴｉＮ膜で形成されていることを特徴とする請求項１記載の半導体装置。
  4. 導電体薄膜が下層から上層に向けて、ＴｉＷ層、Ｎｉ層、Ａｕ層であることを特徴とする請求項１記載の半導体装置。
  5. 下層導電体薄膜がＴｉＮ―Ｗ−ＴｉＮの３層構造で構成されていることを特徴とする請求項１記載の半導体装置。
  6. Ｗに変えて、Ｔｉよりヤング率が大きい材料とすることを特徴とする請求項５記載の半導体装置。
  7. 半導体基板上に形成された回路素子あるいは配線上に最上層の絶縁膜を形成する工程と、前記最上層の絶縁膜上全面に第１の導電体薄膜を形成する工程と、前記第１の導電体薄膜上の所定の領域に感光性樹脂膜を形成する工程と、前記感光性樹脂膜をマスクにして、前記第１の導電体薄膜上に第２、第３の導電体薄膜を選択的に形成する工程と、前記感光性樹脂膜を除去する工程と、前記第２、第３の導電体薄膜をマスクとして前記第１の導電体薄膜を選択的に除去する工程とを備え、前記第２の導電体薄膜は前記第３の導電体薄膜よりもヤング率の大きい材料を用い、前記第１、第２、第３の導電体薄膜で外部接続用電極パッドを構成することを特徴とする半導体装置の製造方法。
  8. 第２の導電体薄膜はＮｉ、第３の導電体薄膜はＡｕとし、メッキ方法で所定の厚さ形成することを特徴とする請求項７記載の半導体装置の製造方法。
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