JP2012243890A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体チップを搭載するヒートシンクの一面のうち導電性部材接触領域と粗化領域との間に非粗化領域が形成されることを抑制する。
【解決手段】一面３０ａを有する第１ヒートシンク３０を用意すると共に、当該第１ヒートシンク３０に搭載される半導体チップ１０、２０を用意する。そして、第１ヒートシンク３０に第１導電性部材７０を介して半導体チップ１０、２０を搭載する。その後、半導体チップ１０、２０をマスクとして、半導体チップ１０、２０および第１ヒートシンク３０の一面３０ａを粗化する第１粗化処理工程を行う。
【選択図】図５

Description

本発明は、放熱用のヒートシンクの一面上に半導体チップを搭載し、ヒートシンクおよび半導体チップをモールド樹脂にて封止してなる半導体装置およびその製造方法に関するものである。
従来より、例えば、特許文献１には、ヒートシンクの一面にはんだを介して搭載部品を搭載し、ヒートシンク、はんだ、搭載部品をモールド樹脂にて封止してなる半導体装置が開示されている。
このような半導体装置は、モールド樹脂とヒートシンクとの密着性を高めるためにブラスト等により粗化したヒートシンクの一面に、搭載部品がはんだを介して搭載されている。
しかしながら、粗化したヒートシンクは、はんだ濡れ性が低いため、搭載部品をはんだを介して搭載する際に、はんだにボイドが発生してしまうという問題がある。
この問題を解決するため、例えば、特許文献２には、ヒートシンクのうち搭載部品を搭載する部分にマスクを配置してヒートシンクの一面を粗化し、その後、マスクを除去して搭載部品をはんだを介して搭載することが開示されている。
特開平０４−２５３３１４号公報 特開平０５−０２１２９０号公報
しかしながら、上記特許文献２の製造方法の場合、搭載部品は治具等により保持されて搭載されることになるが、搭載される際に若干のズレがあるため、このズレを考慮して搭載部品よりも大きいマスクを搭載領域に配置してヒートシンクの一面を粗化する。このため、ヒートシンクにはんだを介して搭載部品を搭載すると、ヒートシンクの一面のうちはんだが接触するはんだ接触領域と粗化された粗化領域との間に非粗化領域が形成されてしまう。この場合、ヒートシンクの一面のうちはんだ接触領域近傍には、搭載部品、はんだ、ヒートシンクの熱膨張係数の違いによって大きな熱応力が生じるため、この部分に非粗化領域が形成されるとモールド樹脂が剥離しやすくなってしまうという問題がある。
なお、上記では、ヒートシンクにはんだを介して搭載部品を搭載する例について説明したが、ヒートシンクに銀ペーストや導電性接着剤等の導電性部材を介して搭載部品を搭載する場合にも同様の問題が発生する。
本発明は上記点に鑑みて、搭載部品としての半導体チップを搭載するヒートシンクの一面のうち導電性部材接触領域と粗化領域との間に非粗化領域が形成されることを抑制する半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、一面（３０ａ）を有する第１ヒートシンク（３０）を用意する工程と、第１ヒートシンク（３０）に搭載される半導体チップ（１０、２０）を用意する工程と、第１ヒートシンク（３０）に第１導電性部材（７０）を介して半導体チップ（１０、２０）を搭載する搭載工程と、搭載工程の後、半導体チップ（１０、２０）をマスクとして、半導体チップ（１０、２０）および第１ヒートシンク（３０）の一面（３０ａ）を粗化する第１粗化処理工程と、半導体チップ（１０、２０）および第１導電性部材（７０）と、第１ヒートシンク（３０）の少なくとも一部をモールド樹脂（６０）で封止する工程と、を行うことを特徴としている。
このような半導体装置の製造方法では、半導体チップ（１０、２０）をマスクとして、半導体チップ（１０、２０）および第１ヒートシンク（３０）の一面（３０ａ）を粗化しているため、第１ヒートシンク（３０）の一面（３０ａ）では、第１導電性部材（７０）と接触する導電性部材接触領域以外の部分が粗化された粗化領域となる。したがって、第１ヒートシンク（３０）の一面（３０ａ）において、導電性部材接触領域と粗化領域との間に非粗化領域が形成されることを抑制することができ、モールド樹脂（６０）が剥離することを抑制することができる。
例えば、請求項２に記載の発明のように、半導体チップ（１０）を用意する工程では、半導体基板を用いて構成され、素子構造が形成される共に半導体基板の表面側に素子構造の一部と電気的に接続された表面電極（１１２）が形成されたセル領域と、セル領域の外周に設けられ、半導体基板の表面側に保護膜（１２０）が形成されると共に、素子構造のうち表面電極（１１２）と電気的に接続された部分と異なる一部と電気的に接続され、保護膜（１２０）に形成された開口部（１２０ａ）から露出するパッド部（１１９）を備えた外周領域と、を有するものを用意することができる。
また、請求項３に記載の発明のように、半導体チップ（１０）を用意する工程では、表面電極（１１２）が金属膜の積層構造とされているものを用意することができる。この場合、請求項４に記載の発明のように、金属膜のうちの少なくとも一部がニッケルで構成されているものを用意することができる。
そして、請求項５に記載の発明のように、半導体チップ（１０）を用意する工程では、パッド部（１１９）が金属膜の積層構造とされているものを用意することができる。
また、請求項６に記載の発明のように、半導体チップ（１０）を挟んで第１ヒートシンク（３０）と反対側に配置される第２ヒートシンク（４０）を用意する工程と、第２ヒートシンク（４０）に第２導電性部材（７１）を配置する配置工程と、配置工程の後、第２導電性部材（７１）をマスクとして、第２導電性部材（７１）および第２ヒートシンク（４０）の一面（４０ａ）を粗化する第２粗化処理工程と、を行い、封止工程の前に、第２導電性部材（７１）を介して半導体チップ（１０）と第２ヒートシンク（４０）とを接続する接続工程を行い、封止工程では、第２ヒートシンク（４０）の少なくとも一部をモールド樹脂（６０）で封止することができる。
このように、本発明は、半導体チップ（１０）を挟んで第１、第２ヒートシンク（３０、４０）を配置する両面放熱構造の半導体装置についても適用することができる。そして、第２ヒートシンク（４０）に第２導電性部材（７１）を配置した後、第２導電性部材（７２）をマスクとして第２ヒートシンク（４０）の一面（４０ａ）を粗化しているため、第２ヒートシンク（４０）の一面（４０ａ）では、第２導電性部材（７１）と接触する導電性部材接触領域以外の部分が粗化された粗化領域となる。したがって、第２ヒートシンク（４０）の一面（４０ａ）において、導電性部材接触領域と粗化領域との間に非粗化領域が形成されることを抑制することができ、モールド樹脂（６０）が剥離することを抑制することができる。
また、請求項７に記載の発明のように、搭載工程では、半導体チップ（１０）の表面電極（１１２）に第３導電性部材（７２）を介して導体部材（５０）を搭載し、第１粗化処理工程では、半導体チップ（１０）および導体部材（５０）をマスクとして、半導体チップ（１０）のうち導体部材（５０）から突出する部分および第１ヒートシンク（３０）の一面（３０ａ）を粗化し、接続工程では、導体部材（５０）および第２導電性部材（７１）を介して半導体チップ（１０）と第２ヒートシンク（４０）とを接続することができる。
そして、請求項８に記載の発明のように、搭載工程では、導体部材（５０）上にはんだ（７１ａ）を配置し、配置工程では、第２導電性部材（７１）としてはんだ（７１ｂ）を配置し、接続工程では、導体部材（５０）上に配置されたはんだ（７１ａ）と第２ヒートシンク（４０）の一面（４０ａ）に配置されたはんだ（７１ｂ）とを接合することによって、半導体チップ（１０）と第２ヒートシンク（４０）とを接続することができる。
このように、第２導電性部材（７１）としてはんだ（７１ａ）を配置した場合には、はんだ（７１ａ）の表面も凹凸形状とされているため、はんだ（７１ｂ）を導体部材（５０）と直接接合しようとするとボイドが発生する可能性がある。このため、導体部材（５０）にもはんだ（７１ａ）を配置し、このはんだ（７１ａ）と第２ヒートシンク（４０）上に配置されたはんだ（７１ｂ）とを接合することによってはんだ（７１）を構成することにより、第２ヒートシンク（４０）と導体部材（５０）との間に配置されるはんだ（７１）にボイドが形成されることを抑制することができる。
また、請求項９に記載の発明のように、第１粗化処理工程では、半導体チップ（１０）にパッド部（１１９）を被覆するマスク（１３０）が配置された状態で行うことができる。このように、パッド部（１１９）を被覆するマスク（１３０）を配置することにより、パッド部（１１９）の表面が粗化されることを抑制することができ、パッド部（１１９）に外部と接続する接続部材（８０）を接続する際に接続不良が発生することを抑制することができる。
さらに、請求項１０に記載の発明のように、第１粗化処理工程の後であって封止工程の前に、パッド部（１１９）に導電性部材（１４１）を配置して当該パッド部（１１９）の表面を平坦化することができる。このように、パッド部（１１９）の表面を平坦化することにより、パッド部（１１９）に外部と接続する接続部材（８０）を接続する際に接続不良が発生することを抑制することができる。
そして、請求項１１に記載の発明のように、第１粗化処理工程の後であって封止工程の前に、パッド部（１１９）に接続部材（８０）をはんだ接合することができる。このように、パッド部（１１９）が粗化されている場合には、パッド部（１１９）に外部と接続する接続部材（８０）をはんだ接合することにより、接続不良が発生することを抑制することができる。
また、請求項１２に記載に発明のように、半導体チップ（１０）を用意する工程では、保護膜（１２０）として、素子構造の耐圧を保持する第１表面保護膜（１２１）上に第２表面保護膜（１２２）が積層されたものを用意することができる。
これによれば、素子構造の耐圧を保持する第１表面保護膜（１２１）上に第２表面保護膜（１２２）を配置しているため、第１表面保護膜（１２１）が粗化されることを抑制することができる。
この場合、請求項１３に記載の発明のように、半導体チップ（１０）を用意する工程では、第１表面保護膜（１２１）上に絶縁フィルムで構成される第２表面保護膜（１２２）を貼り付けたものを用意することができる。
また、請求項１４に記載の発明のように、半導体チップ（１０）を用意する工程では、保護膜（１２０）を構成すると共に素子構造の耐圧を保持する第１表面保護膜（１２１）が形成されたものを用意し、第１粗化処理工程または接続工程の後に、第１表面保護膜（１２１）上に第２表面保護膜（１２２）を配置して保護膜（１２０）を構成し、保護膜（１２０）の膜厚を第１粗化処理工程の前の第１表面保護膜（１２１）の膜厚より厚くすることができる。
このように、素子構造の耐圧を保持する第１表面保護膜（１２１）が粗化される場合には、粗化された後に第２表面保護膜（１２２）を配置して保護膜（１２０）を構成することにより、素子構造の耐圧を保持する保護膜（１２０）を形成することができ、信頼性が低下することを抑制することができる。
そして、請求項１５に記載の発明のように、第１ヒートシンク（３０）を用意する工程では、一面（３０ａ）の面積が一面（３０ａ）と反対側の他面（３０ｂ）の面積より小さくされたテーパ形状とされているものを用意することができる。これによれば、第１粗化処理工程において、第１ヒートシンク（３０）の一面（３０ａ）に対して垂直方向から第１粗化処理を行う際に、第１ヒートシンク（３０）の側面も粗化処理することができる。
また、請求項１６に記載の発明では、半導体チップ（１０、２０）と、一面（３０ａ）を有すると共に一面（３０ａ）に第１導電性部材（７０）を介して半導体チップ（１０、２０）が搭載される第１ヒートシンク（３０）と、第１ヒートシンク（３０）の少なくとも一部および半導体チップ（１０、２０）を封止するモールド樹脂（６０）と、を有し、半導体チップ（１０、２０）の少なくとも一部が粗化されていると共に、第１ヒートシンク（３０）の一面（３０ａ）のうち第１導電性部材（７０）と接触する導電性部材接触領域以外の部分が粗化されていることを特徴としている。
これによれば、第１ヒートシンク（３０）の一面（３０ａ）うち導電性部材接触領域以外の部分が粗化されている。すなわち、第１ヒートシンク（３０）の一面（３０ａ）には、導電性部材接触領域と粗化された粗化領域との間に非粗化領域が形成されていない。このため、モールド樹脂（６０）が剥離することを抑制することができる。
例えば、請求項１７に記載の発明のように、半導体チップ（１０）は、半導体基板を用いて構成され、素子構造が形成される共に半導体基板の表面側に素子構造の一部と電気的に接続された表面電極（１１２）が形成されたセル領域と、セル領域の外周に設けられ、半導体基板の表面側に保護膜（１２０）が形成されると共に、素子構造のうち表面電極（１１２）と電気的に接続された部分と異なる一部と電気的に接続され、保護膜（１２０）に形成された開口部（１２０ａ）から露出するパッド部（１１９）を備えた外周領域と、を有するものとすることができる。そして、表面電極（１１２）は、表面が凹凸形状とされていると共に凹部の底面が当該表面電極（１１２）内に位置し、保護膜（１２０）は、表面が凹凸形状とされていると共に凹部の底面が当該保護膜（１２０）内に位置し、パッド部（１１９）は、表面が凹凸形状とされていると共に凹部の底面が当該パッド部（１１９）内に位置しているものとすることができる。
さらに、請求項１８に記載の発明のように、半導体チップ（１０）を挟んで第１ヒートシンク（３０）と反対側に配置される第２ヒートシンク（４０）を備え、第２ヒートシンク（４０）の一面（４０ａ）が第２導電性部材（７１）を介して半導体チップ（１０）と接続されており、第２ヒートシンク（４０）は、一面（４０ａ）のうち第２導電性部材（７１）と接触する導電性部材接触領域以外の部分が粗化されていると共に、モールド樹脂（６０）に少なくとも一部が封止されているものとすることができる。このように、本発明は、両面放熱構造の半導体装置についても適用することができる。
そして、請求項１９に記載の発明のように、半導体チップ（１０）は、半導体基板を用いて構成され、素子構造が形成される共に半導体基板の表面側に素子構造の一部と電気的に接続された表面電極（１１２）が形成されたセル領域と、セル領域の外周に設けられ、半導体基板の表面側に保護膜（１２０）が形成されると共に、素子構造のうち表面電極（１１２）と電気的に接続された部分と異なる一部と電気的に接続され、保護膜（１２０）に形成された開口部（１２０ａ）から露出するパッド部（１１９）を備えた外周領域と、を有するものとすることができる。そして、保護膜（１２０）は、表面が凹凸形状とされていると共に凹部の底面が当該保護膜（１２０）内に位置し、パッド部（１１９）は、表面が凹凸形状とされていると共に凹部の底面が当該パッド部（１１９）内に位置しているものとすることができる。
また、請求項２０に記載の発明のように、半導体チップ（１０）と第２ヒートシンク（４０）との間に導体部材（５０）を備えることができる。
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態における半導体装置の平面図である。 （ａ）は図１中のＡ−Ａ断面図、（ｂ）は図１中のＢ−Ｂ断面図である。 （ａ）は図２に示す第１半導体チップの平面図、（ｂ）は（ａ）中のＤ−Ｄ断面図である。 （ａ）は図２に示す第２半導体チップの平面図、（ｂ）は（ａ）中のＥ−Ｅ断面図である。 図１に示す半導体装置の製造工程を示す断面図である。 図３に示す第１半導体チップの製造工程を示す平面図である。 本発明の第２実施形態における半導体装置の製造工程の一部を示す断面図である。 図７（ａ）に示す第１半導体チップの平面図である。 本発明の第３実施形態における半導体装置の製造工程の一部を示す断面図である。 本発明の第４実施形態における半導体装置の製造工程の一部を示す断面図である。 本発明の第５実施形態における半導体装置の製造工程を示す断面図である。 （ａ）は本発明の第６実施形態における半導体装置の断面図、（ｂ）は（ａ）に示す第１半導体チップの断面図である。 本発明の第６実施形態における変形例の第１半導体チップの断面図である。 本発明の他の実施形態における半導体装置の断面図である。 本発明の他の実施形態における半導体装置の断面図である。 本発明の他の実施形態における半導体装置の断面図である。
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。図１は、本実施形態における半導体装置の平面図、図２（ａ）は図１中のＡ−Ａ断面図、図２（ｂ）は図１中のＢ−Ｂ断面図である。
図１および図２に示されるように、半導体装置は、第１、第２半導体チップ１０、２０と、第１、第２半導体チップ１０、２０を挟んで対向して配置される第１、第２ヒートシンク３０、４０と、第１半導体チップ１０および第２半導体チップ２０と第２ヒートシンク４０との間に配置されるヒートシンクブロック５０と、モールド樹脂６０とを備えている。なお、本実施形態では、ヒートシンクブロック５０が本発明の導体部材に相当している。
第１半導体チップ１０は、本実施形態では、絶縁ゲートバイポーラトランジスタ（以下では、単にＩＧＢＴという）が形成されたものであり、第１半導体チップ１０の裏面がコレクタ面、表面がエミッタ面とされたものである。以下に、本実施形態における第１半導体チップ１０の具体的な構成について説明する。図３（ａ）は、図２に示す第１半導体チップ１０の平面図、図３（ｂ）は図３（ａ）中のＤ−Ｄ断面図である。
図３に示されるように、第１半導体チップ１０は、ＩＧＢＴが備えられるセル領域と、セル領域の外周を囲むように構成された外周領域とを有している。そして、ｐ＋型コレクタ層１００の表面に高濃度のｎ型不純物層で構成されているＦＳ層（フィールドストップ層）１０１が備えられていると共に、このＦＳ層１０１の上にｐ＋型コレクタ層１００やＦＳ層１０１よりも低濃度とされているｎ−型ドリフト層１０２が備えられている。ＦＳ層１０１は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、裏面側から注入されるホールの注入量を制御するために備えられるものである。
また、セル領域では、ｎ−型ドリフト層１０２の表層部に、所定深さのｐ型ベース領域１０３が形成されている。さらに、ｐ型ベース領域１０３を貫通してｎ−型ドリフト層１０２まで達するように複数個のトレンチ１０４が形成されており、このトレンチ１０４によってｐ型ベース領域１０３が複数個に分離されている。具体的には、トレンチ１０４は複数所定のピッチ（間隔）で形成されており、図３の紙面奥行き方向に各トレンチ１０４が平行に延設されたストライプ構造、もしくは平行に延設されたのちその先端部において引き回されることで環状構造とされている。そして、環状構造とされる場合、各トレンチ１０４が構成する環状構造は複数本ずつを１組として多重リング構造が構成され、隣接する多重リング構造同士の長手方向が平行となるように配置されている。
また、隣接するトレンチ１０４によってｐ型ベース領域１０３が複数に分割された状態とされている。そして、ｐ型ベース領域１０３の一部がチャネル領域を構成するｐ型チャネル層１０３ａとなる。ｐ型チャネル層１０３ａの表層部には、トレンチ１０４から離間した位置にｐ型チャネル層１０３ａより高不純物濃度で構成されたｐ＋型ボディ領域１０５が形成されている。ｐ＋型ボディ領域１０５は、ラッチアップによる素子の破壊を防止するのための高濃度層であり、ｐ型チャネル層１０３ａの一部を構成する部分としても機能する。
さらに、ｐ型チャネル層１０３ａの表層部には、ｐ＋型ボディ領域１０５よりも浅いｎ＋型エミッタ領域１０６が形成されている。ｎ＋型エミッタ領域１０６は、ｎ−型ドリフト層１０２よりも高不純物濃度で構成され、ｐ型ベース領域１０３内において終端しており、かつトレンチ１０４の側面に接するように配置されている。より詳しくは、トレンチ１０４の長手方向に沿って棒状に延設されており、トレンチ１０４の先端よりも内側で終端する構造とされている。
また、各トレンチ１０４内は、各トレンチ１０４の内壁表面を覆うように形成されたゲート絶縁膜１０７と、このゲート絶縁膜１０７の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極１０８により埋め込まれている。
なお、ｐ型ベース領域１０３のうち、ｎ＋型エミッタ領域１０６が形成されない領域はフロート層１０３ｂとなる。
また、ｐ＋型コレクタ層１００、ＦＳ層１０１、ｎ−型ドリフト層１０２で構成される半導体基板の表面には、絶縁膜１０９が形成されており、この絶縁膜１０９上にエミッタ電極１１０が形成されている。このエミッタ電極１１０は、絶縁膜１０９に形成されたコンタクトホール１０９ａ介してｎ＋型エミッタ領域１０６やｐ型チャネル層１０３ａと電気的に接続されている。また、エミッタ電極１１０上には、接続電極１１１が形成されており、当該接続電極１１１はエミッタ電極１１０を介してｎ＋型エミッタ領域１０６やｐ型チャネル層１０３ａと電気的に接続されている。この接続電極１１１は、半導体基板側からはんだとの接合強度を向上させるニッケルメッキ、はんだとの接合性を向上させる金メッキが順に積層されて構成されている。すなわち、本実施形態では、エミッタ電極１１０および接続電極１１１が積層構造とされており、これらエミッタ電極１１０および接続電極１１１にて本発明の表面電極１１２が構成されている。
さらに、ｐ＋型コレクタ層１００の裏面には、ｐ＋型コレクタ層１００と電気的に接続されるコレクタ電極１１３が形成されている。コレクタ電極１１３は、例えば、半導体基板側からＡｌ−Ｓｉ、Ｔｉ、Ｎｉ、Ａｕが順に積層されることで構成されている。このようにして、セル領域が形成されている。
次に、外周領域について説明する。外周領域には、半導体基板の表面に、耐圧を向上させるためのＬＯＣＯＳ膜１１４が形成されており、絶縁膜１０９がＬＯＣＯＳ膜１１４を覆って形成されている。また、ｎ−型ドリフト層１０２の表層部において、セル領域の外周を囲むようにｐ型ベース領域１０３よりも深くされたｐ型拡散層１１５が形成されていると共に、さらにｐ型拡散層１１５の外周を囲むように図示しないｐ型ガードリング層が多重リング構造として形成されている。
各ｐ型ガードリング層は、絶縁膜１０９およびＬＯＣＯＳ膜１１４に形成された図示しないコンタクトホールを介して、各ｐ型ガードリング層と対応して配置された外周電極１１６に対して電気的に接続されている。すなわち、図３（ｂ）では、外周電極１１６を１つしか示していないが、外周電極１１６は、実際にはｐ型ガードリング層と対応する数だけ備えられている。そして、各外周電極１１６は、互いに電気的に分離されており、ｐ型ガードリング層と同様に多重リング構造とされている。
また、ｐ型拡散層１１５上には、絶縁膜１０９を介してゲート電極１０８と電気的に接続されるゲートパッド１１７が形成されている。このゲートパッド１１７は、例えば、Ａｌ等で構成されており、図３（ｂ）とは別断面においてゲート電極１０８と電気的に接続されている。そして、ゲートパッド１１７上には、接続パッド１１８が形成されており、当該接続パッド１１８はゲートパッド１１７を介してゲート電極１０８と電気的に接続されている。この接続パッド１１８は、接続電極１１１と同じ製造工程で形成され、接続電極１１１と同様に、半導体基板側からニッケルメッキ、金メッキが順に積層されて構成されている。そして、この接続パッド１１８に対してワイヤが接合されることにより、ゲート電極１０８と外部との電気的な接続が図られるようになっている。すなわち、本実施形態では、ゲートパッド１１７および接続パッド１１８が積層構造とされており、これらゲートパッド１１７および接続パッド１１８にて本発明のパッド部１１９が構成されている。
また、外周領域には、接続パッド１１８を露出させる開口部１２０ａが形成された保護膜１２０が形成されている。すなわち、外周領域のうち外部との電気的な接続が図られない部分には、保護膜１２０が形成されている。本実施形態では、この保護膜１２０は、ポリイミドやＢＰＳＧ膜等で構成される第１表面保護膜１２１と、絶縁フィルムで構成される第２表面保護膜１２２とが積層されて構成されている。第１表面保護膜１２１は、素子構造の絶縁耐圧を保持する膜厚以上に備えられており、第２表面保護膜１２２は、後述の粗化処理工程において、第１表面保護膜１２１の膜厚を確保することができる膜厚以上とされている。以上が図１に示す第１半導体チップ１０の基本的な構成である。
第２半導体チップ２０は、還流用ダイオードが形成されたものであり、第２半導体チップ２０の裏面がカソード面、表面がアノード面とされたものである。以下に、本実施形態における第２半導体チップ２０の具体的な構成について説明する。図４（ａ）は、図２に示す第２半導体チップ２０の平面図、図４（ｂ）は図４（ａ）中のＥ−Ｅ断面図である。
図４に示されるように、第２半導体チップ２０は、ダイオードが備えられるセル領域と、セル領域の外周を囲むように形成された外周領域とを備え、ｎ−型ドリフト層２００を有している。そして、セル領域において、ｎ−型ドリフト層２００の表層部にｐ型領域２０１が形成されている。また、ｎ−型ドリフト層２００で構成される半導体基板の表面にアノード電極２０２が形成されており、アノード電極２０２はｐ型領域２０１と電気的に接続されている。そして、アノード電極２０２上には、接続電極２０３が形成されており、接続電極２０３はアノード電極２０２を介してｐ型領域２０１と電気的に接続されている。接続電極２０３は、半導体基板側からニッケルメッキ、はんだとの接合性を向上させる金メッキが順に積層されて構成されている。すなわち、セル領域には、アノード電極２０２と接続電極２０３が積層されて表面電極２０４が構成されている。
さらに、ｎ−型ドリフト層２００の裏面にはカソード電極２０５が形成されている。カソード電極２０５は、例えば、半導体基板側からＡｌ−Ｓｉ、Ｔｉ、Ｎｉ、Ａｕが順に積層されることで構成されている。このようにして、セル領域が形成されている。
次に、外周領域について説明する。第２半導体チップ２０の外周領域は、第１半導体チップ１０の外周領域とほぼ同じであり、ゲートパッド１１７および接続パッド１１８を備えていない点が第１半導体チップ１０の外周領域と異なるのみである。すなわち、外周領域には、半導体基板の表面に、耐圧を向上させるためのＬＯＣＯＳ膜２０６が形成されており、絶縁膜２０７がＬＯＣＯＳ膜２０６を覆って形成されている。また、ｎ−型ドリフト層２００の表層部において、セル領域の外周を囲むようにｐ型領域２０１よりも深くされたｐ型拡散層２０８が形成されていると共に、さらにｐ型拡散層２０８の外周を囲むように図示しないｐ型ガードリング層が多重リング構造として形成されている。
各ｐ型ガードリング層は、絶縁膜２０７およびＬＯＣＯＳ膜２０６に形成された図示しないコンタクトホールを介して、各ｐ型ガードリング層と対応して配置された外周電極２０９に対して電気的に接続されている。すなわち、図４（ｂ）では、外周電極２０９を１つしか示していないが、外周電極２０９は、実際にはｐ型ガードリング層と対応する数だけ備えられている。そして、各外周電極２０９は、互いに電気的に分離されており、ｐ型ガードリング層と同様に多重リング構造とされている。
また、外周領域には、外周電極を覆う保護膜２１０が形成されている。本実施形態では、この保護膜２１０は、ポリイミドやＢＰＳＧ膜等で構成される第１表面保護膜２１１と、絶縁フィルムで構成される第２表面保護膜２１２とが積層されて構成されている。第１表面保護膜１２１は、素子構造の絶縁耐圧を保持する膜厚以上に備えられており、第２表面保護膜１２２は、後述の粗化処理工程において、第１表面保護膜１２１の膜厚を確保することができる膜厚以上とされている。以上が図２に示す第２半導体チップ１０の基本的な構成である。
そして、図３（ｂ）に示されるように、第１半導体チップ１０は、接続パッド１１８および第２表面保護膜１２２の表面が凹凸形状とされて粗化されており、半導体基板の側面も凹凸形状とされて粗化されている。また、図４（ｂ）に示されるように、第２半導体チップ２０は、第２表面保護膜２１２の表面が凹凸形状とされて粗化されており、半導体基板の側面も凹凸形状とされて粗化されている。これについては、具体的には後述するが、第１ヒートシンク３０に第１、第２半導体チップ１０、２０を搭載した状態で、第１ヒートシンク３０の粗化処理を行ったためである。
なお、接続パッド１１８に形成されている凹部の底面は接続パッド１１８内に位置しており、第２表面保護膜１２２、２１２に形成されている凹部の底面は第２表面保護膜１２２、２１２内に位置している。すなわち、接続パッド１１８の凹部は下地膜であるゲートパッド１１７を露出させるものではなく、第２表面保護膜１２２、２１２の凹部は下地膜である第１表面保護膜１２１、２１１を露出させるものではない。
第１、第２ヒートシンク３０、４０は、図１および図２に示されるように、Ｆｅ、Ｃｕ、Ｍｏ、４２アロイ、コバール等の導電性および放熱性に優れた金属材料で構成されており、それぞれ一面３０ａ、４０ａおよび当該一面３０ａ、４０ａと反対側の他面３０ｂ、４０ｂを有する矩形板状とされている。また、第１、第２ヒートシンク３０、４０は、所定の一辺に外側に突出する端子部３１、４１を備えており、端子部３１、４１を介して外部と電気的な接続が図られるようになっている。
そして、第１、第２半導体チップ１０、２０、第１、第２ヒートシンク３０、４０と、ヒートシンクブロック５０は、はんだ７０、７１、７２を介して電気的および熱的に接続されている。具体的には、第１ヒートシンク３０の一面３０ａがはんだ７０を介して第１半導体チップ１０の裏面に熱的および電気的に接続されていると共に、はんだ７０を介して第２半導体チップ２０の裏面に熱的および電気的に接続されている。そして、第２ヒートシンク４０の一面４０ａがはんだ７１を介してヒートシンクブロック５０に電気的および熱的に接続されており、ヒートシンクブロック５０がはんだ７２を介して第１半導体チップ１０の表面に熱的および電気的に接続されている。また、第２ヒートシンク４０がはんだ７１を介してヒートシンクブロック５０に熱的および電気的に接続されており、ヒートシンクブロック５０がはんだ７２を介して第２半導体チップ２０の表面に熱的および電気的に接続されている。
すなわち、第１半導体チップ１０のコレクタ面と第２半導体チップ２０のカソード面とが共通の第１ヒートシンク３０の一面３０ａに接続され、第１半導体チップ１０のエミッタ面と第２半導体チップ２０のアノード面とが共通の第２ヒートシンク４０の一面４０ａに接続されている。
そして、第１、第２半導体チップ１０、２０の表面では、はんだ７２、ヒートシンクブロック５０、はんだ７１、第２ヒートシンク４０を介して放熱が行われ、第１、第２半導体チップ１０、２０の裏面では、はんだ７０、第１ヒートシンク３０を介して放熱が行われる。
なお、本実施形態では、はんだ７０が本発明の第１導電性部材に相当し、はんだ７１が本発明の第２導電性部材に相当し、はんだ７２が本発明の第３導電性部材に相当している。
また、第１ヒートシンク３０の一面３０ａは、凹凸形状とされて粗化された粗化領域が形成されている。具体的には、第１ヒートシンク３０の一面３０ａは、はんだ７０と接触するはんだ接触領域以外の部分が粗化領域とされている。言い換えると、はんだ７０と接触するはんだ接触領域の端部まで粗化領域が形成されており、はんだ接触領域と粗化領域との間に非粗化領域が存在しない状態とされている。
さらに、第１ヒートシンク３０は、側面も凹凸形状とされて粗化されている。つまり、本実施形態では、第１ヒートシンク３０は、はんだ接触領域および他面３０ｂを除く領域が粗化されている。
そして、第２ヒートシンク４０の一面４０ａも凹凸形状とされて粗化された粗化領域が形成されている。具体的には、第２ヒートシンク４０の一面４０ａのうちはんだ７１と接触するはんだ接触領域以外の部分が粗化領域とされている。言い換えると、はんだ７１と接触するはんだ接触領域の端部まで粗化領域が形成されており、はんだ接触領域と粗化領域との間に非粗化領域が存在しない状態とされている。
さらに、第２ヒートシンク４０は、側面も凹凸形状とされて粗化されている。つまり、本実施形態では、第２ヒートシンク４０は、はんだ接触領域および他面４０ｂを除く領域が粗化されている。
また、本実施形態では、第１ヒートシンク３０に備えられた端子部３１のうち、一面３０ａ側の表面および側面が凹凸形状とされて粗化されている。同様に、図２中では示されていないが、第２ヒートシンク４０に備えられた端子部４１のうち、一面４０ａ側の表面および側面が凹凸形状とされて粗化されている。
第１ヒートシンク３０の外側には、複数の接続端子部３２が備えられている。本実施形態では、第１ヒートシンク３０を挟んで端子部３１と反対側に複数の接続端子部３２が備えられているが、接続端子部３２は、例えば、端子部３１側に備えられていてもよい。これら接続端子部３２は、それぞれ第１半導体チップ１０のエミッタ面に形成された接続パッド１１８とワイヤ８０を介して結線されて電気的に接続されている。
そして、第１、第２半導体チップ１０、２０、第１、第２ヒートシンク３０、４０、接続端子部３２、およびワイヤ８０は、端子部３１、４１および接続端子部３２の一部がアウターリードとして露出すると共に、第１ヒートシンク３０の他面３０ｂおよび第２ヒートシンク４０の他面４０ｂが露出するように、モールド樹脂６０によって封止されている。
なお、モールド樹脂６０は、エポキシ系樹脂にシリカ、アルミナ、窒化ボロン（ＢＮ）等のフィラーが混在され、第１、第２ヒートシンク３０、４０の熱膨張係数に近づけたものを用いることが好ましい。以上が本実施形態における半導体装置の構成である。
次に、上記半導体装置の製造方法について説明する。図５は、図１に示す半導体装置の製造工程を示す断面図である。なお、図５（ａ）〜（ｃ）、（ｇ）、（ｈ）は、図１中のＡ−Ａ断面に相当しており、図５（ｄ）〜（ｆ）は図１中のＣ−Ｃ断面に相当している。
まず、図５（ａ）に示されるように、第１ヒートシンク３０および接続端子部３２が図示しないフレーム部によって一体化されたリードフレームを用意する。次に、図５（ｂ）に示されるように、第１ヒートシンク３０の一面３０ａにはんだ７０、第１、第２半導体チップ１０、２０、はんだ７２、ヒートシンクブロック５０、はんだ７１を構成するはんだ７１ａを順に配置する。そして、真空リフローによって第１ヒートシンク３０にはんだ７０を介して第１、第２半導体チップ１０、２０を接合すると共に、第１、第２半導体チップ１０、２０にはんだ７２を介してヒートシンクブロック５０を接合する。
なお、このリフロー工程は、はんだ７０、７２のボイド率を低減させるために還元雰囲気にて行うことが好ましい。また、ヒートシンクブロック５０上に配置されたはんだ７１ａは、具体的には後述するが、図５（ｇ）の工程において、はんだ７１にボイドが発生することを抑制するためのものである。
ここで、本実施形態の第１、第２半導体チップ１０、２０の製造方法について簡単に説明する。第１、第２半導体チップ１０、２０は、半導体ウェハに対して一般的な半導体製造プロセスを行った後、チップ単位に分割されることで形成されるが、本実施形態では、第２表面保護膜１２２、２１２を備えたチップを次のように用意する。図６は、第１半導体チップ１０の製造工程を示す平面図である。
図６（ａ）に示されるように、半導体ウェハ３００に対して一般的な半導体製造プロセスを行い、各チップ形成領域３０１に第２表面保護膜１２２以外の素子構造が形成されたものを用意する。また、図６（ｂ）に示されるように、各チップ形成領域３０１の接続電極１１１および接続パッド１１８と対応する領域がプレス等で打ち抜かれ、これらの領域が開口部４００ａとされた絶縁フィルム４００を用意する。その後、図６（ｃ）に示されるように、絶縁フィルム４００を半導体ウェハ３００に貼り付けることによって、半導体ウェハ３００上の所望の位置、すなわち、第１表面保護膜１２１上にのみ第２表面保護膜１２２が配置される。その後は、絶縁フィルム４００を備えた半導体ウェハ３００をチップ単位に分割することによって、上記第１半導体チップ１０が製造される。
また、第２半導体チップ２０も同様に、半導体ウェハに対して一般的な半導体製造プロセスを行って、各チップ形成領域に第２表面保護膜２１２以外の素子構造が形成されたものを用意する。次に、接続電極２０３と対応する領域に開口部が形成された絶縁フィルムを用意し、この絶縁フィルムを半導体ウェハに貼り付けた後、絶縁フィルムを備えた半導体ウェハをチップ単位に分割することによって、上記第２半導体チップ２０が製造される。
続いて、図５（ｃ）に示されるように、はんだ７０、第１、第２半導体チップ１０、２０、はんだ７２、ヒートシンクブロック５０、はんだ７１ａをマスクとし、これらと共に第１ヒートシンク３０をブラストして粗化処理する。
これによって、第１ヒートシンク３０の一面３０ａでは、第１、第２半導体チップ１０、２０が搭載された領域、より具体的には、はんだ７０と接触するはんだ接触領域以外の部分が粗化された粗化領域となる。つまり、はんだ接触領域以外の部分が粗化処理されるため、第１ヒートシンク３０の一面３０ａにおいて、はんだ接触領域と粗化領域との間に非粗化領域が形成されることを抑制することができる。
なお、この工程におけるブラストは、ドライブラストでも構わないが、ブラスト時の静電破壊を防止したり、ブラスト時の異物が残らないようにするために、水と研磨剤からなるスラリーを吹き付けるウェットブラストによって行うのが好ましい。
また、本実施形態では、ブラストは、第１ヒートシンク３０の一面３０ａに対して垂直であると共に、図５中紙面奥行き方向に延びる法平面を挟み、当該法平面に対して所定角度傾斜した２方向（図５（ｅ）中図示の矢印方向）から行うと共に、第１ヒートシンク３０の一面３０ａに対して垂直であると共に、図５中紙面左右方向に延びる法平面を挟み、当該法平面に対して所定角度傾斜した２方向から行うことにより、第１ヒートシンク３０の側面も粗化処理している。このように、４方向からブラストを行う場合には、例えば、ブラストガンの吹き付け方向を変更したり、第１ヒートシンク３０の配置方向を変更したりすることによって行うことができる。
そして、上記のように、第１、第２半導体チップ１０、２０をマスクとし、第１ヒートシンク３０の一面３０ａに対して４方向からブラストしているため、図３（ａ）および図３（ｂ）に示されるように、第１、第２半導体チップ１０、２０では、ヒートシンクブロック５０（はんだ７２）から突出する部分、すなわち第１半導体チップ１０における接続パッド１１８、第２表面保護膜１２２、半導体基板の側面、第２半導体チップ２０における第２表面保護膜２１２の表面、半導体基板の側面も粗化処理される。
また、図５（ａ）〜（ｃ）とは別工程において、図５（ｄ）に示されるように第２ヒートシンク４０を用意し、図５（ｅ）に示されるように、第２ヒートシンク４０にはんだ７１を構成するはんだ７１ｂを配置する。その後、図５（ｆ）に示されるように、はんだ７１ｂをマスクとし、はんだ７１ｂと共に第２ヒートシンク４０をブラストして粗化処理する。
これによって、第２ヒートシンク４０の一面４０ａでは、はんだ７１ｂと接触するはんだ接触領域以外の部分が粗化された粗化領域となる。つまり、はんだ接触領域以外の部分が粗化処理されるため、第２ヒートシンク４０の一面４０ａのうちはんだ接触領域と粗化領域との間に、非粗化領域が形成されることを抑制することができる。また、はんだ７１ｂもブラストされるため、はんだ７１ｂの表面は凹凸形状とされている。
なお、図５（ｆ）の工程では、図５（ｃ）の工程と同様にウェットブラストを行うことが好ましい。また、この工程では、第１ヒートシンク３０に対するブラストと同様に、第２ヒートシンク４０の一面４０ａに対して４方向からブラストを行うことにより、第２ヒートシンク４０の側面も粗化処理している。以上説明した図５（ａ）〜（ｃ）に示す工程と、図５（ｄ）〜（ｆ）に示す工程とは、別工程にて行うため、いずれの工程から先に行ってもよい。
続いて、図５（ｇ）に示されるように、接続端子部３２および接続パッド１１８に対してワイヤボンディングを行い、接続端子部３２および接続パッド１１８をワイヤ８０を介して電気的に接続する。そして、ヒートシンクブロック５０上に配置されたはんだ７１ａと第２ヒートシンク４０に配置されたはんだ７１ｂとが接触するように、第２ヒートシンク４０を配置し、リフロー工程によってはんだ７１ａ、７１ｂからなるはんだ７１を介して第２ヒートシンク４０をヒートシンクブロック５０に接合する。
この場合、第２ヒートシンク４０に搭載されているはんだ７１ｂの表面は凹凸形状とされているため、はんだ７１ｂをヒートシンクブロック５０と直接接合しようとするとはんだ７１ｂにボイドが発生する可能性がある。このため、本実施形態では、ヒートシンクブロック５０にもはんだ７１ａを配置し、このはんだ７１ａとはんだ７１ｂとを接合することによりはんだ７１を構成して第２ヒートシンク４０とヒートシンクブロック５０との間に配置されるはんだ７１にボイドが発生することを抑制している。
その後、図５（ｈ）に示されるように、端子部３１、４１および接続端子部３２の一部がアウターリードとして露出すると共に、第１ヒートシンク３０の他面３０ｂおよび第２ヒートシンク４０の他面４０ｂが露出するように、第１、第２半導体チップ１０、２０、第１、第２ヒートシンク３０、４０、接続端子部３２、はんだ７０〜７２、およびワイヤ８０をモールド樹脂６０によって封止する。これにより、上記半導体装置が製造される。
以上説明したように、本実施形態では、第１ヒートシンク３０にはんだ７０、第１、第２半導体チップ１０、２０、はんだ７２、ヒートシンクブロック５０、はんだ７１ａを搭載した後、これらをマスクとし、これらと共に第１ヒートシンク３０をブラストして粗化処理している。このため、第１ヒートシンク３０の一面３０ａでは、はんだ７０と接触するはんだ接触領域以外の部分が粗化された粗化領域となる。したがって、第１ヒートシンク３０の一面３０ａにおいて、はんだ接触領域と粗化領域との間に非粗化領域が形成されることを抑制することができ、モールド樹脂６０が剥離することを抑制することができる。
また、第２ヒートシンク４０に対してもはんだ７１ｂを搭載した後、はんだ７１ｂをマスクとし、はんだ７１ｂと共に第２ヒートシンク４０をブラストして粗化処理している。このため、第２ヒートシンク４０の一面４０ａでは、はんだ７１ｂと接触するはんだ接触領域以外の部分が粗化された粗化領域となる。したがって、第２ヒートシンク４０の一面４０ａにおいて、はんだ接触領域と粗化領域との間に非粗化領域が形成されることを抑制することができ、モールド樹脂６０が剥離することを抑制することができる。
さらに、本実施形態では、ヒートシンクブロック５０上にはんだ７１ａを配置した状態で、第１ヒートシンク３０の粗化処理を行っている。このため、第２ヒートシンク４０をヒートシンクブロック５０に接合する際に、第２ヒートシンク４０とヒートシンクブロック５０との間に配置されるはんだ７１にボイドが発生することを抑制することができる。
さらに、第１、第２半導体チップ１０、２０のうち接続パッド１１８および第２表面保護膜１２２、２１２も粗化処理されるため、これらとモールド樹脂６０との密着力をアンカー効果によって向上させることができ、さらにモールド樹脂６０が剥離することを抑制することができる。
また、本実施形態では、第１、第２半導体チップ１０、２０の側面、第１ヒートシンク３０の側面もブラストしているため、これらとモールド樹脂６０との密着力も向上させることができる。
また、保護膜１２０は、素子構造の絶縁耐圧を保持する第１表面保護膜１２１上に第２表面保護膜１２２を配置して構成している。このため、粗化処理の際に第１表面保護膜１２１が粗化されることを防止することができ、保護膜１２０の絶縁破壊によって素子の耐圧が低下することを抑制することができる。
（第２実施形態）
本発明の第２実施形態について説明する。上記第１実施形態では、第１、第２半導体チップ１０、２０をマスクとし、第１、第２半導体チップ１０、２０と共に第１ヒートシンク３０を粗化する製造方法について説明した。しかしながら、この製造方法では、上記のように、第１半導体チップ１０のうちヒートシンクブロック５０からはみ出す接続パッド１１８の表面にも凹凸が形成されることになり、接続パッド１１８と接続端子部３２との間でワイヤボンディングを行った際に、電気的な接続不良が発生する可能性がある。
このため、本実施形態は、接続パッド１１８を被覆するマスクを配置した状態で第１ヒートシンク３０を粗化処理するようにしたものであり、その他に関しては上記第１実施形態と同様であるためここでは説明を省略する。図７は、本実施形態における半導体装置の製造工程の一部を示す断面図である。なお、図７（ａ）は図５（ｂ）における第１半導体チップ１０の拡大図に相当しており、図７（ｂ）は図５（ｃ）における第１半導体チップ１０の拡大図に相当している。また、図８は、図７（ａ）に示す第１半導体チップ１０の平面図である。
図７（ａ）および図８に示されるように、第１半導体チップ１０を用意する際には、例えば、ＳＵＳ等で構成され、保護膜１２０に形成された開口部１２０ａを閉塞することによって接続パッド１１８を被覆するマスク１３０が配置されたものを用意する。
そして、図７（ｂ）に示されるように、この状態でブラストを行うことにより、接続パッド１１８の表面が粗化されることを抑制しつつ、第１ヒートシンク３０の一面３０ａを粗化することができる。
このように、接続パッド１１８がマスク１３０で被覆された状態でブラストを行うことにより、接続パッド１１８の表面に凹凸が形成されることを抑制することができる。このため、上記第１実施形態と比較して、接続パッド１１８と接続端子部３２との電気的な接続を確実に行うことができ、電気的な接続不良が発生すること抑制することができる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、上記第１実施形態に対して、第１ヒートシンク３０の粗化処理を行った後に接続パッド１１８に導電性部材を追加するものであり、その他に関しては第１実施形態と同様であるためここでは説明を省略する。図９は、本実施系形態における半導体装置の製造工程の一部を示す断面図である。なお、図９（ａ）は図５（ｃ）における第１半導体チップ１０の拡大図に相当している。
図９（ａ）および上記のように、第１ヒートシンク３０のブラストを行った後は、接続パッド１１８は、表面に凹凸が形成されて粗化されている。このため、図９（ｂ）に示されるように、接続パッド１１８の表面に注入器１４０等によってエポキシ系の導電性接着剤等の導電性部材１４１を塗布して表面を平坦化する。
このように、接続パッド１１８に導電性部材１４１を配置して接続パッド１１８の表面を平坦化することにより、上記第１実施形態と比較して、接続パッド１１８と接続端子部３２との間でワイヤボンディングを行った際に、電気的な接続不良が発生することを抑制することができる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、上記第１実施形態に対して、接続パッド１１８とワイヤ８０との接合を変更したものであり、その他に関しては上記第１実施形態と同様であるため、ここでは説明を省略する。図１０は、本実施系形態における半導体装置の製造工程の一部を示す断面図である。なお、図１０（ａ）は図５（ｃ）における第１半導体チップ１０の拡大図に相当している。
図１０（ａ）および上記のように、第１ヒートシンク３０のブラストを行った後は、接続パッド１１８は、表面に凹凸が形成されて粗化されている。このため、図１０（ｂ）に示されるように、接続パッド１１８の表面に注入器１４０によってはんだ１４２を配置し、はんだ１４２とワイヤ８０とをはんだ接合することによって接続パッド１１８とワイヤ８０とを電気的に接続する。なお、本実施形態では、ワイヤ８０が本発明の接続部材に相当している。
このように、はんだ１４２とワイヤ８０とをはんだ接合することによって接続パッド１１８とワイヤ８０とを電気的に接続することにより、上記第１実施形態と比較して、接続パッド１１８とワイヤ８０との電気的な接続を確実に行うことができ、電気的な接続不良が発生すること抑制することができる。
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、上記第１実施形態に対して、第１、第２ヒートシンク３０、４０およびヒートシンクブロック５０の形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図１１は、本実施形態における半導体装置の製造工程を示す断面図である。
図１１（ａ）に示されるように、本実施形態では、第１ヒートシンク３０として、一面３０ａより他面３０ｂの面積が大きくなるテーパ形状とされているものを用意する。そして、この第１ヒートシンク３０の一面３０ａに、はんだ７０、第１、第２半導体チップ１０、２０、はんだ７２、ヒートシンクブロック５０、はんだ７１ａを順に搭載する。なお、ヒートシンクブロック５０もはんだ７２と接触する面積がはんだ７１ａと接触する面積より大きくなるテーパ形状とされている。
その後、第１ヒートシンク３０の一面３０ａに対して垂直方向からブラストする。この場合、第１ヒートシンク３０は、一面３０ａより他面３０ｂの面積が大きくなるテーパ形状とされているため、側面も同時に粗化することができる。同様に、ヒートシンクブロック５０の側面も同時に粗化することができる。
また、図１１（ａ）とは別工程において、図１１（ｂ）に示されるように、第２ヒートシンク４０として、一面４０ａより他面４０ｂの面積が大きくなるテーパ形状とされているものを用意する。その後、一面４０ａにはんだ７１ｂを搭載し、一面４０ａに対して垂直方向からブラストする。この場合も、第２ヒートシンク４０は、一面４０ａより他面４０ｂの面積が大きくなるテーパ形状とされているため、側面も同時に粗化することができる。
その後、図１１（ｃ）に示されるように、上記図５（ｇ）および（ｈ）と同様の工程を行うことにより、半導体装置が製造される。
これによれば、第１、第２ヒートシンク３０、４０の一面３０ａ、４０ａに対して垂直方向からブラストを行うのみで側面も粗化することができるため、製造工程を簡略化することができる。
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第１実施形態に対して、第２ヒートシンク４０およびヒートシンクブロック５０を備えない構成としたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図１２（ａ）は本実施形態における半導体装置の断面図、図１２（ｂ）は図１２（ａ）に示す第１半導体チップ１０の断面図である。なお、図１２（ａ）は図１に示すＢ−Ｂ断面に相当しており、図１２（ａ）には示されていないが第１ヒートシンク３０には第２半導体チップ２０も搭載されている。
図１２に示されるように、本実施形態の半導体装置は、第１ヒートシンク３０にはんだ７０を介して第１、第２半導体チップ１０、２０が搭載されており、第１ヒートシンク３０の他面３０ｂが露出するように、第１、第２半導体チップ１０、２０、第１ヒートシンク３０、はんだ７０がモールド樹脂６０にて封止されている。
また、第１半導体チップ１０上にはヒートシンクブロックが配置されないため、図３（ｂ）に示す接続電極１１１は配置されていない。また、接続電極１１１と同じ工程で形成される接続パッド１１８も形成されていない。すなわち、本実施形態では、エミッタ電極１１０のみによって本発明の表面電極１１２が構成されており、ゲートパッド１１７のみによって本発明のパッド部１１９が構成されている。そして、エミッタ電極１１０およびアノード電極２０２は、接続端子部３２の一つと図示しないワイヤによって結線されて電気的に接続されている。
また、このような半導体装置では、第１、第２半導体チップ１０、２０上にはヒートシンクブロック５０が配置されないため、第１、第２半導体チップ１０、２０は表面が全てブラストされる。そして、エミッタ電極１１０およびアノード電極２０２は、表面が凹凸形状とされて粗化されている。
なお、エミッタ電極１１０に形成されている凹部の底面は当該エミッタ電極１１０内に位置し、アノード電極２０２に形成されている凹部の底面は当該アノード電極２０２内に位置している。すなわち、エミッタ電極１１０およびアノード電極２０２はブラストされても貫通しない厚さとされており、上記第１実施形態より膜厚が厚くされている。
このように、第２ヒートシンク４０やヒートシンクブロック５０を備えない半導体装置においても本発明は適用することができる。
なお、本実施形態においても、上記各実施形態のように、接続電極１１１、２０３を配置してもよい。図１３は、本実施形態における変形例の第１半導体チップ１０の断面図である。図１３に示されるように、エミッタ電極１１０上に接続電極１１１を配置し、第１ヒートシンク３０の一面３０ａを粗化処理する際に、エミッタ電極１１０が粗化処理されることを防止するようにしてもよい。同様に、特に図示しないが、アノード電極２０２上に接続電極２０３を配置し、第１ヒートシンク３０の一面３０ａを粗化処理する際に、アノード電極２０２が粗化処理されることを防止するようにしてもよい。すなわち、接続電極１１１、２０３をエミッタ電極１１０およびアノード電極２０２を保護する保護電極として機能させるようにしてもよい。このように接続電極１１１、２０３を配置する場合には、接続電極１１１、２０３上にはんだが配置されないため、表面に金メッキが配置されていなくてもよく、接続電極１１１、２０３をニッケルメッキ膜のみで構成することもできる。
また、特に図示しないが、ゲートパッド１１７上に接続パッド１１８を配置し、ゲートパッド１１７が粗化処理されることを防止するようにしてもよい。すなわち接続パッド１１８をゲートパッド１１７を保護する保護パッドとして機能させるようにしてもよい。
また、本実施形態においても、上記第２実施形態のように、ゲートパッド１１７を被覆するマスク１３０を配置してゲートパッド１１７が粗化されることを防止してもよい。さらに、エミッタ電極１１０およびアノード電極２０２を被覆するマスクを配置してエミッタ電極１１０およびアノード電極２０２が粗化されることを防止してもよい。そして、上記第３実施形態のように、第１ヒートシンク３０を粗化処理した後、エミッタ電極１１０、ゲートパッド１１７、アノード電極２０２上にエポキシ系の導電性接着剤等の導電性部材を配置して表面を平坦化してもよい。さらに、上記第４実施形態のように、第１ヒートシンク３０を粗化処理した後、エミッタ電極１１０、ゲートパッド１１７、アノード電極２０２にワイヤ８０をはんだ接合してもよい。
（他の実施形態）
（１）上記各実施形態では、第１〜第３導電性部材としてはんだ７０、７１、７２を用いた例について説明したが、例えば、第１〜第３導電性部材として銀ペーストや導電性接着剤等を用いることもできる。
また、上記各実施形態では、ブラストによって粗化工程を行う例について説明したが、例えば、レーザ等によって粗化工程を行うようにしてもよい。
さらに、上記各実施形態では、第１ヒートシンク３０に、はんだ７０、第１、第２半導体チップ１０、２０、はんだ７２、ヒートシンクブロック５０、はんだ７１ａを搭載した状態で第１ヒートシンク３０の粗化処理を行う例について説明したが、次のようにすることもできる。すなわち、例えば、第１ヒートシンク３０にはんだ７０、第１半導体チップ１０を搭載し、第２ヒートシンク４０にはんだ７１、ヒートシンクブロック５０、はんだ７２を搭載する。そして、この状態で第１、第２ヒートシンク３０、４０を粗化処理するようにしてもよい。
また、上記第１〜第５実施形態では、保護膜１２０、２１０を第１表面保護膜１２１、２１１上に絶縁フィルムで構成される第２表面保護膜１２２、２１２を貼り付けて構成されるものとし、第１ヒートシンク３０の一面３０ａを粗化処理した際に第１表面保護膜１２１、２１１が粗化処理されることを防止するものについて説明したが、次のようにすることもできる。
すなわち、第２表面保護膜１２２、２１２を備えていない状態で第１、第２半導体チップ１０、２０を第１ヒートシンク３０に搭載し、この状態で第１ヒートシンク３０の一面３０ａを粗化する。その後、第１表面保護膜１２１、２１１上にディスペンサー、インクジェット等の注入器によって第２表面保護膜１２２、２１２を配置して保護膜１２０、２１０を構成し、保護膜１２０、２１０の膜厚を第１ヒートシンク３０を粗化処理する前の第１表面保護膜１２１、２１１以上の厚さにする。このように、第１ヒートシンク３０を粗化処理した後に保護膜１２０、２１０の膜厚を確保して素子構造の絶縁耐圧を保持するようにしてもよい。
（２）上記各実施形態では、第１、第２ヒートシンク３０、４０の他面３０ｂ、４０ｂがそれぞれモールド樹脂６０から露出する半導体装置について説明したが、例えば、次のような半導体装置とされていてもよい。図１４は、他の実施形態における半導体装置の断面図であり、図１中のＡ−Ａ断面に相当するものである。
図１４（ａ）に示されるように、第１ヒートシンク３０の他面３０ｂがモールド樹脂６０から露出すると共に第２ヒートシンク４０の他面４０ｂがモールド樹脂６０に封止される半導体装置とすることができる。また、図１４（ｂ）に示されるように、第１ヒートシンク３０の他面３０ｂがモールド樹脂６０に封止されると共に第２ヒートシンク４０の他面４０ｂがモールド樹脂６０から露出する半導体装置とすることができる。さらに、図１４（ｃ）に示されるように、第１、第２ヒートシンク３０、４０の他面がモールド樹脂６０に封止される半導体装置とすることができる。
なお、図１４に示す半導体装置において、第１、第２ヒートシンク３０、４０の他面３０ｂ、４０ｂがモールド樹脂６０に封止される場合には、当該他面３０ｂ、４０ｂも粗化されていることが好ましい。
さらに、上記各実施形態において、次の半導体装置とすることもできる。図１５、図１６は、他の実施形態における半導体装置の断面図である。
図１５に示されるように、上記第６実施形態において、他面３０ｂがモールド樹脂６０に封止されている半導体装置とすることができる。また、図１６に示されるように、第２ヒートシンク３０とヒートシンクブロック５０とが一体化されている半導体装置とすることもできる。
１０ 第１半導体チップ
２０ 第２半導体チップ
３０ 第１ヒートシンク
４０ 第２ヒートシンク
５０ ヒートシンクブロック
６０ モールド樹脂
７０〜７２ はんだ
８０ ワイヤ

Claims (20)

  1. 一面（３０ａ）を有する第１ヒートシンク（３０）を用意する工程と、
    前記第１ヒートシンク（３０）に搭載される半導体チップ（１０、２０）を用意する工程と、
    前記第１ヒートシンク（３０）に第１導電性部材（７０）を介して前記半導体チップ（１０、２０）を搭載する搭載工程と、
    前記搭載工程の後、前記半導体チップ（１０、２０）をマスクとして、前記半導体チップ（１０、２０）および前記第１ヒートシンク（３０）の一面（３０ａ）を粗化する第１粗化処理工程と、
    前記半導体チップ（１０、２０）および前記第１導電性部材（７０）と、前記第１ヒートシンク（３０）の少なくとも一部をモールド樹脂（６０）で封止する工程と、を行うことを特徴とする半導体装置の製造方法。
  2. 前記半導体チップ（１０）を用意する工程では、半導体基板を用いて構成され、素子構造が形成される共に前記半導体基板の表面側に前記素子構造の一部と電気的に接続された表面電極（１１２）が形成されたセル領域と、前記セル領域の外周に設けられ、前記半導体基板の表面側に保護膜（１２０）が形成されると共に、前記素子構造のうち前記表面電極（１１２）と電気的に接続された部分と異なる一部と電気的に接続され、前記保護膜（１２０）に形成された開口部（１２０ａ）から露出するパッド部（１１９）を備えた外周領域と、を有するものを用意することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記半導体チップ（１０）を用意する工程では、前記表面電極（１１２）が金属膜の積層構造とされているものを用意することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記半導体チップ（１０）を用意する工程では、前記金属膜のうちの少なくとも一部がニッケルで構成されているものを用意することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記半導体チップ（１０）を用意する工程では、前記パッド部（１１９）が金属膜の積層構造とされているものを用意することを特徴とする請求項２ないし４のいずれか１つに記載の半導体装置の製造方法。
  6. 前記半導体チップ（１０）を挟んで前記第１ヒートシンク（３０）と反対側に配置される第２ヒートシンク（４０）を用意する工程と、
    前記第２ヒートシンク（４０）に第２導電性部材（７１）を配置する配置工程と、
    前記配置工程の後、前記第２導電性部材（７１）をマスクとして、前記第２導電性部材（７１）および前記第２ヒートシンク（４０）の一面（４０ａ）を粗化する第２粗化処理工程と、を行い、
    前記封止工程の前に、前記第２導電性部材（７１）を介して前記半導体チップ（１０）と前記第２ヒートシンク（４０）とを接続する接続工程を行い、
    前記封止工程では、前記第２ヒートシンク（４０）の少なくとも一部を前記モールド樹脂（６０）で封止することを特徴とする請求項２ないし５のいずれか１つに記載の半導体装置の製造方法。
  7. 前記搭載工程では、前記半導体チップ（１０）の前記表面電極（１１２）に第３導電性部材（７２）を介して導体部材（５０）を搭載し、
    前記第１粗化処理工程では、前記半導体チップ（１０）および前記導体部材（５０）をマスクとして、前記半導体チップ（１０）のうち前記導体部材（５０）から突出する部分および前記第１ヒートシンク（３０）の一面（３０ａ）を粗化し、
    前記接続工程では、前記導体部材（５０）および前記第２導電性部材（７１）を介して前記半導体チップ（１０）と前記第２ヒートシンク（４０）とを接続することを特徴とする請求項３に記載の半導体装置の製造方法。
  8. 前記搭載工程では、前記導体部材（５０）上にはんだ（７１ａ）を配置し、
    前記配置工程では、前記第２導電性部材（７１）としてはんだ（７１ｂ）を配置し、
    前記接続工程では、前記導体部材（５０）上に配置されたはんだ（７１ａ）と前記第２ヒートシンク（４０）の一面（４０ａ）に配置されたはんだ（７１ｂ）とを接合することによって、前記半導体チップ（１０）と前記第２ヒートシンク（４０）とを接続することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第１粗化処理工程では、前記半導体チップ（１０）に前記パッド部（１１９）を被覆するマスク（１３０）が配置された状態で行うことを特徴とする請求項２ないし８のいずれか１つに記載の半導体装置の製造方法。
  10. 前記第１粗化処理工程の後であって前記封止工程の前に、前記パッド部（１１９）に導電性部材（１４１）を配置して当該パッド部（１１９）の表面を平坦化することを特徴とする請求項２ないし８のいずれか１つに記載の半導体装置の製造方法。
  11. 前記第１粗化処理工程の後であって前記封止工程の前に、前記パッド部（１１９）に接続部材（８０）をはんだ接合することを特徴とする請求項２ないし８のいずれか１つに記載の半導体装置の製造方法。
  12. 前記半導体チップ（１０）を用意する工程では、前記保護膜（１２０）として、前記素子構造の耐圧を保持する第１表面保護膜（１２１）上に第２表面保護膜（１２２）が積層されたものを用意することを特徴とする請求項２ないし１１のいずれか１つに記載の半導体装置の製造方法。
  13. 前記半導体チップ（１０）を用意する工程では、前記第１表面保護膜（１２１）上に絶縁フィルムで構成される前記第２表面保護膜（１２２）を貼り付けたものを用意することを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記半導体チップ（１０）を用意する工程では、前記保護膜（１２０）を構成すると共に前記素子構造の耐圧を保持する第１表面保護膜（１２１）が形成されたものを用意し、
    前記第１粗化処理工程または前記接続工程の後に、前記第１表面保護膜（１２１）上に第２表面保護膜（１２２）を配置して前記保護膜（１２０）を構成し、前記保護膜（１２０）の膜厚を前記第１粗化処理工程の前の前記第１表面保護膜（１２１）の膜厚より厚くすることを特徴とする請求項２ないし１１のいずれか１つに記載の半導体装置の製造方法。
  15. 第１ヒートシンク（３０）を用意する工程では、前記一面（３０ａ）の面積が前記一面（３０ａ）と反対側の他面（３０ｂ）の面積より小さくされたテーパ形状とされているものを用意することを特徴とする請求項１ないし１４のいずれか１つに記載の半導体装置の製造方法。
  16. 半導体チップ（１０、２０）と、
    一面（３０ａ）を有すると共に前記一面（３０ａ）に第１導電性部材（７０）を介して前記半導体チップ（１０、２０）が搭載される第１ヒートシンク（３０）と、
    前記第１ヒートシンク（３０）の少なくとも一部および前記半導体チップ（１０、２０）を封止するモールド樹脂（６０）と、を有し、
    前記半導体チップ（１０、２０）の少なくとも一部が粗化されていると共に、前記第１ヒートシンク（３０）の一面（３０ａ）のうち前記第１導電性部材（７０）と接触する導電性部材接触領域以外の部分が粗化されていることを特徴とする半導体装置。
  17. 前記半導体チップ（１０）は、半導体基板を用いて構成され、素子構造が形成される共に前記半導体基板の表面側に前記素子構造の一部と電気的に接続された表面電極（１１２）が形成されたセル領域と、前記セル領域の外周に設けられ、前記半導体基板の表面側に保護膜（１２０）が形成されると共に、前記素子構造のうち前記表面電極（１１２）と電気的に接続された部分と異なる一部と電気的に接続され、前記保護膜（１２０）に形成された開口部（１２０ａ）から露出するパッド部（１１９）を備えた外周領域と、を有し、
    前記表面電極（１１２）は、表面が凹凸形状とされていると共に凹部の底面が当該表面電極（１１２）内に位置しており、
    前記保護膜（１２０）は、表面が凹凸形状とされていると共に凹部の底面が当該保護膜（１２０）内に位置し、
    前記パッド部（１１９）は、表面が凹凸形状とされていると共に凹部の底面が当該パッド部（１１９）内に位置していることを特徴とする請求項１６に記載の半導体装置。
  18. 前記半導体チップ（１０）を挟んで前記第１ヒートシンク（３０）と反対側に配置される第２ヒートシンク（４０）を備え、前記第２ヒートシンク（４０）の一面（４０ａ）が第２導電性部材（７１）を介して前記半導体チップ（１０）と接続されており、
    前記第２ヒートシンク（４０）は、前記一面（４０ａ）のうち前記第２導電性部材（７１）と接触する導電性部材接触領域以外の部分が粗化されていると共に、前記モールド樹脂（６０）に少なくとも一部が封止されていることを特徴とする請求項１６に記載の半導体装置。
  19. 前記半導体チップ（１０）は、半導体基板を用いて構成され、素子構造が形成される共に前記半導体基板の表面側に前記素子構造の一部と電気的に接続された表面電極（１１２）が形成されたセル領域と、前記セル領域の外周に設けられ、前記半導体基板の表面側に保護膜（１２０）が形成されると共に、前記素子構造のうち前記表面電極（１１２）と電気的に接続された部分と異なる一部と電気的に接続され、前記保護膜（１２０）に形成された開口部（１２０ａ）から露出するパッド部（１１９）を備えた外周領域と、を有し、
    前記保護膜（１２０）は、表面が凹凸形状とされていると共に凹部の底面が当該保護膜（１２０）内に位置し、
    前記パッド部（１１９）は、表面が凹凸形状とされていると共に凹部の底面が当該パッド部（１１９）内に位置していることを特徴とする請求項１８に記載の半導体装置。
  20. 前記半導体チップ（１０）と前記第２ヒートシンク（４０）との間に導体部材（５０）が備えられていることを特徴とする請求項１８または１９に記載の半導体装置。
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