JP6330640B2

JP6330640B2 - 半導体装置の製造方法

Info

Publication number: JP6330640B2
Application number: JP2014248871A
Authority: JP
Inventors: 大輔村田; 和郎舟橋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2014-12-09
Filing date: 2014-12-09
Publication date: 2018-05-30
Anticipated expiration: 2034-12-09
Also published as: JP2016111255A

Description

本発明は、自動車や電車等のモータを制御するインバータ、発電、回生用コンバータ等に適用される半導体装置の製造方法に関する。

はんだ付けを減圧リフローで実施する場合、ベース板上に位置決め治具を載せ、位置決め治具の開口内においてベース板上にはんだと半導体素子を順に載せる。リフロー時にはんだ中のボイドが抜けると同時にはんだが飛散する。なお、ベース板上において治具で覆われた部分には飛散したはんだが付着しない（例えば、特許文献１（段落００３６、図４）参照）。

特開２０１０−２７２６５０号公報

従来の治具の開口の内側面は垂直平面であるため、リフロー時に飛散したはんだが治具の開口の内側面で跳ね返って半導体素子の上面に到達する。これにより、はんだが半導体素子の上面電極に付着するか又はワイヤボンダーのツールに干渉する位置に付着して、上面電極にワイヤをボンディングできず不良となるケースが多発していた。この結果、生産性が低下するという問題があった。

本発明は、上述のような課題を解決するためになされたもので、その目的はリフロー時に飛散したはんだが半導体素子の上面に付着するのを防いで生産性を向上させることができる半導体装置の製造方法を得るものである。

本発明に係る半導体装置の製造方法は、開口と前記開口の内側面に設けられた突起とを有する位置決め治具をベース板上に載せる工程と、前記開口内においてはんだを前記ベース板上に載せる工程と、前記開口内において、上面及び下面にそれぞれ上面電極及び下面電極を有する半導体素子を前記はんだ上に載せる工程と、前記半導体素子のサイドに前記突起を配置させた状態でリフローを実施して前記半導体素子の前記下面電極を前記はんだにより前記ベース板に接合し、前記リフロー時に飛散した前記はんだを前記突起でせき止める工程とを備え、前記突起の上部はテーパー形状になっていることを特徴とする。

本発明では位置決め治具の開口の内側面に設けられた突起により、リフロー時に飛散したはんだをせき止める。これにより、リフロー時に飛散したはんだが半導体素子の上面に付着するのを防いで生産性を向上させることができる。

本発明の実施の形態１に係る半導体装置を示す回路図である。本発明の実施の形態１に係る半導体装置の内部を示す透視上面図である。図２のＩ−ＩＩに沿った断面図である。図３の一部を拡大した断面図である。本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。本発明の実施の形態１に係る半導体装置の製造方法のフローチャートである。本発明の実施の形態２に係る半導体装置の製造方法を示す断面図である。本発明の実施の形態２に係る半導体装置の製造方法を示す上面図である。本発明の実施の形態３に係る半導体装置の製造方法を示す断面図である。本発明の実施の形態４に係る半導体装置の製造方法を示す断面図である。本発明の実施の形態５に係る半導体装置の製造方法を示す断面図である。本発明の実施の形態６に係る半導体装置の製造方法を示す断面図である。本発明の実施の形態６に係る半導体装置の製造方法のフローチャートである。本発明の実施の形態７に係る半導体装置の製造方法を示す断面図である。本発明の実施の形態８に係る半導体装置の製造方法を示す断面図である。

本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す回路図である。トランジスタ素子１ａ〜１ｆとダイオード２ａ〜２ｆの６つのペアが三相ハーフブリッジ回路を構成する。Ｕ、Ｖ、Ｗ端子を介して電源からの電力を負荷に供給する。トランジスタ素子１ａ〜１ｆは、電源から供給される電流を必要な時間だけ導通する絶縁ゲート型バイポーラトランジスタ（IGBT: Insulated Gate Bipolar Transistor）である。ダイオード２ａ〜２ｆは、トランジスタ素子１ａ〜１ｆが導通状態から遮断状態になる際に電流を還流させるフリーホイールダイオード（Free Wheel Diode）である。

図２は、本発明の実施の形態１に係る半導体装置の内部を示す透視上面図である。図３は図２のＩ−ＩＩに沿った断面図である。

ベース板３ａとベース板３ｂ〜３ｄが左右に離間して配置されている。ベース板３ｂ〜３ｄは互いに分離している。トランジスタ素子１ａ〜１ｃ及びダイオード２ａ〜２ｃがベース板３ａ上に実装され、それらの下面はベース板３ａにはんだ４ａで接合されている。トランジスタ素子１ｄ〜１ｆ及びダイオード２ｄ〜２ｆがベース板３ｂ〜３ｄ上にそれぞれ実装され、それらの下面はベース板３ｂ〜３ｄにそれぞれはんだ４ｂで個別に接合されている。

互いに分離した配線部材５ａ〜５ｃがトランジスタ素子１ａ〜１ｃ及びダイオード２ａ〜２ｃの上面にそれぞれはんだ４ｃで個別に接合されている。配線部材５ｄがトランジスタ素子１ｄ〜１ｆ及びダイオード２ｄ〜２ｆの上面にはんだ４ｄで共通に接合されている。配線部材５ａ〜５ｃはベース板３ｂ〜３ｄの上面の周縁部にそれぞれ接合されている。配線部材５ｅがベース板３ａの上面の周縁部に接合されている。

信号配線６ａ〜６ｆはトランジスタ素子１ａ〜１ｆの制御端子にそれぞれワイヤ７により接続されている。絶縁基板一体型フィン８がベース板３ａ〜３ｄの下面に設けられている。トランジスタ素子１ａ〜１ｃ及びダイオード２ａ〜２ｃを囲うようにケース９が配置されている。ケース９内において、ベース板３ａ〜３ｄ、トランジスタ素子１ａ〜１ｆ、ダイオード２ａ〜２ｆ、配線部材５ａ〜５ｅの一部、信号配線６ａ〜６ｆの一部、及び絶縁基板一体型フィン８の上面はポッティング樹脂１０により覆われている。

図４は図３の一部を拡大した断面図である。絶縁基板一体型フィン８として、Ａｌ製の放熱フィン８ａ、ＡｌＮ層８ｂ、Ａｌ層８ｃ及びＡｌＮ層８ｄが順に積層されている。Ａｌ製のベース板３ａはＡｌＮ層８ｄ上に設けられ、絶縁性のＡｌＮ層８ｄにより他のベース板及び放熱フィン８ａ等から絶縁されている。放熱フィン８ａのフィン部分の厚みは８ｍｍ、放熱フィン８ａの平板部分の厚みは０．９ｍｍ、ＡｌＮ層８ｂの厚みは０．６３５ｍｍ、Ａｌ層８ｃの厚みは１．１３ｍｍ、ＡｌＮ層８ｄの厚みは０．６３５ｍｍ、ベース板３ａの厚みは０．６ｍｍである。

トランジスタ素子１ａの上面にゲート電極１１ａ（制御端子）とエミッタ電極１１ｂが形成され、下面にコレクタ電極１１ｃが形成されている。ゲート電極１１ａ、エミッタ電極１１ｂ及びコレクタ電極１１ｃはシリコン基板にめっき及びスパッタで形成されたものである。

コレクタ電極１１ｃははんだ４ａによりベース板３ａに接合されている。エミッタ電極１１ｂははんだ４ｃにより配線部材５ａに接合されている。はんだ４ａ，４ｃは、錫−鉛はんだ、鉛フリーはんだ等であり、フラックス入りでもよいし、フラックスレスはんだでもよい。ゲート電極１１ａにワイヤ７がボンディングされている。なお、ここではトランジスタ素子１ａの構成について説明したが、他のトランジスタ素子の構成も同様である。

図５は、本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。図６は、本発明の実施の形態１に係る半導体装置の製造方法のフローチャートである。

まず、位置決め治具１２をベース板３ａ上に載せる（ステップＳ１）。位置決め治具１２には上面から下面まで貫通した開口１３が設けられている。開口１３の内側面に突起１４が設けられている。位置決め治具１２及び突起１４の材料はカーボン、アルミ等である。突起１４の断面は長方形である。なお、はんだとの濡れ性を向上させるため、ベース板３ａのはんだ接合部にニッケルなどのメッキ層を形成してもよい。ただし、ベース板３ａの材質がはんだとの濡れ性が高い物質の場合にはメッキ層は不要である。

次に、開口１３内において、はんだ４ａをベース板３ａ上に載せる（ステップＳ２）。はんだ４ａは板はんだである。そのはんだ４ａ上にトランジスタ素子１ａを載せる（ステップＳ３）。トランジスタ素子１ａの薄チップ化によるはんだ４ａへの応力低下のため、はんだ４ａの膜厚は１００μｍ以上とする。ただし、はんだ４ａを厚くするほどはんだ４ａの飛散が生じやすくなる。

次に、トランジスタ素子１ａのサイドに突起１４を配置させた状態で減圧リフローを実施してトランジスタ素子１ａのコレクタ電極１１ｃをはんだ４ａによりベース板３ａに接合する（ステップＳ４）。減圧リフローの温度は例えば２６０℃、気圧は５０Ｐａである。リフロー時に飛散したはんだ４ａは突起１４の下面跳ね返るか又は突起１４の下面に付着してせき止められ、トランジスタ素子１ａの上面まで到達しない。リフロー後にゲート電極１１ａにワイヤ７をボンディングする。その後、樹脂封止等の一般的な製造工程を実施する。

上述のように、本実施の形態では、位置決め治具１２の開口１３の内側面に設けられた突起１４により、リフロー時に飛散したはんだ４ａをせき止める。これにより、リフロー時に飛散したはんだ４ａがトランジスタ素子１ａの上面に付着するのを防ぐことができる。従って、リフロー後にゲート電極１１ａにワイヤ７を良好にボンディングすることができるため、生産性を向上させることができる。

また、突起１４を有する位置決め治具１２をベース板３ａ上に載せるだけでよいので、トランジスタ素子１ａの上面へのはんだ４ａの付着を防止するために位置決め治具１２とは別個の治具や製造工程を追加する必要が無い。従って、製造コストの増加や製造工程の遅延は生じない。

ここで、突起１４の下面がトランジスタ素子１ａの上面より高いと、突起１４の下面で跳ね返ったはんだ４ａがトランジスタ素子１ａの上面に付着してしまう。また、突起１４の下面がはんだ４ａの上面より低いと、はんだ４ａを突起１４でせき止めることができない。さらに、飛散したはんだ４ａを留めておく突起１４より下方の空間が減少してしまう。従って、リフロー時において突起１４の下面をトランジスタ素子１ａの上面とはんだ４ａの上面の間の高さに配置する。

また、突起１４とトランジスタ素子１ａが離れ過ぎているとリフロー時に飛散したはんだ４ａを突起１４でせき止めることができない。そこで、突起１４とトランジスタ素子１ａの側面との間隔ｄ１を０．２５ｍｍ以下にする。例えば間隔ｄ１を０．１ｍｍ〜０．２５ｍｍにする。突起１４とトランジスタ素子１ａの側面が一部接触していてもよい。

なお、トランジスタ素子１ａのベース板３ａ上への実装方法を説明したが、他のトランジスタ素子のベース板上への実装方法も同様である。また、実際には、複数の開口を有する位置決め治具１２を用いて、トランジスタ素子１ａ〜１ｆとダイオード２ａ〜２ｆを同時にベース板３ａ〜３ｄ上に実装する。

実施の形態２．
図７は、本発明の実施の形態２に係る半導体装置の製造方法を示す断面図である。図８は、本発明の実施の形態２に係る半導体装置の製造方法を示す上面図である。突起１４より下側において開口１３の内側面に孔１５が設けられている。孔１５は位置決め治具１２の壁を貫通する貫通孔である。飛散したはんだ４ａが孔１５を通って位置決め治具１２の外側に排出される。ただし、孔１５は貫通孔に限らず、位置決め治具１２の壁の途中まで設けられたものでもよい。何れの場合でも、リフロー時に飛散したはんだ４ａを孔１５に逃がすことにより、トランジスタ素子１ａの上面にはんだ４ａが付着するのを更に確実に防ぐことができる。なお、孔１５が貫通孔の場合には、図８に示すように位置決め治具１２の隣接する２つの開口１３の間の壁には孔１５が設けられていない。その他の構成及び効果は実施の形態１と同様である。

実施の形態３．
図９は、本発明の実施の形態３に係る半導体装置の製造方法を示す断面図である。開口１３は、突起１４より上側において第１の開口径ｗ１を有し、突起１４より下側において第２の開口径ｗ２を有する。第２の開口径ｗ２を第１の開口径ｗ１よりも大きくすることで、突起１４より下方の空間が増加し、飛散したはんだ４ａがベース板３ａ上に留まりやすくなる。このため、トランジスタ素子１ａの上面にはんだ４ａが付着するのを更に確実に防ぐことができる。その他の構成及び効果は実施の形態１と同様である。

なお、第１の開口径ｗ１が大き過ぎると位置決め治具１２による位置決め精度が低下する。一方、第１の開口径ｗ１が小さ過ぎると開口１３内にトランジスタ素子１ａを配置するのが困難になる。また、第２の開口径ｗ２が大きいほど突起１４より下方の空間が増加するが、位置決め治具１２の壁が薄くなり強度が落ちる。これらを考慮して適切な範囲で第１及び第２の開口径ｗ１，ｗ２を設定する。

実施の形態４．
図１０は、本発明の実施の形態４に係る半導体装置の製造方法を示す断面図である。突起１４は、開口１３の内側面に接合された第１の部材１４ａと、第１の部材１４ａよりも開口１３の中央寄りに配置された第２の部材１４ｂとを有する。第１の部材１４ａの下面は第２の部材１４ｂの下面よりも高さが高い。このため、突起１４の断面が鉤状となり、第２の部材１４ｂと開口１３の内側面との間に空間１６が存在する。リフロー時において第２の部材１４ｂの下面をトランジスタ素子１ａの上面とはんだ４ａの間の高さに配置することで、飛散したはんだ４ａをせき止めことができる。なお、第１の部材１４ａの下面の高さはトランジスタ素子１ａの上面より高くてもよい。

また、リフロー時に飛散したはんだ４ａを空間１６に逃がすことにより、トランジスタ素子１ａの上面にはんだ４ａが付着するのを更に確実に防ぐことができる。その他の構成及び効果は実施の形態１と同様である。なお、本実施の形態の突起１４の形状を実施の形態２又は３に係る位置決め治具１２に組み合わせてもよい。

実施の形態５．
図１１は、本発明の実施の形態５に係る半導体装置の製造方法を示す断面図である。突起１４の上部がテーパー形状であり、開口１３の開口径が上方に向かうほど広がる。このため、開口１３内にトランジスタ素子１ａ及びはんだ４ａを配置するのが容易になる。その他の構成及び効果は実施の形態１と同様である。なお、本実施の形態のテーパー形状を実施の形態２〜４に係る位置決め治具１２に組み合わせてもよい。

実施の形態６．
図１２は、本発明の実施の形態６に係る半導体装置の製造方法を示す断面図である。図１３は、本発明の実施の形態６に係る半導体装置の製造方法のフローチャートである。なお、半導体装置の全体構成は実施の形態１と同様である。

まず、開口１３を有する位置決め治具１２をベース板３ａ上に載せる（ステップＳ１１）。なお、実施の形態１とは異なり、位置決め治具１２の開口１３の内側面に突起１４は設けられておらず、内側面は垂直平面である。

次に、開口１３内においてはんだ４ａをベース板３ａ上に載せる（ステップＳ１２）。次に、開口１３内においてトランジスタ素子１ａをはんだ４ａ上に載せる（ステップＳ１３）。トランジスタ素子１ａの平面形状は一辺が１０ｍｍ〜１５ｍｍの四角形である。

次に、カバー治具１７を位置決め治具１２及びトランジスタ素子１ａ上に被せる（ステップＳ１４）。ここで、カバー治具１７は下面に突起１８を有し、この突起１８を開口１３内に配置させる。カバー治具１７及び突起１８の材料はカーボン、アルミ等である。突起１８の厚みは１ｍｍ〜２ｍｍ、断面は長方形である。

次に、トランジスタ素子１ａの上面に突起１８の下面を対向させた状態でリフローを実施してトランジスタ素子１ａのコレクタ電極１１ｃをはんだ４ａによりベース板３ａに接合する（ステップＳ１５）。リフロー時に飛散したはんだ４ａは突起１８の側面で跳ね返るか又は突起１８の側面に付着してせき止められ、トランジスタ素子１ａの上面まで到達しない。リフロー後にゲート電極１１ａにワイヤ７をボンディングする。その後、樹脂封止等の一般的な製造工程を実施する。

上述のように、本実施の形態では、カバー治具１７の下面に設けられた突起１８により、リフロー時に飛散したはんだ４ａをせき止める。これにより、リフロー時に飛散したはんだ４ａがトランジスタ素子１ａの上面に付着するのを防ぐことができる。従って、リフロー後にゲート電極１１ａにワイヤ７を良好にボンディングすることができるため、生産性を向上させることができる。

また、リフロー時においてトランジスタ素子１ａの上面（トランジスタ素子１ａの基板の上面ではなく、ゲート電極１１ａ及びエミッタ電極１１ｂの上面）と突起１８は離間している。これにより、突起１８が接触してトランジスタ素子１ａが破壊されるのを防ぐことができる。

ここで、トランジスタ素子１ａの上面のみにカバーに被せる方法も考えられる。しかし、その場合にはカバーをトランジスタ素子１ａの上面に接触させなければならない。これに対して、本実施の形態ではカバー治具１７を位置決め治具１２で支えることで、カバー治具１７の下面に設けられた突起１８をトランジスタ素子１ａの上面から離間させた状態で保持することができる。

ただし、突起１８とトランジスタ素子１ａが離れ過ぎているとリフロー時に飛散したはんだ４ａを突起１８でせき止めることができない。そこで、突起１８とトランジスタ素子１ａの上面との間隔ｄ２を０．２５ｍｍ以下にする。例えば間隔ｄ２を７０μｍ程度にする。

なお、突起１８の平面サイズがトランジスタ素子１ａよりも小さいと、リフロー時に飛散したはんだ４ａがトランジスタ素子１ａの上面に付着するのを防ぐことができない。一方、突起１８の平面サイズが開口１３と同程度の場合、突起１８を開口１３内に配置させるためにカバー治具１７を位置合わせするのが難しくなる。従って、突起１８の平面サイズはトランジスタ素子１ａと同程度であることが好ましい。

また、トランジスタ素子１ａのベース板３ａ上への実装方法を説明したが、他のトランジスタ素子のベース板上への実装方法も同様である。また、実際には、複数の開口を有する位置決め治具１２を用いて、トランジスタ素子１ａ〜１ｆとダイオード２ａ〜２ｆを同時にベース板３ａ〜３ｄ上に実装する。

実施の形態７．
図１４は、本発明の実施の形態７に係る半導体装置の製造方法を示す断面図である。突起１８の下面に凹部１９が設けられている。これにより、トランジスタ素子１ａが上方に凸反りした場合でも、突起１８が接触してトランジスタ素子１ａが破壊されるのを防ぐことができる。その他の構成及び効果は実施の形態６と同様である。

実施の形態８．
図１５は、本発明の実施の形態８に係る半導体装置の製造方法を示す断面図である。突起１８は、トランジスタ素子１ａの上面の外周部に対向する位置にのみ設けられている。このような構成の突起１８でもフロー時に飛散したはんだ４ａがトランジスタ素子１ａの上面に付着するのを防ぐことができる。そして、トランジスタ素子１ａの上面の中央部分には突起１８が無いため、トランジスタ素子１ａが上方に凸反りした場合でも突起１８が接触してトランジスタ素子１ａが破壊されるのを防ぐことができる。また、トランジスタ素子１ａの上面の外周部にはゲート電極１１ａ等が設けられていないため、突起１８がトランジスタ素子１ａの上面に接触し難い。その他の構成及び効果は実施の形態６，７と同様である。

なお、トランジスタ素子１ａ〜１ｆ及びダイオード２ａ〜２ｆは、シリコンによって形成されたものに限らず、シリコンに比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された素子は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された素子を用いることで、この素子を組み込んだ半導体装置も小型化できる。また、素子の耐熱性が高いため、絶縁基板一体型フィン８の放熱フィン８ａを小型化でき、水冷部を空冷化できるので、半導体装置を更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体装置を高効率化できる。なお、トランジスタ素子１ａ〜１ｆ及びダイオード２ａ〜２ｆの両方がワイドバンドギャップ半導体によって形成されていることが望ましいが、何れか一方の素子がワイドバンドギャップ半導体よって形成されていてもよく、上記実施の形態に記載の効果を得ることができる。

１ａ〜１ｆトランジスタ素子（半導体素子）、３ａ〜３ｄベース板、４ａ，４ｂはんだ、７ワイヤ、１１ａゲート電極（上面電極）、１１ｃコレクタ電極（下面電極）、１２位置決め治具、１３開口、１４，１８突起、１４ａ第１の部材、１４ｂ第２の部材、１５孔、１６空間、１７カバー治具、１９凹部

Claims

開口と前記開口の内側面に設けられた突起とを有する位置決め治具をベース板上に載せる工程と、
前記開口内においてはんだを前記ベース板上に載せる工程と、
前記開口内において、上面及び下面にそれぞれ上面電極及び下面電極を有する半導体素子を前記はんだ上に載せる工程と、
前記半導体素子のサイドに前記突起を配置させた状態でリフローを実施して前記半導体素子の前記下面電極を前記はんだにより前記ベース板に接合し、前記リフロー時に飛散した前記はんだを前記突起でせき止める工程とを備え、
前記突起の上部はテーパー形状になっていることを特徴とする半導体装置の製造方法。
前記リフロー時において前記突起の下面を前記半導体素子の前記上面と前記はんだの上面の間の高さに配置することを特徴とする請求項１に記載の半導体装置の製造方法。
前記リフロー時において前記突起と前記半導体素子の側面との間隔を０．２５ｍｍ以下にすることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
前記突起より下側において前記開口の前記内側面に孔が設けられていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
前記開口は、前記突起より上側において第１の開口径を有し、前記突起より下側において第２の開口径を有し、前記第２の開口径は前記第１の開口径よりも大きいことを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
前記突起は、前記開口の前記内側面に接合された第１の部材と、前記第１の部材よりも前記開口の中央寄りに配置された第２の部材とを有し、
前記第１の部材の下面は前記第２の部材の下面よりも高さが高いことを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
開口を有する位置決め治具をベース板上に載せる工程と、
前記開口内において、はんだを前記ベース板上に載せる工程と、
前記開口内において、上面及び下面にそれぞれ上面電極及び下面電極を有する半導体素子を前記はんだ上に載せる工程と、
下面に突起を有するカバー治具を前記位置決め治具及び前記半導体素子上に被せ、前記突起を前記開口内に配置させる工程と、
前記半導体素子の前記上面に前記突起の下面を対向させた状態でリフローを実施して前記半導体素子の前記下面電極を前記はんだにより前記ベース板に接合し、前記リフロー時に飛散した前記はんだを前記突起でせき止める工程とを備え、
前記リフロー時において前記カバー治具を前記位置決め治具で支えて前記半導体素子の前記上面と前記突起を接触させずに離間させることを特徴とする半導体装置の製造方法。
前記リフロー時において前記突起と前記半導体素子の前記上面との間隔を０．２５ｍｍ以下にすることを特徴とする請求項７に記載の半導体装置の製造方法。
前記突起の下面に凹部が設けられていることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
前記突起は、前記半導体素子の前記上面の外周部に対向する位置にのみ設けられていることを特徴とする請求項７〜９の何れか１項に記載の半導体装置の製造方法。
前記リフロー後に前記上面電極にワイヤをボンディングする工程を更に備えることを特徴とする請求項１〜１０の何れか１項に記載の半導体装置の製造方法。