JP6316221B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関するものである。
半導体装置には、数百ボルト(V)を超える高電圧で用いられるパワー半導体装置がある。このような半導体装置では、半導体素子が封止樹脂で封止されている。このような半導体装置では、動作時に半導体素子が発熱することにより、半導体素子と封止樹脂との熱膨張係数の差異に起因して、半導体素子と封止樹脂との間に熱応力が生じる。この結果、半導体素子と封止樹脂との界面に剥離欠陥が発生するおそれがある。この剥離欠陥は、半導体装置の信頼性を低下させるものであり、抑制する必要がある。
たとえば、特開2006−66813号公報(特許文献1)には、半導体素子のソース電極の幅とドレイン電極の幅とをそろえることにより、熱応力を低減させる半導体装置が記載されている。
特開2006−66813号公報
上記公報に記載された半導体装置では、ソース電極と封止樹脂との間の熱応力およびドレイン電極と封止樹脂との間の熱応力がおおよそ同じ大きさにされている。このため、半導体素子のソース電極およびドレイン電極のある面と垂直方向においてソース電極と封止樹脂との間の熱応力およびドレイン電極と封止樹脂との間の熱応力が相殺されている。これにより、半導体素子のソース電極およびドレイン電極のある面と垂直方向の熱応力を低減させることができる。しかしながら、上記公報に記載された半導体装置では、半導体素子のソース電極およびドレイン電極のある面と平行方向において熱応力の集中が発生するため、上記剥離欠陥の発生を十分に抑制することが困難である。
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体素子と封止樹脂との間に生じる熱応力を抑制することにより、剥離欠陥の発生を抑制できる半導体装置を提供することである。
本発明の半導体装置は、半導体素子と、平板状の電極と、平板状のヒートスプレッダと、封止樹脂とを備えている。半導体素子は、第1の面および第1の面に対向する第2の面を有する。平板状の電極は第1の面との接続部分を有する第1の平面を含む。平板状のヒートスプレッダは第2の面との接続部分を有する第2の平面を含む。封止樹脂は半導体素子と、電極と、ヒートスプレッダとを封止する。半導体素子と、電極と、ヒートスプレッダとが封止樹脂に封止された状態で、半導体素子に電極が重ねられた方向から見て、第1の平面の外形全体が第1の面の外形の内側2mm以上8mm以下および外側2mm以上6mm以下のいずれかに位置し、かつ半導体素子にヒートスプレッダが重ねられた方向から見て、第2の平面の外形全体が第2の面の外形の内側2mm以上8mm以下および外側2mm以上6mm以下のいずれかに位置している。
本発明者らは、鋭意検討した結果、半導体素子に電極が重ねられた方向から見て、半導体素子の第1の面と電極の第1の平面とが交差した箇所において半導体素子の第1の面と封止樹脂との間に熱応力が集中することを見出した。また、半導体素子にヒートスプレッダが重ねられた方向から見て、半導体素子の第2の面にヒートスプレッダの第2の平面が交差した箇所において半導体素子の第2の面と封止樹脂との間に熱応力が集中することを見出した。
本発明の半導体装置によれば、半導体素子に電極が重ねられた方向から見て、第1の平面の外形全体が第1の面の外形の内側および外側のいずれかに位置し、かつ半導体素子にヒートスプレッダが重ねられた方向から見て、第2の平面の外形全体が第2の面の外形の内側および外側のいずれかに位置している。このため、半導体素子の第1の面と電極の第1の平面とは交差せず、半導体素子の第2の面とヒートスプレッダの第2の平面とは交差しない。したがって、半導体素子の第1の面と封止樹脂との間に熱応力が集中することを抑制でき、かつ半導体素子の第2の面と封止樹脂との間に熱応力が集中することを抑制できる。これにより、半導体素子の第1の面と封止樹脂との界面での剥離欠陥の発生を抑制でき、かつ半導体素子の第2の面と封止樹脂との界面での剥離欠陥の発生を抑制できる。
本発明の実施の形態1の半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態1の半導体素子と電極との位置関係を概略的に示す平面図である。 本発明の実施の形態1の半導体素子とヒートスプレッダとの位置関係を概略的に示す平面図である。 本発明の実施の形態1の半導体素子の第1の面の端と電極の第1の平面の端との位置関係を概略的に示す図である。 本発明の実施の形態1の半導体素子の第2の面の端とヒートスプレッダの第2の平面の端との位置関係を概略的に示す図である。 チップ端部せん断応力比と電極−チップ端部間距離との関係を示す図である。 チップ端部における剥離率とチップ端から電極端までの距離との関係を示す図である。 応力集中点を説明するための平面図である。 応力集中点を説明するための断面図である。 本発明の実施の形態3の半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態4の半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態5の半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態6の一の半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態6の他の半導体装置の構成を概略的に示す断面図である。 実施例の熱履歴を説明するための図である。 実施例のせん断応力計算時の構造を説明するための図である。
以下、図面を参照して、本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の符号を付し、その説明は繰り返さない。
(実施の形態1)
最初に、本発明の実施の形態1の半導体装置の構成について説明する。
図1を参照して、半導体装置100は、半導体素子1と、電極2と、ヒートスプレッダ3と、第1の導電部材4と、第2の導電部材5と、封止樹脂6と、配線L1、L2とを主に備えている。
半導体素子1は、第1の面1Aおよび第2の面1Bを有している。第2の面1Bは第1の面1Aに対向する。第1の面1Aの端1Cは第1の面1Aの外周端に位置している。第2の面1Bの端1Dは第2の面1Bの外周端に位置している。
半導体素子1を構成する材料は、任意の半導体材料とすることができる。半導体素子1の構成材料は、たとえば珪素(Si)、炭化珪素(SiC)、窒化ガリウム(GaN)などである。半導体素子1の構成材料は、好ましくは高い耐熱性を有し高温動作が可能である炭化珪素(SiC)および窒化ガリウム(GaN)のいずれかである。炭化珪素(SiC)または窒化ガリウム(GaN)を用いることにより、従来の珪素(Si)に比べ高耐圧および高耐熱が可能となる。半導体素子1は、縦型のダイオードまたはトランジスタとして構成されていてもよい。半導体素子1は、具体的には、IGBT(Insulated Gate Bipolar Transistor)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)などである。
電極2は平板状に形成されている。平板状の電極2は、第1の平面2Aを含んでいる。第1の平面2Aは半導体素子1の第1の面1Aに最も近接している平面である。第1の平面2Aの端2Bは第1の平面2Aの外周端に位置している。第1の平面2Aは第1の面1Aとの接続部分を有している。第1の平面2Aは半導体素子1の第1の面1Aに沿って延在している。電極2には配線L1が電気的に接続されている。配線L1は電極2の第1の平面2Aに対向する平面に接続されている。
ヒートスプレッダ3は平板状に形成されている。平板状のヒートスプレッダ3は、第2の平面3Aを含んでいる。第2の平面3Aは半導体素子1の第2の面1Bに最も近接している平面である。第2の平面3Aの端3Bは第2の平面3Aの外周端に位置している。第2の平面3Aは第2の面1Bとの接続部分を有している。第2の平面3Aは半導体素子1の第2の面1Bに沿って延在している。ヒートスプレッダ3には配線L2が電気的に接続されている。配線L2はヒートスプレッダ3の第2の平面3Aにはんだなどの導電部材を介して接続されている。
電極2およびヒートスプレッダ3を構成する材料は、導電性を有する任意の材料とすることができる。電極2およびヒートスプレッダ3の構成材料は、たとえば銅(Cu)、アルミニウム(Al)またはこれらの複合材などの導電性材料などである。電極2およびヒートスプレッダ3は、好ましくは銅(Cu)または(銅)Cuを含む材質よりなっている。銅(Cu)または銅(Cu)を含む金属を用いることにより、高熱伝導による半導体素子1の発熱拡散と低抵抗による高効率電気伝導が可能となる。電極2およびヒートスプレッダ3の厚みは薄いほど熱応力が低くなり、剥離が減ることになる。しかしながら、電極2およびヒートスプレッダ3の厚みは薄いほど動作時の電流値および熱拡散に対する抵抗値が高まることになる。したがって、モジュールの動作条件により電極2およびヒートスプレッダ3の厚みを調整する必要があるため、電極2およびヒートスプレッダの厚みの寸法は0.5mm以上5mm以下が好ましい。
第1の導電部材4は半導体素子1と電極2とを電気的に接続している。第1の導電部材4は半導体素子1と電極2との間に位置している。第1の導電部材4は半導体素子1の第1の面1Aと電極2の第1の平面2Aとを物理的に接続している。第1の導電部材4は電極2の第1の平面2Aの全面を覆っていてもよい。
第2の導電部材5は半導体素子1とヒートスプレッダ3とを電気的に接続している。第2の導電部材5は半導体素子1とヒートスプレッダ3との間に位置している。第2の導電部材5は半導体素子1の第2の面1Bとヒートスプレッダ3の第2の平面3Aとを物理的に接続している。第2の導電部材5は半導体素子1の第2の面1Bの全面を覆っていてもよい。
第1の導電部材4および第2の導電部材5を構成する材料は、任意の導電性材料とすることができる。第1の導電部材4および第2の導電部材5を構成する材料は、たとえば、はんだおよび焼結銀(Ag)である。プロセス上の位置ずれおよび樹脂封止後の熱応力による反りのときに半導体素子1が電極2およびヒートスプレッダ3に接触しないようにするためには、第1の導電部材4および第2の導電部材5の厚みは厚くするほうが良い。しかしながら、第1の導電部材4および第2の導電部材5の厚みが厚いと、動作時の電流値および熱拡散に対する抵抗値が高まることになる。したがって、モジュールの動作条件により第1の導電部材4および第2の導電部材5の厚みを調整する必要があるため、第1の導電部材4および第2の導電部材5の厚みの寸法は0.05mm以上1mm以下が好ましい。
封止樹脂6は、半導体素子1と、電極2と、ヒートスプレッダ3と、配線L1、L2を封止する。封止樹脂6は少なくとも半導体素子1の第1の面1Aおよび第2の面1Bを封止していればよい。本実施の形態では、ヒートスプレッダ3の第2の平面3Aと対向する平面は封止樹脂6から露出している。また、配線L1、L2は封止樹脂6から外方に突出している。封止樹脂6を構成する材料は、任意の絶縁性材料とすることができる。封止樹脂6を構成する材料は、たとえばエポキシ系の樹脂である。
図1および図2を参照して、半導体素子1と電極2との位置関係を説明する。図2は、半導体素子1と電極2との位置関係を示す平面図であり、より詳しくは、半導体素子1の第1の面1Aと電極2の第1の平面2Aとの位置関係を示す平面図である。
ここで、図1から図5において、距離7は、半導体素子1の第1の面1Aの端1Cと、電極2の第1の平面2Aの端2Bとの間の横方向(水平方向)の距離を示している。距離8は、半導体素子1の第1の面1Aと、電極2の第1の平面2Aとの間の縦方向(垂直方向)の距離を示している。距離9は、半導体素子1の第2の面1Bの端1Dと、ヒートスプレッダ3の第2の平面3Aの端3Bの間の横方向(水平方向)の距離を示している。距離10は、半導体素子1の第2の面1Bと、ヒートスプレッダ3の第2の平面3Aとの間の縦方向(垂直方向)の距離を示している。
本実施の形態では、半導体素子1と、電極2と、ヒートスプレッダ3とが封止樹脂6に封止された状態で、半導体素子1に電極2が重ねられた方向から見て、第1の平面2Aの外形全体が第1の面1Aの外形の内側に位置している。また第1の平面2Aの外形全体は第1の面1Aの外形に位置していてもよい。半導体素子1に電極2が重ねられた方向とは、第1の面1Aに垂直な方向である。
本実施の形態では、半導体素子1の第1の面1Aは四辺を有している。第1の面1Aの外形は四辺を有する矩形状に形成されている。第1の面1Aは、各辺1E、1F、1G、1Hを有している。
本実施の形態では、電極2の第1の平面2Aは四辺を有している。第1の平面2Aの外形は四辺を有する矩形状に形成されている。第1の平面2Aは、各辺2C、2D、2E、2Fを有している。
距離7は、辺1Eと辺2Cとの間の距離7A、辺1Fと辺2Dとの間の距離7B、辺1Gと辺2Eとの間の距離7C、辺1Hと辺2Fとの間の距離7Dを含んでいる。距離8は、辺1Iと辺3Cとの間の距離8A、辺1Jと辺3Dとの間の距離8B、辺1Kと辺3Eとの間の距離8C、辺1Lと辺3Fとの間の距離8Dを含んでいる。
図1および図3を参照して、半導体素子1とヒートスプレッダ3との位置関係を説明する。図3は、半導体素子1とヒートスプレッダ3との位置関係を示す平面図であり、より詳しくは、半導体素子1の第2の面1Bとヒートスプレッダ3の第2の平面3Aとの位置関係を示す平面図である。
本実施の形態では、半導体素子1と、電極2と、ヒートスプレッダ3とが封止樹脂6に封止された状態で、半導体素子1にヒートスプレッダ3が重ねられた方向から見て、第2の平面3Aの外形全体が第2の面1Bの外形の外側に位置している。また第2の平面3Aの外形全体は第2の面1Bの外形の内側に位置していてもよい。半導体素子1にヒートスプレッダ3が重ねられた方向とは、第2の面1Bに垂直な方向である。
本実施の形態では、半導体素子1の第2の面1Bは四辺を有している。第2の面1Bの外形は四辺を有する矩形状に形成されている。第2の面1Bは、各辺1I、1J、1K、1Lを有している。
本実施の形態では、ヒートスプレッダ3の第2の平面3Aは四辺を有している。第2の平面3Aの外形は四辺を有する矩形状に形成されている。第2の平面3Aは、各辺3C、3D、3E、3Fを有している。
次に、図4〜図7を参照して、熱応力の集中および剥離率について説明する。
図4は半導体素子1の第1の面1Aの端1Cと、電極2の第1の平面2Aの端2Bとの横方向の位置関係を示している。図4を参照して、第1の面1Aおよび第1の平面2Aと平行な方向をx軸とし、x軸において半導体素子1の中央方向をマイナスとし、外側方向をプラスとする。半導体素子1の第1の面1Aの端1Cの位置をx=0とし、電極2の第1の平面2Aの端2Bの位置をxとする。
図5は半導体素子1の第2の面1Bの端1Dと、ヒートスプレッダ3の第2の平面3Aの端3Bとの位置関係を示している。図5を参照して、第2の面1Bおよび第2の平面3Aと平行な方向をx軸とし、x軸において半導体素子1の中央方向をマイナスとし、外側方向をプラスとする。半導体素子1の第2の面1Bの端1Dの位置をx=0とし、ヒートスプレッダ3の第2の平面3Aの端3Bの位置をxとする。
図6に、半導体素子1の第1の面1Aの端1Cの近傍のせん断応力値の計算結果を示す。せん断応力値は、x=0、すなわち半導体素子1の第1の面1Aの端1Cの位置と電極2の第1の平面2Aの端2Bの位置が同じときに最大となった。
図7に実際の実験結果を示す。図1に示す構造の試料を作成して実験を行った。図6に示す計算結果と同様、半導体素子1の第1の面1Aの端1Cと電極2の第1の平面2Aの端2Bとの距離が短くなるほど剥離率が高くなった。これらの結果から、半導体素子1の第1の面1Aの辺と電極2の第1の平面2Aの辺の位置が重なる、または交差する場合、その場所において応力が高まることがわかった。そして、その場所において応力の均等分布を乱す集中点が生じ、選択的に剥離が生じることがわかった。
なお、半導体素子1の第2の面1Bの端1Dの近傍のせん断応力値および剥離率についても半導体素子1の第1の面1Aの端1Cの近傍のせん断応力値および剥離率と同様の傾向となることがわかった。
続いて、図8と図9を参照して、応力集中点を説明する。図8は、半導体素子1と電極2の位置関係を示すものであり、より詳しくは、電極2側の半導体素子1の第1の面1Aと電極2の第1の平面2Aとの位置関係を示す平面図である。
半導体素子1の第1の面1Aの辺1Gは、電極2の第1の平面2Aの辺2Dおよび2Fの各々と交差点11で交差している。このとき、交差点11の半導体素子1の第1の面1A上の点11Bにおいて、図6に示すように応力が高まる。この結果、交差点11から剥離が発生し、進展していくこととなる。この応力集中点をなくすためには、平面図における交差点11のような半導体素子1の第1の面1Aの辺と電極2の第1の平面2Aの辺が交差する点を持たなくすればよい。すなわち、半導体素子1の電極2への投影面である半導体素子1の第1の面1Aが電極2の第1の平面2Aにすべて含まれている、または電極2の半導体素子1への投影面である電極2の第1の平面2Aが半導体素子1の第1の面1Aにすべて含まれていればよい。これは半導体素子1の第2の面1Bとヒートスプレッダ3の第2の平面3Aとの位置関係についても同様である。
次に、本実施の形態の作用効果について説明する。
上記の通り本発明者らは、鋭意検討した結果、半導体素子1に電極2が重ねられた方向から見て、半導体素子1の第1の面1Aと電極2の第1の平面2Aとが交差した箇所において半導体素子1の第1の面1Aと封止樹脂6との間に熱応力が集中することを見出した。また、半導体素子1にヒートスプレッダ3が重ねられた方向から見て、半導体素子1の第2の面1Bにヒートスプレッダ3の第2の平面3Aが交差した箇所において半導体素子1の第2の面1Bと封止樹脂6との間に熱応力が集中することを見出した。
本実施の形態の半導体装置100によれば、半導体素子1に電極2が重ねられた方向から見て、第1の平面2Aの外形全体が第1の面1Aの外形の内側および外側のいずれかに位置し、かつ半導体素子1にヒートスプレッダ3が重ねられた方向から見て、第2の平面3Aの外形全体が第2の面1Bの外形の内側および外側のいずれかに位置している。このため、半導体素子の第1の面1Aと電極2の第1の平面2Aとは交差せず、半導体素子1の第2の面1Bとヒートスプレッダ3の第2の平面3Aとは交差しない。したがって、半導体素子1の第1の面1Aと封止樹脂6との間に熱応力が集中することを抑制でき、かつ半導体素子1の第2の面1Bと封止樹脂6との間に熱応力が集中することを抑制できる。これにより、半導体素子1の第1の面1Aと封止樹脂6との界面での剥離欠陥の発生を抑制でき、かつ半導体素子1の第2の面1Bと封止樹脂6との界面での剥離欠陥の発生を抑制できる。
また、本実施の形態の半導体装置100によれば、半導体素子1の構成材料は、炭化珪素(SiC)および窒化ガリウム(GaN)のいずれかであることが好ましい。これにより、半導体素子1の構成材料が珪素(Si)である場合に比べて高耐圧および高耐熱が可能となる。
また、本実施の形態の半導体装置100によれば、電極2およびヒートスプレッダ3は、銅を含む材質よりなることが好ましい。これにより、高熱伝導による半導体素子1の発熱拡散と低抵抗による高効率電気伝導が可能となる。
(実施の形態2)
本発明の実施の形態2の半導体装置について説明する。以下、特に説明しない限り、実施の形態と同一の構成には同一の符号を付し、説明を繰り返さない。このことは、以下の実施の形態3および4でも同様である。
再び図1および図2を参照して、本実施の形態の半導体装置では、半導体素子1に電極2が重ねられた方向から見て、第1の面1Aの外形の四辺の各々は第1の平面2Aの外形の四辺の各々と並走するように配置されている。本実施の形態では、辺1Eと辺2C、辺1Fと辺2D、辺1Gと辺2E、辺1Hと辺2Fはそれぞれ平行または略平行に配置されている。互いに並走する第1の面1Aの外形の一辺と第1の平面2Aの外形の一辺との間の距離は、四辺において同じである。つまり、距離7A〜7Dは互いに同じ寸法を有している。
また再び図1および図3を参照して、本実施の形態の半導体装置では、半導体素子1にヒートスプレッダ3が重ねられた方向から見て、第2の面1Bの外形の四辺の各々は第2の平面3Aの外形の四辺の各々と並走するように配置されている。本実施の形態では、辺1Eと辺2C、辺1Fと辺2D、辺1Gと辺2E、辺1Hと辺2Fはそれぞれ平行または略平行に配置されている。互いに並走する第2の面1Bの外形の一辺と第1の平面2Aの外形の一辺との間の距離は、四辺において同じである。つまり、距離8A〜8Dは互いに同じ寸法を有している。
本実施の形態の半導体装置によれば、互いに並走する第1の面1Aの外形の一辺と第1の平面2Aの外形の一辺との間の距離は四辺において同じであるため、四辺の各辺に熱応力が同様に分布する。したがって、四辺において熱応力の偏りが抑えられるため、より高い剥離耐性を得ることができる。
また、本実施の形態の半導体装置によれば、互いに並走する第2の面1Bの外形の一辺と第1の平面2Aの外形の一辺との間の距離は四辺において同じであるため、四辺の各辺に熱応力が同様に分布する。したがって、四辺において熱応力の偏りが抑えられるため、より高い剥離耐性を得ることができる。
なお、半導体素子1の第1の面1Aの端1Cおよび第2の面1Bの端1Dにおいて均一の応力を有する構造にする場合、半導体素子1の形状は円柱形となる。しかし、その場合には、半導体素子1を製造する工程の難易度および工程数の増加ならびに半導体素子1の元となる基板の利用効率の悪さから大幅なコスト増加が必要となる。したがって、半導体素子1の形状は六面が長方形からなる直方体であることが好ましい。
(実施の形態3)
図10を参照して、本発明の実施の形態3の半導体装置100では、半導体素子1に電極2が重ねられた方向から見て、第1の面1Aの外形の内側に第1の平面2Aの外形全体が位置している。また、半導体素子1にヒートスプレッダ3が重ねられた方向から見て、第2の面1Bの外形の内側に第2の平面3Aの外形全体が位置している。
本実施の形態の半導体装置100では、電極2およびヒートスプレッダ3の面積が小さくなるため、半導体素子1の第1の面1Aおよび第2の面1Bにかかる熱応力を小さくすることができる。
(実施の形態4)
図11を参照して、本発明の実施の形態4の半導体装置100では、半導体素子1に電極2が重ねられた方向から見て、第1の面1Aの外形の外側に第1の平面2Aの外形全体が位置している。また、半導体素子1にヒートスプレッダ3が重ねられた方向から見て、第2の面1Bの外形の外側に第2の平面3Aの外形全体が位置している。
本実施の形態の半導体装置100では、電極2およびヒートスプレッダ3の面積が大きくなるため、流れる電流に対する抵抗値は下がり、かつ放熱特性を高めることができる。これにより、半導体素子1の発する熱を効率よく放熱することができ、剥離を低減することができる。
(実施の形態5)
図12を参照して、本発明の実施の形態5の半導体装置100では、半導体素子1に電極2が重ねられた方向から見て、第1の面1Aの外形の外側に第1の平面2Aの外形が位置している。半導体素子1にヒートスプレッダ3が重ねられた方向から見て、第2の面1Bの外形の内側に第2の平面3Aの外形が位置している。
本実施の形態の半導体装置100では、電極2の面積が大きくなるため、電極2に流れる電流に対する抵抗値は下がり、かつ放熱特性を高めることができる。これにより、半導体素子1の発する熱を効率よく放熱することができ、第1の面1Aと封止樹脂6との界面での剥離を低減することができる。また、ヒートスプレッダ3の面積が小さくなるため、半導体素子1の第2の面1Bにかかる熱応力を小さくすることができる。
(実施の形態6)
図13および図14を参照して、本発明の実施の形態6の半導体装置100では、半導体素子1はトランジスタである。図13は本実施の形態の一の半導体装置100を示している。本実施の形態の一の半導体装置100は、図10に示す実施の形態3の半導体装置100と同様の構成を備えている。図14は本実施の形態の他の半導体装置100を示している。本実施の形態の他の半導体装置100は図11に示す実施の形態4の半導体装置100と同様の構成を備えている。半導体素子1がトランジスタの場合、ゲート電圧を印加する電極が必要となる。本実施の形態の半導体装置100はボンディングワイヤ13および電極14を備えている。電極14からボンディングワイヤ13を半導体素子1に接続することにより、ゲート電圧を印加することができる。
次に半導体装置100の製造方法の一例を説明する。炭化珪素(SiC)などの半導体基板上で作成され、ダイシングにて分割されてなる半導体素子1が、はんだなどの第2の導電部材5を用いて銅(Cu)などからなるヒートスプレッダ3上に電気的および物理的に接続される。
そして、必要に応じて、半導体素子1の表面上に接続されたボンディングワイヤ13を介して電極14と半導体素子1とが電気的に接続される。その後はんだなどの第1の導電部材4を用いて半導体素子1と電極2とが電気的および物理的に接続される。次に、半導体素子1、電極2、ヒートスプレッダ3などが封止樹脂6で封止される。この封止は、熱硬化性の封止樹脂を用いて行われる。この封止はたとえばトランスファー成形により行われる。封止樹脂6にはエポキシ樹脂またはフィラーなどを含むエポキシ樹脂の複合材を用いることが好ましい。
以下、本発明の実施例について説明する。
本発明の実施例では、2次元軸対称モデルを用いてpin-fin付基板構造を検討した。そして、シミュレーションにより有限要素解析の熱応力解析を行った。
図15に解析モデルに与えた熱履歴を示す。初期温度の230℃は、はんだ付けの温度になる。この時点では解析ソフトのデス機能により樹脂を存在させていない。次に室温(25℃)まで降温した後、再び140℃まで昇温した。140℃は樹脂のキュア温度であり、140℃になった時点でバース機能により樹脂を生じさせた。そのため樹脂の応力フリー温度は140℃であり、その他の部材の応力フリー温度は230℃となる。最後に−40℃まで降温させた。−40℃はヒートサイクル試験の最低温度であり、応力や反りを−40℃で評価した。その理由は、応力フリー温度が230℃(樹脂にとっては140℃)と高温側であるため、最低温度の時に応力や反りが最大となるからである。
半導体素子(チップ)上構造のチップ端の樹脂剥離への影響を評価するために、炭化珪素(SiC)チップの角部において炭化珪素(SiC)チップと樹脂との界面に発生するせん断応力を算出した。有限要素シミュレーションではモデルの角部が特異点となり応力が高く見積もられるため、角部から0.1mm内側の値をチップ端せん断応力とした。
図16にせん断応力値計算時の構造を示す。表1に計算に用いた各数値を示す。図6に計算結果を示す。なお、電極とチップとの間のはんだの幅は、電極の幅が4mm以下の場合は電極と同じ寸法とし、電極の幅が4mm以上の場合は4mmで固定した。
Figure 0006316221
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
1 半導体素子、1A 第1の面、1B 第2の面、1C,1D,2B,3B 端、1E,1F,1G,1H,1I,1J,1K,1L,2C,2D,2E,2F,3C,3D,3E,3F 辺、2 電極、2A 第1の平面、3 ヒートスプレッダ、3A 第2の平面、4 第1の導電部材、5 第2の導電部材、6 封止樹脂、7,7A,7B,7C,7D,8,8A,8B,8C,8D,9,10 距離、11 交差点、13 ボンディングワイヤ、14 電極、100 半導体装置、L1,L2 配線。

Claims (7)

  1. 第1の面および前記第1の面に対向する第2の面を有する半導体素子と、
    前記第1の面との接続部分を有する第1の平面を含む平板状の電極と、
    前記第2の面との接続部分を有する第2の平面を含む平板状のヒートスプレッダと、
    前記半導体素子と、前記電極と、前記ヒートスプレッダとを封止する封止樹脂とを備え、
    前記半導体素子と、前記電極と、前記ヒートスプレッダとが封止樹脂に封止された状態で、前記半導体素子に前記電極が重ねられた方向から見て、前記第1の平面の外形全体が前記第1の面の外形の内側2mm以上8mm以下および外側2mm以上6mm以下のいずれかに位置し、かつ前記半導体素子に前記ヒートスプレッダが重ねられた方向から見て、前記第2の平面の外形全体が前記第2の面の外形の内側2mm以上8mm以下および外側2mm以上6mm以下のいずれかに位置している、半導体装置。
  2. 前記半導体素子に前記電極が重ねられた方向から見て、前記第1の面の外形の内側に前記第1の平面の外形全体が位置しており、
    前記半導体素子に前記ヒートスプレッダが重ねられた方向から見て、前記第2の面の外形の内側に前記第2の平面の外形全体が位置している、請求項1に記載の半導体装置。
  3. 前記半導体素子に前記電極が重ねられた方向から見て、前記第1の面の外形の外側に前記第1の平面の外形全体が位置しており、
    前記半導体素子に前記ヒートスプレッダが重ねられた方向から見て、前記第2の面の外形の外側に前記第2の平面の外形全体が位置している、請求項1に記載の半導体装置。
  4. 前記第1の面の外形および前記第1の平面の外形はそれぞれ四辺を有する矩形状に形成されており、
    前記半導体素子に前記電極が重ねられた方向から見て、前記第1の面の外形の四辺の各々は前記第1の平面の外形の四辺の各々と並走するように配置されており、
    互いに並走する前記第1の面の外形の一辺と前記第1の平面の外形の一辺との間の距離は、前記四辺において同じである、請求項1〜3のいずれか1項に記載の半導体装置。
  5. 前記第2の面の外形および前記第2の平面の外形はそれぞれ四辺を有する矩形状に形成されており、
    前記半導体素子に前記ヒートスプレッダが重ねられた方向から見て、前記第2の面の外形の四辺の各々は前記第2の平面の外形の四辺の各々と並走するように配置されており、
    互いに並走する前記第2の面の外形の一辺と前記第2の平面の外形の一辺との間の距離は、前記四辺において同じである、請求項1〜4のいずれか1項に記載の半導体装置。
  6. 前記半導体素子の構成材料は、炭化珪素および窒化ガリウムのいずれかである、請求項1〜5のいずれか1項に記載の半導体装置。
  7. 前記電極および前記ヒートスプレッダは、銅を含む材質よりなる、請求項1〜6のいずれか1項に記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5001545A (en) * 1988-09-09 1991-03-19 Motorola, Inc. Formed top contact for non-flat semiconductor devices
JPH0278234A (ja) * 1988-09-14 1990-03-19 Hitachi Ltd 半導体装置
JPH04113657A (ja) * 1990-09-03 1992-04-15 Nec Ic Microcomput Syst Ltd Icパッケージ
JPH04312934A (ja) * 1991-03-29 1992-11-04 Mitsubishi Electric Corp 集積回路装置
JP2914409B2 (ja) * 1991-12-10 1999-06-28 富士電機株式会社 半導体素子
JP3780061B2 (ja) * 1997-04-17 2006-05-31 株式会社日立製作所 面実装型半導体装置
JP2012069640A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 半導体装置及び電力用半導体装置
JP2012195454A (ja) * 2011-03-16 2012-10-11 Ricoh Co Ltd 半導体装置
JP2013069825A (ja) * 2011-09-22 2013-04-18 Hitachi Automotive Systems Ltd 両面冷却型半導体パワーモジュール
JP5823798B2 (ja) * 2011-09-29 2015-11-25 ルネサスエレクトロニクス株式会社 半導体装置
JP2013101993A (ja) * 2011-11-07 2013-05-23 Denso Corp 半導体装置

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