JPH0278234A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0278234A
JPH0278234A JP63228734A JP22873488A JPH0278234A JP H0278234 A JPH0278234 A JP H0278234A JP 63228734 A JP63228734 A JP 63228734A JP 22873488 A JP22873488 A JP 22873488A JP H0278234 A JPH0278234 A JP H0278234A
Authority
JP
Japan
Prior art keywords
tab
semiconductor element
semiconductor device
semiconductor
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63228734A
Other languages
English (en)
Inventor
Akihiro Yaguchi
昭弘 矢口
Asao Nishimura
西村 朝雄
Makoto Kitano
誠 北野
Hideo Miura
英生 三浦
Sueo Kawai
末男 河合
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP63228734A priority Critical patent/JPH0278234A/ja
Publication of JPH0278234A publication Critical patent/JPH0278234A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29005Structure
    • H01L2224/29007Layer connector smaller than the underlying bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201Structure
    • H01L2224/32012Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/10155Shape being other than a cuboid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/10155Shape being other than a cuboid
    • H01L2924/10158Shape being other than a cuboid at the passive surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に半導体素子の破壊を防
止するのに好適で、半導体素子の搭載部材であるタブを
半導体素子の寸法が変化しても共通に使用するのに好適
な半導体装置に関する。
〔従来の技術〕
近年、半導体素子は高集積化にともなって素子寸法が大
型化される傾向にある。このため、半導体素子を搭載、
支持するタブも半導体素子寸法の増大に合わせて大きく
することが必要である。また、特定用途の多品種少量の
半導体装置に対する需要が増加してきていることから、
半導体素子も多種・多様化してきている。このため、前
述のタブを含む半導体装置を構成する部品も多種類のも
のが必要となる状況にある。
従来の半導体装置においては、第17図にその断面を示
すように、半導体素子1をタブ2の上に接合材8を介し
て接合し、半導体素子1上の電極群6とこれに対応する
複数のリード3とをワイヤ5で電気的に接続したものを
、たとえば封止樹脂7などで封止している。なお、タブ
2は図示されていないタブ2に連らなるタブ吊りリード
4によつて支持されている。半導体素子1にはSlが用
いられており、その線膨張係数は約axlo−6/℃で
ある。また、タブ2の材料としては、たとえば銅合金な
どが使用され、その線膨張係数は約17 X 10−6
/’Cである。このような半導体装置では、半導体素子
1とタブ2との線膨張係数が大きく異なるため、第17
図のように半導体素子1の全面とタブ2を接合材8を介
して接合すると、接合時あるいは接合後の温度変化によ
って熱応力が発生し、半導体素子1が破壊することがあ
った。
このような半導体素子1の破壊を防止する装置としては
、特開昭63−50049号公報及び特開昭63−50
050号公報に記載のように、半導体索子1を搭載する
タブ2の非接合部から分離されている小面積の接合部に
、半導体素子1を接合する形式のものがある。また、特
開昭63−64330号公報及び特開昭63−6694
1号公報に記載のように、半導体素子1を搭載するタブ
2に、半導体素子1より小さい面積の凹部を設け、凹部
に入れた接合材で半導体素子1とタブ2を接合する形式
のものがある。
また、特開昭62−26832号公報に記載のように、
半導体素子1を搭載するタブ2の接合材塗布領域の内部
の一箇所に空白部分を設けて、半導体索子1とタブ2と
を接合する形式のものがある。
〔発明が解決しようとする課題〕
上記従来技術のうち、特開昭63−50049号公報。
特開昭63−50050号公報、特開昭63−6433
0号公報及び特開昭63−66941号公報に記載の技
術は、半導体素子1とタブ2との接合面積を小さくして
いることにより、半導体素子1に発生する熱応力が低減
し、半導体素子1の破壊を防止することができる。しか
しながら、上記の技術ではタブ2に凹部や貫通穴などを
設けることによって分離された小面積の部分を半導体素
子1との接合部としている。このため、半導体素子1が
大型化するなどして寸法が変化すると、これに合わせて
タブ2の寸法も変える必要がある。従って、多品種の半
導体装置に対して、これと同数のタブ2などの部品を準
備することになり、原価高を招くとともに製造工程も複
雑化になるという問題があった。
また、特開昭62−26832号公報に記載の技術にお
いては、タブ2の接合材の塗布部分と空白部分とが明確
に分離されていないために、接合時に接合材が空白部分
に流出しやすいという問題があった。また、本従来技術
においても半導体素子1の寸法が変化するのに合わせて
タブ2の寸法も変えなければならない。
本発明は半導体素子とタブの接合時あるいは接合後の温
度変化による半導体素子の破壊を防止することを目的と
しており、さらに半導体素子が大型化するなどして寸法
が変化した場合であっても、半導体素子の搭載部材であ
るタブを共通に使用できる手段を提供することを目的と
する。
〔課題を解決するための手段〕
上記目的は、半導体素子とタブとの接合面積を小さくす
ることによって達成される。また、半導体素子の寸法が
変化した場合であってもタブを共通に使用するためには
、半導体素子のタブ搭載側の面にタブとの接合部と非接
合部とを分離する手段を構成することによって達成され
る。
本願第1の請求項に記載の発明は、上記目的を達成する
ために電極群を有する半導体素子と該半導体素子を搭載
するタブと該タブに連らなるタブ吊りリードを含むリー
ド群と該各リードとこれに対応する前記各電極とを電気
的に接続するワイヤとを具備する半導体装置において、
前記半導体素子の前記タブ搭載側の面に凸部を設け、該
凸部を接合部として接合材を介して該タブと接合してい
ることを特徴とする。
本願第2及び第3の請求項に記載の発明は、上記目的を
達成するために第1の請求項に記載の前記凸部に代えて
凹部を設けて、該凹部を接合部としてこの内部に接合材
を入れて該タブと接合していることを特徴とする。また
、第3の請求項に記載の発明では、前記凹部の面積を該
凹部の開口部より前記半導体素子の厚さ方向に進むに従
って広くしたことを特徴とする。
本願第4及び第5の請求項に記載の発明は、上記目的を
達成するために第1の請求項に記載の前記凸部に代えて
連続しかつ閉ざされた溝を設けて、該溝によって囲まれ
た内側部分を接合部としてぬタブと接合材を介して接合
したことを特徴とすイまた。第5の請求項に記載の発明
では、前記溝りによって囲まれた内側部分を外側部分よ
り凹ませ力ことを特徴とする。
本願用6及び第7の請求項に記載の発明は、」記目的を
達成するために、第1の請求項に記載C前記凸部に代え
て複数の格子状の溝を設けて、お溝によって囲まれた面
を接合部として該タブと桟合材を介して接合したことを
特徴とする。また、第7の請求項に記載の発明では、前
記複数の格9状の溝によって囲まれた接合部となる面を
非接栓部の面よりも凹ませたことを特徴とする。
本願用8の請求項に記載の発明は、上記目的を達成する
ために、第1の請求項に記載の発明と原種の前提におい
て、前記タブの大きさを前記半導体素子の該タブ搭載側
の面に設けた前記凸部より大きく、該半導体素子よりも
小さくして、該6冷を接合部として接合材を介して該タ
ブと接合していることを特徴とする。また1本願第8の
請求項(に記載の発明は、第8の請求項に記載の発明に
お1、  いて、前記凸部を除く前記半導体素子の下面
に。
前記複数のリードを配設したことを特徴とする。
本願用10及び第11の請求項に記載の発明は。
上記目的を達成するために、第1の請求項に記載・  
 の発明と同様の前提において、而記半導体素子の[前
記タブ搭載側の面を、該タブと接合材を介して「  接
合する部分と非接合部に分割したことを特徴と;  す
る、また、第11の請求項に記載の発明は、市況タブの
大きさを前記半導体素子と該タブの接合・   部より
大きく、該半導体素子よりも小さくしたことを特徴とす
る。
本願用12の請求項に記載の発明は、上記目的を達成す
るために、電極群を有する半導体素子と′  該半導体
素子を搭載するタブと該タブに連らなるタブ吊りリード
を含むリード群と該各リードと前記各電極とを電気的に
接続するワイヤと、上記各部品をモールドする封止樹脂
部とを備えている樹脂封止型半導体装置において、前記
半導体素子の前記タブ搭載側の面に凸部を設けて該タブ
と傍合し、該半導体素子と該タブとの間に前記封止樹脂
を介在させたことを特徴とする。また、本願用13の請
求項に記載の発明は、第12の請求項と同様の前提にお
いて、前記半導体素子の前記タブ搭載側の面を該タブと
の接合部と非接合部に分割し、該半導体素子と該タブと
の間の該非接合部に前記封止樹脂を介在させたことを特
徴とする。
〔作用〕
半導体素子のタブ搭載側の面に、半導体素子とタブとの
接合部と非接合部とを分離する手段、たとえば凸部ある
いは凹部などを設けることによって、半導体素子とタブ
との接合面積を小さくすることができる。それによって
、接合時あるいは接合後の温度変化によって生じる熱応
力を小さくすることができるので、半導体素子が破壊す
ることがない。また、半導体素子側にタブとの接合部と
非接合部とを分離する手段を設けたことによって半導体
素子が大型化するなどして寸法が変化した場合であって
も、半導体素子の搭載部材であるタブを共通に使用する
ことができる。
なお、半導体素子とタブとの接合時あるいは接合後の温
度変化によって半導体素子に発生する熱応力は、半導体
素子とタブとの接合が半導体素子の全面で行なう場合、
半導体素子の寸法が大きくなるに従って増加していく。
例として、タブに銅合金、接合材に95Pn−5Sn半
円材を使用した場合の半導体素子寸法と半導体素子に発
生する引張応力の関係を第18図に示す。 〔文献、思
出。
板本、保用、超LSIパッケージ設計用ソフトウェア、
電子材料1982年別冊、29〕前述したように、この
応力は半導体素子とタブとの線膨張係数差に起因するも
のである。従って、半導体素子とタブとの接合部の大き
さが半導体素子に発生する応力に影響することが明らか
であり、第18図の横軸を接合部寸法と置き換えても概
l118等しい結果となる。すなわち、接合部を小さく
することは半導体素子寸法を小さくするのと同等の効果
があり、半導体素子に発生する応力を低減することがで
きる。
〔実施例〕
以下、本発明の実施例を図面によって説明する。
第1図及び第2図は、本発明の半導体装置の一実施例で
あり、本実施例では樹脂封止した半導体装置を例として
いる。第1図は、樹脂封止された半導体装置の断面図、
第2図は、リードから上の部分の樹脂を取り除いた平面
図である。図において、半導体素子1のタブ2搭載側の
面1aの中央部には凸部9が設けられており、半導体素
子1はタブ2、の上に凸部9とタブ2を接合材8を介し
て接合することによって搭載されている。半導体素子1
上の電極6は、これと対応する複数のリード3とそれぞ
れワイヤ5によって電気的に接続されている。なお、図
中4はタブ吊りリードである。本実施例では、上記の部
品を封止樹脂7でモールドして半導体装置を形成してお
り、複数のリード3は、半導体装置の2方向から外部に
引き出されている。
また、半導体素子1とタブ2の間の非接合部分は間隙部
7aとなっている6本実施例によれば、半導体素子1の
タブ2搭載側の面1aに凸部9を設けてタブ2とを接合
部と非接合部を分離し、半導体素子1とタブ2とが、半
導体素子1よりも面積の小さい凸部9で接合されるので
、半導体素子1とタブ2の接合時あるいは接合後の温度
変化によって半導体素子1に発生する応力が低減され、
半導体素子1の破壊を防止することができる。
なお、この半導体装置の作製に当たっては、まず半導体
素子1とタブ2とを凸部9において接合する0次いで半
導体素子1上の電極6と各リード3とをワイヤ5にて電
気的に接続し、しかる後にこれらを封止樹脂7で封止し
て完成させることになる。
半導体素子1のタブ2搭載側の面1aに設けられる凸部
9の形状は、本実施例に図示したような長方形に限定さ
れるものではなく、第3図に例示するような形状であっ
ても良い。また、凸部9は本実施例に図示したように、
1箇所に設けるだけでなく、2箇所以上設けても良い。
さらに凸部9を設ける場所は、半導体素子1のタブ2搭
載側の而1aの中央部に限定されるものではなく、任意
の場所に設けても何ら差し支えない。
リード3を封止樹脂7の外部に引き出す方向は。
第1図に示したように2方向に限定するものではなく、
1方向あるいは3方向以上であっても何ら差し支えない
。さらに図ではリード3を封止樹脂7の外部で下方に折
り曲げるデュアル・イン・ライン型を例にとって示しで
あるが、封止樹脂7外部でのリード3は任意の方向、形
状に折り曲げても良いし、また折り曲げなくとも良い。
本実施例では、樹脂封止型の半導体装置を例にとって示
しであるが、第4図に図示するようなガラス封止型の半
導体装置など樹脂以外の封止材料によって封止されてい
、でも良い。なお1図において13はセラミック製のキ
ャップ、14はセラミック製のベース、15は低融点封
止ガラスである。
第5図は、本発明の他の実施例であり、樹脂封止した半
導体装置を例にとって示した断面図である。半導体素子
1のタブ2搭載側の面1aに設けられるタブ2との接合
材として、第5図に示すような半導体素子1のタブ2搭
載側の面1aの中央部に凹部10を設けたものであって
も良い。本実施例では、凹部10の内部に接合材8を入
れてタブ2と接合材8を介して接合しており、凹部10
以外の部分はタブ2上に直接搭載されている0本実施例
においても、半導体素子1とタブ2との接合面積を小さ
くすることができる。また、図示したように半導体素子
1とタブ2の両者間のすき間を無くすことができるので
、半導体素子1の固定をより確実に行なうことができる
。さらに凹部10の面積をその関口部よりも半導体素子
1の厚さ方向へ進むに従って広くなるようにすることに
よって、半導体素子1とタブ2との接合強度を向上する
ことができる。
凹部10の形状は、第3図に凸部9の場合で例示したの
と同様に、その形状は長方形、円形など任意の形状のも
ので良い。
第6図は、本発明のさらに他の実施例であり、樹脂封止
した半導体装置を例にとって示した断面図である。半導
体素子1のタブ2搭載側の面1aに設けられるタブ2と
の接合部として、第6図に示すような半導体素子1のタ
ブ2搭載側の面1aの中央部に連続し閉ざされた溝11
を設けて、溝11で囲まれた内側部分1bを用いたもの
でも良い8本実施例では、溝11によって囲まれた内側
部分1bとタブ2とを接合材8を介して接合し、溝11
の外側部分1cは間隙部7aとなっている。
溝11の形状は、第7図に図示したような円形。
長方形だけに限定されるものでなく連続し閉ざされた溝
を形成することができればどのような形状のものであっ
ても良い。本実施例においても、半導体素子1とタブ2
との接合面積を小さくすることができる。
第8図は、溝11によって囲まれた内側部分1bを外側
部分1cよりも凹ませたものである。
本実施例では、溝11によって囲まれて凹んでいる内側
部分1bとタブ2とを接合材8を介して接合しており、
溝11の外側部分1cはタブ2の上に直接搭載されてい
る6本実施例において、半導体素子1とタブ2との接合
面積を小さくすることができ、さらに半導体素子1の固
定を確実に行なうことができる。
第9図は1本実施例のさらに他の実施例であり、樹脂封
止した半導体装置を例にとって示した断面図である。半
導体素子1のタブ2搭載側の面1aに第10図に示すよ
うな複数の格子状の溝12を設けて、溝12によって囲
まれた面1dを半導体素子1とタブ2との接合部として
、接合材8を介して接合したものである。半導体素子1
とタブ2との接合部は、溝12によって囲まれた面の内
、どの面を用いても良く、また複数個設けても良い。
第11図は、溝12によって囲まれた複数の面の内、半
導体素子1とタブ2との接合部となる面1dを、非接合
面よりも凹ませたものである。
本実施例では、半導体素子1のタブ2搭載側の面1aに
設ける複数の格子状のF#12を半導体素子1の長辺及
び短辺にそれぞれ直角となる方向としであるが、溝12
の方向、本数及び溝12に囲まれて形成される面の形状
は任意に選ぶことができる。
第12図及び第13図は、本発明のさらに他の実施例で
あり、本実施例では樹脂封止した半導体装置を例として
いる。第12図は、樹脂封止された半導体装置の断面図
、第13図は、リードから上の部分の樹脂を取り除いた
平面図である。図において、半導体素子1のタブ2搭載
側の面1aの中央部には凸部9が設けられており、半導
体素子1は凸部9よりも大きく半導体素子1よりも小さ
いタブ2と凸部9とを接合材8を介して接合することに
よってタブ2の上に搭載されている。半導体素子1上の
電極群6は、これと対応する複数のリード3とそれぞれ
ワイヤ5によって電気的に接続されている。本実施例で
は、上記の部品を封止樹脂7でモールドして半導体装置
を形成しており、複数のり−ド3は半導体装置の2方向
から外部に引き出されている6本実施例によれば、半導
体素子1とタブ2とが半導体素子1よりも面積の小さい
凸部9で接合されるので、半導体素子1とタブ2との接
合時あるいは接合後の温度変化によって半導体素子1に
発生する応力が低減され、半導体素子1の破壊を防止す
ることができる。さらに本実施例によれば半導体素子1
の寸法が大型化するなどして外形寸法が変化し、半導体
素子1が異なる場合であっても、半導体素子1のタブ2
搭載側の面1aに凸部8を設けることができ、タブ2と
の接合が実施できるものであれば、タブ2を共通に使用
することができる。
タブ2の大きさは、本実施例に図示したように凸部9よ
り若干大きなものとするだけでなく、凸部9より大きく
半導体素子1より小さい範囲のものであれば、どのよう
な大きさのものであっても差し支えない。
また、半導体素子1のタブ2搭載側の面1aに設けられ
る半導体素子1とタブ2との接合部としては、図示した
凸部9に限定されるものではなく、第5図に示した凹部
10あるいは第6図に示した溝11によって囲まれた内
側部分1bもしくは第9図に示した複数の格子状の溝1
2によって囲まれた面1dを用いたものでも良い。さら
に半導体素子1のタブ2搭載側の面1aにタブ2との接
合部と非接合部を分離できる手段であればどのようなも
のであっても差し支えない。
第14図及び第15図は、本発明のさらに他の実施例で
あり、本実施例では、樹脂封止した半導体装置を例とし
ている。第14図は、樹脂封止された半導体装置の断面
図、第15図は、リードから上の部分の樹脂を取り除い
た平面図である6図において、半導体素子1のタブ2搭
載側の面1aの中央部には凸部9が設けられており、半
導体索子1は凸部9よりも大きく半導体素子1よりも小
さいタブ2と凸部9とを接合材8を介して接合すること
によってタブ2上に搭載されている。複数のリード3は
タブ2と同一平面にあって半導体素子1の凸部9以外の
下面に配設され、半導体素子1の短辺側において、半導
体素子1上の電極群6はこれと対応する複数のリード3
とそれぞれワイヤ5によって電気的に接続されている。
なお、図中4はタブ吊りリードである。本実施例では、
上記の部品を封止樹脂7でモールドして半導体装置を形
成しており、複数のり−ド3は半導体装置の2方向から
外部に引き出されている1本実施例によれば、半導体素
子1とタブ2とが半導体素子1よりも面積の小さい凸部
9で接合されるので、半導体素子1とタブ2との接合時
あるいは接合後の温度変化によって半導体素子1に発生
する応力が低減され、半導体素子1の破壊を防止するこ
とができる。また、半導体素子1の寸法が大型化するな
どして外形寸法が変化し、半導体素子1が異なる場合で
あってもタブ2を共通に使用することができる。さらに
本実施例によれば、大型の半導体素子1を使用した場合
でも、半導体装置の外形寸法を大きくすることなく半導
体装1t!tti−構成することができる。
第16図は、本発明のさらに他の実施例である樹脂封止
型半導体装置の断面図である。図において、半導体素子
1のタブ2搭載側の面1aの中央部には凸部9が設けら
れており、半導体素子1はタブ2の上に凸部9とタブ2
を接合材8を介して接合することによって搭載されてい
る。半導体索子1上の電極6はこれと対応するリード3
とワイヤ5によって電気的に接続されている。本実施例
では、上記の部品を封止iam”;tでモールドして半
導体装置を形成しており、封止樹脂7は半導体素子1と
タブ2の間に両者に直接液するように介在している。本
実施においても、半導体素子1とタブ2との接合面積を
小さくすることができ、半導体素子1に発生する応力が
低減され、半導体素子1の破壊を防止することができる
半導体素子1とタブ2との接合部は、接合部と非接合部
を分離することができ、半導体素子1とタブ2の間の非
接合部分に封止樹脂7が介在できるものであれば、どの
ような手段を用いても良い。
〔発明の効果〕
本発明によれば、半導体素子とタブとの接合面積を小さ
くすることができるので、接合時あるいは接合後の温度
変化による半導体素子の破壊を防止する効果がある。
また、半導体素子側にタブとの接合面積を小さくするた
めの手段を構成できるので、半導体素子の寸法が変化し
ていても、多数の半導体装置にタブを共通して使用でき
る効果もある。
【図面の簡単な説明】
第1図は本発明の一実施例の半導体装置の断面図、第2
図は第1図の半導体装置のリードから上の部分を取り除
いた平面図、第3図は凸部の形状を示す半導体素子の平
面図、第4図は本発明の一実施例のガラス封止型半導体
装置の断面図、第5図、第6図、第8図、第9図及び第
11図は夫々本発明の他の実施例の半導体装置の断面図
、第7図は溝の形状を示す半導体素子の平面図、第10
図は格子状の溝の形状を示す半導体素子の平面図、第1
2図は本発明のさらに他の実施例の半導体装置の断面図
、第13図は第12図の半導体装置のリードから上の部
分を取り除いた平面図、第14図は本発明のさらに他の
実施例の半導体装置の断面図、第15図は第14図の半
導体装置のリードから上の部分を取り除いた平面図、第
16図は本発明のさらに他の実施例の樹脂封止型半導体
装置の断面図、第17図は従来の半導体装置を示す断? 面図、第1を図は素子応力と素子寸法の関係を示す特性
図である。 l・・・半導体素子、1a・・・半導体素子のタブ搭載
面。 2・・・タブ、3・・・リード、5・・・ワイヤ、6・
・・電極、7・・・封止樹脂、8・・・接合材、9・・
・凸部、1o・・・凹部、11・・・溝、12・・・格
子状の溝。 代理人 弁、埋土 小川勝男  ′ 等 j 図 芹 2 図 第 4 図 ≦14F 芽 S 図 芥 2 図 芽 2 図 1図 イ// gJ 茅 73図 !it’)7 手ノ5区 ■77図 渫Y杉六 ノ°伝〜

Claims (1)

  1. 【特許請求の範囲】 1、電極群を有する半導体素子と該半導体素子を搭載す
    るタブと該タブに連らなるタブ吊りリードを含むリード
    群と該各リードとこれに対応する前記各電極とを電気的
    に接続するワイヤとを具備する半導体装置において、前
    記半導体素子の前記タブ搭載側の面に少なくとも一つの
    凸部を設けて、該凸部と、該タブとを間接に接合する一
    方、前記凸部以外の部分は前記タブ上に直接もしくは間
    接にあるいは間隙部を介して搭載したことを特徴とする
    半導体装置。 2、特許請求の範囲第1項記載の半導体装置において、
    前記半導体素子の前記タブ搭載側の面に少なくとも一つ
    の凹部を設けて、該凹部と該タブとを間接に接合する一
    方、前記凹部以外の部分は前記タブ上に直接もしくは間
    接にあるいは間隙部を介して搭載したことを特徴とする
    半導体装置。 3、前記凹部の面積を該凹部の開口部より前記半導体素
    子の厚さ方向に進むに従つて広くしたことを特徴とする
    特許請求の範囲第2項記載の半導体装置。 4、特許請求の範囲第1項記載の半導体装置において、
    前記半導体素子の前記タブ搭載側の面に少なくとも一つ
    の連続しかつ閉ざされた溝を設けて、該溝によつて分割
    された内側部分と該タブとを間接に接合する一方、外側
    部分は前記タブ上に直接もしくは間接にあるいは間隙部
    を介して搭載したことを特徴とする半導体装置。 5、前記半導体素子の前記タブ搭載側の面に連続しかつ
    閉ざされた溝を設けて、該溝によつて分割された内側部
    分が外側部分よりも凹んでいることを特徴とする特許請
    求の範囲第4項記載の半導体装置。 6、特許請求の範囲第1項記載の半導体装置において、
    前記半導体素子の前記タブ搭載側の面に複数の格子状の
    溝を設けて、該溝によつて囲まれた少なくとも一つの面
    を接合部として該タブと間接に接合する一方、非接合部
    は前記タブ上に直接もしくは間接にあるいは間隙部を介
    して搭載したことを特徴とする半導体装置。 7、前記格子状の溝によつて囲まれた少なくとも一つの
    接合部が非接合部よりも凹んでいることを特徴とする特
    許請求の範囲第6項記載の半導体装置。 8、電極群を有する半導体素子と該半導体素子を搭載す
    るタブと該タブに連らなるタブ吊りリードを含むリード
    群と該各リードとこれに対応する前記各電極とを電気的
    に接続するワイヤとを具備する半導体装置において、前
    記タブの大きさを前記半導体素子の該タブ搭載側の面に
    少なくとも一つ設けた凸部より大きくかつ該半導体素子
    よりも小さくして、該凸部と該タブとを間接に接合する
    ことを特徴とする半導体装置。 9、前記凸部の下面を除く前記半導体素子の下面に、複
    数のリードを配設したことを特徴とする特許請求の範囲
    第8項記載の半導体装置。 10、電極群を有する半導体素子と該半導体素子を搭載
    するタブと該タブに連らなるタブ吊りリードを含むリー
    ド群と該各リードとこれに対応する前記各電極とを電気
    的に接続するワイヤとを具備する半導体装置において、
    前記半導体素子の前記タブ搭載側の面を、該タブと間接
    に接合する接合部と非接合部とに分割することを特徴と
    する半導体装置。 11、電極群を有する半導体素子と該半導体素子を搭載
    するタブと該タブに連らなるタブ吊りリードを含むリー
    ド群と該各リードとこれに対応する前記各電極とを電気
    的に接続するワイヤとを具備する半導体装置において、
    前記半導体素子の前記タブ搭載側の面を、該タブと間接
    に接合する接合部と非接合部とに分割し、該タブの大き
    さを前記接合部よりも大きくかつ前記半導体素子よりも
    小さくしたことを特徴とする半導体装置。 12、電極群を有する半導体素子と該半導体素子を搭載
    するタブと該タブに連らなるタブ吊りリードを含むリー
    ド群と該各リードとこれに対応する前記各電極とを電気
    的に接続するワイヤと、上記各部品をモールドする封止
    樹脂部とを備えている樹脂封止型半導体装置において、
    前記半導体素子の前記タブ搭載側の面に少なくとも一つ
    の凸部を設けて、該凸部と該タブとを間接に接合する一
    方、該凸部以外の部分に該半導体素子と該タブに直接接
    するように前記封止樹脂を介在させたことを特徴とする
    樹脂封止型半導体装置。 13、特許請求の範囲第12項記載の樹脂封止型半導体
    装置において、前記半導体素子の前記タブ搭載側の面を
    該タブと間接に接合する接合部と非接合部とに分割し、
    該非接合部に該半導体素子と該タブに直接接するように
    前記封止樹脂を介在させたことを特徴とする樹脂封止型
    半導体装置。
JP63228734A 1988-09-14 1988-09-14 半導体装置 Pending JPH0278234A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63228734A JPH0278234A (ja) 1988-09-14 1988-09-14 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63228734A JPH0278234A (ja) 1988-09-14 1988-09-14 半導体装置

Publications (1)

Publication Number Publication Date
JPH0278234A true JPH0278234A (ja) 1990-03-19

Family

ID=16880979

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63228734A Pending JPH0278234A (ja) 1988-09-14 1988-09-14 半導体装置

Country Status (1)

Country Link
JP (1) JPH0278234A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012168959A1 (ja) * 2011-06-06 2012-12-13 パイオニア株式会社 半導体チップ、これを備えた半導体装置および半導体チップの製造方法
JP2015144228A (ja) * 2013-12-24 2015-08-06 アイシン精機株式会社 半導体装置
EP2947692A3 (en) * 2013-12-20 2016-01-13 Analog Devices, Inc. Integrated device die and package with stress reduction features
JP2016143694A (ja) * 2015-01-30 2016-08-08 三菱電機株式会社 半導体装置
US10287161B2 (en) 2015-07-23 2019-05-14 Analog Devices, Inc. Stress isolation features for stacked dies
US11127716B2 (en) 2018-04-12 2021-09-21 Analog Devices International Unlimited Company Mounting structures for integrated device packages
US11664340B2 (en) 2020-07-13 2023-05-30 Analog Devices, Inc. Negative fillet for mounting an integrated device die to a carrier

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012168959A1 (ja) * 2011-06-06 2012-12-13 パイオニア株式会社 半導体チップ、これを備えた半導体装置および半導体チップの製造方法
EP2947692A3 (en) * 2013-12-20 2016-01-13 Analog Devices, Inc. Integrated device die and package with stress reduction features
US9343367B2 (en) 2013-12-20 2016-05-17 Analog Devices, Inc. Integrated device die and package with stress reduction features
US9698127B2 (en) 2013-12-20 2017-07-04 Analog Devices, Inc. Integrated device die and package with stress reduction features
JP2015144228A (ja) * 2013-12-24 2015-08-06 アイシン精機株式会社 半導体装置
JP2016143694A (ja) * 2015-01-30 2016-08-08 三菱電機株式会社 半導体装置
US10287161B2 (en) 2015-07-23 2019-05-14 Analog Devices, Inc. Stress isolation features for stacked dies
US11127716B2 (en) 2018-04-12 2021-09-21 Analog Devices International Unlimited Company Mounting structures for integrated device packages
US11664340B2 (en) 2020-07-13 2023-05-30 Analog Devices, Inc. Negative fillet for mounting an integrated device die to a carrier

Similar Documents

Publication Publication Date Title
US5365106A (en) Resin mold semiconductor device
KR950012921B1 (ko) 수지봉지형 반도체장치
JPH0245969A (ja) 半導体装置の製造方法
JPH02138761A (ja) 半導体装置
JPH04280664A (ja) 半導体装置用リードフレーム
US7508055B2 (en) High heat release semiconductor and method for manufacturing the same
TWI292213B (ja)
JPH047848A (ja) 樹脂封止型半導体装置の製造方法とそれに用いるリードフレーム
JPH0278234A (ja) 半導体装置
JPH11214606A (ja) 樹脂封止型半導体装置及びリードフレーム
KR100623606B1 (ko) 비지에이형 반도체 장치의 제조방법, 비지에이형 반도체 장치용 티에이비 테이프, 및 비지에이형 반도체 장치
JP2006186282A (ja) 半導体装置およびその製造方法
JPH0974158A (ja) 高電力混成集積回路用パッケージ
JPH0456143A (ja) 半導体装置および半導体装置の製造方法
JP3545584B2 (ja) 半導体装置の製造方法
JP2005175512A (ja) 半導体装置
JPH02134854A (ja) 樹脂封止型半導体装置
JP2024007794A (ja) 半導体装置
JPH0750388A (ja) 樹脂封止型半導体装置及び製造方法
JPH03105957A (ja) 半導体集積回路装置
JP2000260936A (ja) 半導体装置およびその製造方法
JPH09181256A (ja) 半導体装置
KR970000973Y1 (ko) 반도체장치
JPS60210845A (ja) 樹脂封止型半導体装置
JPH08204062A (ja) ボールグリッドアレイ型半導体装置およびその製造方法