KR970000973Y1 - 반도체장치 - Google Patents

Abstract

내용 없음.

Description

반도체장치

제1도는 본 고안의 1실시예의 수지봉지형 반도체장치를 도시한 단면도.

제2도는 제1도의 수지봉지형 반도체장치의 조립과정에 있어서 반도체소자에 내부리이드를 부착한 상태를 도시한 사시도.

제3도는 본 고안의 다른 실시예의 수지봉지형 반도체장치의 단면도.

제4도∼제6도는 각각 본 고안의 또 다른 실시예의 수지봉지형 반도체장치 내부에 있어서의 내부리이드의 접속 방법을도시한 부분단면 평면도.

제7도는 제6도의 수지봉지형 반도체장치의 단면도.

제8도는 본 고안의 또 다른 실시예의 수지봉지형 반도체장치에 있어서의 반도체소자의 적층상태를 도시한 사시도.

제9도 및 제10도는 각각 본 고안의 또 다른 실시예의 수지봉지형 반도체장치의 단면도.

본 고안은 수지봉지형 반도체장치에 관한 것으로, 특히 여러개의 반도체소자를 고밀도로 일체로 봉지하는데 적합한 반도체장치에 관한 것이다.

제한된 외형치수의 수지봉지형 반도체장치내에서 반도체소자의 집적도를 향상시키는 방법으로서, 종래 일본국 특허공개공보 소화 62-109333호에 기재된 바와 같이 1매의 리이드 프레임의 양면에 반도체소자를 부착하여 일체로 수지몰드하는 방법이나 또는 일본국 특허공개공보 소화57-148362호, 일본국 특허공개공보 소화62-119952호에 기재된 바와 같이 한쪽면에만 반도체소자늘 부착한 리이드 프레임을 여러매 적층해서 일체로 수지몰드하는 방법이 알려져 있다.

상기 종래의 기술중 리이드 프레임의 양면에 반도체소자를 탑재하는 방법은 먼저 리이드 프레임의 한쪽면의 반도체소자에 대해서 금속세선을 사용하여 반도체소자 표면의 전극부와 리이드 프레임의 리이드부를 와이어본딩 접속하고, 다음에 이것을 반전해서 반대측의 면에 부착한 반도체소자의 와이어본딩을 실행할 필요가 있었다.

이 때문에 와이어본딩을 2회로 나누어 실행하는 것이 필요하게 되어 공정수가 증가할 뿐만 아니라 이미 와이어본딩이 종료한 측의 면을 지지대 위에 고정해서 반대면의 와이어본딩을 실행하기 때문에, 먼저 와이어본딩을 실행한 측의 금속세선이 변형해서 다른 금속세선과 접촉하거나 파손된다고 하는 문제가 있었다.

한편, 여러개의 리이드 프레임을 사용하는 방법에서는 수지몰드 전에 미리 리이드 프레임끼리를 스폿 용접등으로 조립해두고, 통상의 1매의 리이드 프레임을 상하에서 끼우는 2분할 구조의 몰드금형을 사용해서 수지몰드를 실행하거나 또는 여러개의 리이드 프레임에 대응할 수 있는 3분할 이상의 복잡한 구조의 몰드금형을 사용해서 수지몰드를 실행할 필요가 있어, 어느 경우에도 조립시의 작업성이 나빠진다고 하는 문제가 있었다.

또, 일본국 특허공개공보 소화62-109333호에 개시되어 있는 반도체소자와 리이드의 접속에 와이어본딩을 사용하는 방법에서는 적층된 각각의 반도체소자마다 금속세선을 산모양으로 결선하기 위한 높이를 확보할 필요가 있어 반도체장치 전체의 두께를 얇게할 수 없다는 문제도 있었다.

본 고안의 목적은 조립시의 작업성이 뛰어나며 또한 여러개의 반도체소자를 고밀도로 적층해서 일체로 봉지한 반도체장치를 제공하는 것이다.

상기 목적은 여러개의 반도체소자, 이 여러개의 반도체소자의 회로면상에 형성한 전극, 이 전극에 한쪽을 접합한 금속박으로 이루어지는 내부리이드, 이 내부리이드의 다른쪽에 한쪽을 접합한 외부리이드 및 여러개의 반도체소자, 전극, 내부리이드, 외부리이드의 일부를 봉지하는 봉지재를 마련한 반도체장치에 있어서, 반도체소자의 회로를 형성한 면끼리를 대향시키고, 대향된 내부리이드의 위치를 서로 어긋나게 해서 적층한 것에 의해 달성된다.

상기 목적은 여러개의 반도체소자, 이 여러개의 반도체소자의 회로면상에 형성한 전극, 이 전극에 한쪽을 접합한 금속박으로 이루어지는 내부리이드, 이 내부리이드의 다른쪽에 한쪽을 접합한 외부리이드 및 여러개의 반도체소자, 전극, 내부리이드, 외부리이드의 일부를 봉지하는 봉지재를 마련한 반도체장치에 있어서, 반도체소자의 회로를 형성하고 있지 않는 면끼리를 대향시켜서 적층한 것에 의해 달성된다.

상기 목적은 여러개의 반도체소자, 이 여러개의 반도체소자의 뢰로면상에 형성한 전극, 이 전극에 한쪽을 접합한 금속박으로 이루어지는 내부리이드, 이 내부리이드의 다른쪽에 한쪽을 접합한 외부리이드 및 여러개의 반도체소자, 전극, 내부리이드, 외부리이드의 일부를 봉지하는 봉지재를 마련한 반도체장치에 있어서, 여러개의 반도체소자중 1개의 반도체소자에 있어서의 회로를 형성한 면과 다른 1개의 반도체소자에 있어서의 회로를 형성하고 있지 않는 면을 서로 대향시켜서 적층한 것에 의해 달성된다.

상기 목적은 대향된 내부리이드의 위치를 서로 어긋나게 해서 적층한 것에 의해 달성된다.

상기 목적은 적층된 각각의 반도체소자의 내부리이드를 외부리이드에 공통으로 접합한 것에 의해 달성된다.

상기 구성에 의하면, 반도체소자 각각의 내부리이드는 모두 외부리이드의 한쪽면에 접합할 수 있으므로 하층측 반도체소자의 내부리이드와 외부리이드를 접합하고, 다음에 상층측 반도체소자의 내부리이드와 외부리이드를 접합할 수 있으므로 반도체소자를 반전하는 공정이 필요없게 되고, 봉지공정에서는 통상의 2분할 몰드금형을 사용할 수 있으므로 조립시의 작업성을 향상시킬 수 있다.

또, 금속박으로 이루어지는 내부리이드를 반도체소자의 회로면과 대략 동일한 높이에서 수평방향으로 연장해서 마련하여 외부리이드와 접합하므로, 반도체장치의 두께를 얇게할 수 있게 된다.

이하, 본 고안의 실시예를 도면에 따라 설명한다.

제1도는 본 고안의 1실시예인 수지봉지형 반도체장치의 단면도이다. 2개의 반도체소자 (1a), (1b)는 각각의 회로면상의 전극에 금이나 땜납등으로 형성된 범프 (2a), (2b)를 거쳐서 금속박제의 내부리이드 (3a)(, (3b)가 열압착되어 있다. 내부리이드 (3a), (3b)를 부착한 2개의 반도체소자 (1a),(1b)는 서로 그 회로형성면측을 대향시켜서 적층되어 있고, 내부리이드 (3a),(3b)는 2개의 반도체소자 (1a),(1b) 사이에 놓여진 영역의 바깥측에서 외부리이드(4)의 한쪽면에 열압착되어 있다. 또, 이들의 각 부재는 외부리이드(4)의 외부전기접속부를 제외하고 봉지수지(5)에 의해서 몰드되어 있다.

제2도에 도시한 바와 같이 이 수지봉지형 반도체장치를 조립하기 위해서는 먼저 각각의 반도체소자(1)에 내부리이드(3)을 부착한 것을 형성한다. 내부리이드(3)을 접합하기 위한 범프(2)는 미리 반도체소자(1)의 전극부에 도금이나 열압착 등에 의해 형성해두고, 그 다음에 내부리이드(3)을 열압착해도 좋고, 반대로 내부리이드(3)측에 범프(2)를 마련해두고 반도체소자(1)의 전극부에 열압착해도 좋다.

내부리이드(3)은 두께 10∼100μm정도의 동, 동합금 또는 그밖의 금속박으로 에칭 또는 프레스에 의해서 형성한다. 금속박만을 사용해서 제2도에 도시한 것보다 바깥측 부분에서 각 내부리이드(3)이 서로 연결되도록 외부프레임과 일체로 각 내부리이드(3)을 형성해 두고, 반도체소자(1)과의 접합을 실행한 후 외부프레임부를 분리해도 좋고, 또 폴리이미드, 유리에폭시 등의 고분자막에 금속박 패턴을 접착한 것을 사용해서 반도체소자(1)을 접합한 후 불필요한 부분을 분리해도 좋다. 고분자막을 사용하는 경우에는 내부리이드(3)중 반도체소자(1) 또는 외부리이드(4)와의 접합을 실행하는 부분 이외의 영역에 고분자막이 접착된 상태에서 수지몰드를 실행해도 좋다. 어느 경우에도 통상의 TAB기술(Tape Automated Bonding)에 의해서 용이하게 접합을 실행할 수 있다.

제3도는 본 고안의 다른 실시예의 수지봉지형 반도체장치의 단면도이다. 본 실시예의 경우에는 상하의 반도체소자(1a),(1b)의 동일위치의 전극에 내부리이드(3a),(3b)가 부착되어 있다. 상하로 중첩된 내부리이드(3a),(3b)는 각각 다른 방향으로 인출되어 다른 외부리이드(4)에 접속되어 있다. 이 경우, 상하의 내부리이드(3a),(3b)는 서로 전기적으로 절연하는 것이 필요하게 되므로, 상하의 반도체소자(1a),(1b)를 중첩시킬 때, 사이에 절연을 위한 절연수지(6)을 끼워두는 것이 필요하게 된다. 본 실시예에 의하면, 상하의 반도체소자(1a),(1b)의 전극의 위치를 공통화 할 수 있다는 효과가 있다.

제4도는 본 고안의 또 다른 실시예인 수지봉지형 반도체장치의 하측의 반도체소자(1a)에 접합된 내부리이드(3a)보다 위쪽 부분을 일부 제거해서 도시한 부분단면 평면도이다. 위쪽의 반도체소자(1b)의 내부리이드(3b)는 그 위치를 점선으로 가상하고 있다.

본 실시예에 있어서는 2개의 반도체소자(1a),(1b)에서 각각 개별의 외부리이드(4a)를 사용하고 있는 것 이외에 일부의 외부리이드(4b)는 2개의 반도체소자(1a),(1b)에 공통으로 되어 있다.

또 다른 일부의 리이드(4c)는 반도체소자(1a),(1b) 사이의 상호 접속에만 이용되고 있고, 봉지수지(5)의 외부로는 인출되어 있지않다. 본 실시예와 같이 내부리이드(3a),(3b)와 외부리이드(4a), (4b),(4c)를 접속하면 반도체소자(1a),(1b) 사이에서 외부리이드(4)를 공용하거나 상호접속을 실행하거나 할 수가 있다. 이 경우 모든 외부리이드(4)를 내부의 상호접속 전용 리이드(4c)로 하는 것은 반도체장치로서의 기능상 무의미하게 되지만, 그 이외의 조합이면 개별의 외부리이드(4a) 공통의 외부리이드(4b) 및 상호접속용 외부리이드(4c)를 임의의 갯수를 조합해서 사용해도 좋다.

제5도는 본 고안의 또 다른 실시예인 수지봉지형 반도체장치의 아래쪽의 반도체소자(1a)에 접합된 내부리이드(3a)보다 위쪽 부분을 일부 제거해서 도시한 부분단면 평면도이다. 상측의 반도체소자(1b) 및 내부리이드(3b)는 그 위치를 점선에 의해서 가상하고 있다. 본 실시예에 있어서 상하의 반도체소자(1a),(1b)는 서로 경면 대칭의 전극 배치로 되어 있고, 회로형성면 끼리를 대향시켰을 때 동일기능의 전극끼리가 동일위치에서 대향하도록 되어 있다. 반도체소자(1a),(1b)는 내부리이드(3a),(3b)가 서로 중첩되지 않도록 내부리이드(3a),(3b)의 배열방향으로 약간 어긋나게해서 중첩되어 있고, 상하의 반도체소자(1a)와 (1b)에서 쌍으로된 2개의 내부리이드(3a),(3b)는 공통의 외부리이드(4b)에 접합된다. 본 실시예에 의하면 반도체소자(1a),(1b)를 동일한 회로 구성을 갖는 2개의 메모리소자로 한 경우 대략 반도체소자 1개분용의 외형치수내에 2배의 메모리용량을 갖고, 게다가 1개의 반도체소자로 이루어지는 경우와 마찬가지의 외부배선 접속이 가능한 수지봉지형 반도체장치를 용이하게 제작할 수가 있다. 또한, 이 경우도 반도체소자(1a),(1b)의 회로구성 또는 입출력신호의 형태에 따라서는 제4도와 마찬가지의 각각의 반도체소자(1a),(1b)에 전용의 외부리이드(4a) 또는 수지봉지(5)의 외부로 인출되지 않는 반도체소자(1a),(1b)사이의 상호접속용 외부리이드(4c)를 병용하는 것은 상관없다.

제6도는 본 고안의 또 다른 실시예인 수지봉지형 반도체장치의 하측의 반도체소자(1a)에 접합된 내부리이드(3a)보다 위쪽 부분을 일부 제거해서 도시한 부분단면 평면도이다. 상측의 반도체소자(1b) 및 내부리이드(3b)는 그 위치를 점선에 의해서 가상하고 있다. 또, 제7도는 제6도의 수지봉지형 반도체장치의 단면도이다. 본 실시예에 있어서 반도체소자(1a),(1b)의 전극은 각각 반도체소자의 중앙부에 1열로 배치되어 있고, 모두 동일배치로 되어있다. 각 내부리이드 (3a),(3b)는 이 반도체소자(1a),(1b) 중앙부의 전극에 범프(2)를 거쳐서 접합되어 반도체소자(1a),(1b)의 변의 바깥쪽까지 인출되어 있다. 하측의 각 내부리이드(3a) 및 상측의 각 내부리이드(3b)에는 각각 고분자막(7aq),(7b)가 미리 접착되어 있고, 내부리이드(3a),(3b)의 변형을 방지함과 동시에 반도체소자(1a),(1b)와 내부리이드(3a),(3b)의 접근에 의한 정전용량의 증가를 방지하고 있다.

2개의 반도체소자(1a),(1b)는 각각의 내부리이드(3a),(3b)가 서로 중첩되지 않도록 내부리드(3a),(3b)의 배열방향으로 약간 어긋나게해서 중첩되어 있고, 상하의 반도체소자(1a),(1b)에서 쌍으로 된 2개의 내부리이드(3a),(3b)는 공통의 외부리이드(4b)에 접합되어 있다.

본 실시예와 같이 반도체소자(1a),(1b)의 전극배치를 중앙 1열로 하면, 전극배치가 경면대칭으로 된 2종류의 반도체소자를 만들지 않아도 동일한 반도체소자를 2개 사용하는 것에 의해서 경면배치의 내부리이드 접속을 실행할 수가 있다.

내부리이드(3a),(3b)에 접착하는 고분자막(7a),(7b)로서는 두께 10∼200μm정도의 폴리이미드나 유리에폭시 등의 막이 좋고, 고분자막의 베이스재에 금속박의 내부리이드를 접착한 소위 TAB테이프 형상이라도 좋고, 내부리이드(3a),(3b)의 패턴을 형성한 금속박 테이프의 소정부분에 필요한 면적 만큼의 고분자막(7a),(7b)를 접착한 것이라도 좋다. 또, 반도체소자(1a),(1b)와 내부리이드(3a),(3b) 사이의 정전용량을 저감하는 것만의 목적이라면 고분자막(7a),(7b)를 내부리이드(3a),(3b)에 접착하지 않고, 바너도체소자(1a),(1b)의 회로형성면측에 접착해 두거나 또는 마찬가지의 고분자재료를 회로형성면에 도포해두는 것만으로도 좋다. 고분자막(7a),(7b)가 덮는 영역은 수지봉지(5)에 의해서 몰드되는 범위내이면 내부리이드(3a),(3b)의 반도체소자(1a),(1b) 및 외부리이드(4b)와의 접합부 이외의 전체의 넓은 영역이라도 좋고, 반대로 내부리이드(3a),(3b)와 반도체소자(1a),(1b)의 간극중의 극히 일부만이라도 좋다. 수지몰드시에 중첩된 반도체소자(1a),(1b) 사이에 봉지수지(5)를 유입시키는 경우는 고분자막(7a),(7b)의 크기를 최소한으로하여 봉지수지(5)의 유입저항을 저감시키는 것이 바람직하다.

또, 제6도의 실시예에서는 상하의 반도체소자(1a),(1b)의 위치를 서로 어긋나게하는 것에 의해 내부리이드(3a),(3b)의 중첩을 방지하였지만, 전극위치가 상하로 중첩된 경우라도 상하의 내부리이드(3a),(3b)의 인출방향을 변경하는 것에 의해서 상하 공통의 외부리이드(4b)에 접속을 실행할 수 있는 것은 물론이다. 또, 동일 반도체소자를 사용할 수 있다는 효과는 얻어지지 않지만, 중앙 1열 배치의 전극인 경우에도 상하의 내부리이드(3a),(3b)끼리가 중첩되지 않도록 미리 전극배치를 변경한 2종류의 반도체소자(1a),(1b)를 사용하는 것은 가능하다. 또, 고집적이고 게다가 조립시의 작업성이 뛰어난 수지봉지형 반도체장치를 얻는다고 하는 본 고안의 목적 자체는 반도체소자 회로형성면상의 전극이 반도체소자의 바깥둘레부, 중앙부 뿐만 아니라 그 이외의 임의의 위치에 있는 경우에도 달성할 수 있다.

제8도는 본 고안의 또 다른 실시예인 수지봉지형 반도체장치의 반도체소자를 적층한 상태를 도시한 사시도이다. 본 실시예에 있어서는 치수가 큰 반도체소자(1a)에 대향해서 치수가 작은 2개의 반도체소자(1b),(1c)가 중첩되어 있고, 각각의 반도체소자(1a),(1b),(1c)에 대응해서 내부리이드(3a),(3b),(3c)가 부착되어있다.

본 고안은 이 실시예와 같이 3개 이상의 반도체소자를 갖는 수지봉지형 반도체장치에도 적용할 수 있다. 제8도의 하측의 반도체소자(1a)도 상측과 마찬가지로 2개로 분할해도 좋으며, 이 경우 반도체소자의 개수는 4개로 된다.

제9도 및 제10도는 본 고안의 또 다른 실시예인 수지봉지형 반도체장치의 단면도이다. 제9도에 있어서는 2개의 반도체소자(1a),(1b)가 서로 그 반회로형성면측을 대향시켜서 접착되어 있고, 각 반도체소자(1a),(1b)의 회로형성면측에 부착된 내부리이드(3a),(3b)는 대략 반도체소자(1a),(1b)의 1개의 두께만큼 상하로 구부러져서 외부리이드(4)의 한쪽면에 접착되어 있다. 한편, 제10도에서는 2개의 반도체소자(1a),(1b)의 회로형성면이 동일방향을 향해서 적층되어 있고, 각각 부착된 내부리이드(3a),(3b)중의 상하 한쪽 또는 양쪽이 상하방향으로 구부려져서 외부리이드(4)의 한쪽면에 접합되어 있다.

제9도, 제10도의 실시예의 경우에도 내부리이드(3a),(3b)와 외부리이드(4)의 접합을 리이드 프레임의 한쪽에서만 실행할 수 있고, 또 장치 전체의 두께도 와이어본딩을 사용하는 경우에 비해서 얇게할 수 있다.

또, 제9도의 실시예의 경우에는 2개의 반도체소자(1a),(1b)사이의 열전도가 양호하게 되므로, 반도체소자(1a),(1b)사이의 온도차가 작게된다는 효과가 있다. 또, 제10도의 실시예의 경우에는 각 반도체소자(1a),(1b)가 동일방향을 향하므로, 경면대칭의 2종류의 반도체소자를 형성할 필요가 없게 되고 또 상하방향으로 3개 이상의 반도체소자를 적층하는 것도 가능하게 된다.

본 고안에 의하면 반도체소자 각각의 내부리이드는 모두 외부리이드의 한쪽면에 접합할 수 있으므로, 리이드의 접합공정에서는 반도체소자를 반전하는 공정이 필요없게 되고, 봉지공정에서는 통상의 2분할 몰드금형을 사용할 수 있으므로, 조립시의 생산성이 향상도는 효과가 얻어진다.

또, 금속박으로 이루어지는 내부리이드를 반도체소자의 회로면과 대략 동일한 높이에서 수평방향으로 연장해서 마련하여 외부리이드와 접합하므로, 반도체장치의 두께를 얇게하는 효과가 얻어진다.

Claims (5)

1. (정정)적층해서 배치된 여러개의 반도체소자, 여러개의 리이드를 사용해서 상기 반도체소자의 바깥둘레에서 떨어진 위치에 배치 형성된 여러개의 외부리이드 및 상기 반도체소자의 각 전극과 이것에 대응하는 상기 외부리이드를 접속하는 여러개의 내부리이드를 갖고, 상기 외부리이드의 외부와의 접속부를 제외한 전체를 수지에 의해 봉지한 반도체장치에 있어서, 상기 각 반도체소자 상호의 전극이 적층상태에서 중첩되지 않도록 위치를 어긋나게 해서 배치되고, 모든 상기 내부리이드가 상기 외부리이드의 동일한 측의 면에 접속되고 또한 여러개의 상기 반도체소자의 적어도 일부의 전극에 접속된 상기 내부리이드가 동일한 상기 외부리이드에 위치를 어긋나게 해서 공통으로 접속된 것을 특징으로 하는 반도체장치.
2. (정정)제1항에 있어서, 상기 여러개의 반도체소자의 회로를 형성한 면끼리를 대향시켜서 적층한 것을 특징으로 하는 반도체장치.
3. (정정)제1항에 있어서, 상기 여러개의 반도체소자의 회로를 형성하고 있지 않은 면끼리를 대향시켜서 적층한 것을 특징으로 하는 반도체장치.
4. (정정)제1항에 있어서, 상기 여러개의 반도체소자중의 회로를 형성한 면과 회로를 형성하고 있지 않은 면을 대향시켜서 적층한 것을 특징으로 하는 반도체장치.
5. (정정)제1항에 있어서, 상기 내부리이드는 금속박으로 이루어지는 것을 특징으로 하는 반도체장치.