WO2012168959A1 - 半導体チップ、これを備えた半導体装置および半導体チップの製造方法 - Google Patents

半導体チップ、これを備えた半導体装置および半導体チップの製造方法 Download PDF

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Abstract

　本発明は、簡単な加工により、二次実装により生ずる半導体チップへの応力の影響を軽減することができる半導体チップ、これを備えた半導体装置および半導体チップの製造方法を提供することを課題としている。　本発明の半導体チップは、ダイボンド材を介して、チップ支持基板上に接着固定される半導体チップであって、チップ支持基板に接着固定される半導体チップの裏面側が、接着部と非接着部とから成る凹凸形状に形成されていることを特徴とする。

Description

半導体チップ、これを備えた半導体装置および半導体チップの製造方法
　本発明は、ダイボンド材を介して、チップ支持基板上に接着固定される半導体チップ、これを備えた半導体装置および半導体チップの製造方法に関するものである。
　従来、この種の半導体装置として、チップ支持面を有するチップ搭載部と、チップ搭載部の周囲に配置した複数のリードと、ペースト材を介してチップ搭載部のチップ支持面に接着固定した半導体チップと、半導体チップと複数のリードとを接続するワイヤと、複数のリード、半導体チップおよびワイヤをチップ搭載部上に樹脂封止する封止体と、を備えたものが知られている（特許文献１参照）。
　また、この半導体装置では、チップ支持面の外形サイズが、半導体チップの裏面サイズより小さく形成され、且つチップ支持面の周縁部に、これより低い段差部が形成されている。
　これにより、封止体の裏面へのダイボンド材の流出を防止し、半導体チップの品質や信頼性を向上するようにしている。
特開２００９－７６６５８号公報
　ところで、この種の半導体装置において、特にアナログＩＣ等では、回路基板にマウント（二次実装）するときに、半田実装時の熱的影響や熱収縮に基づく残留応力により、チップ搭載部（チップ支持基板）を介して半導体チップに物理的影響および電気的影響を及ぼすことが知られている。すなわち、マウント時の残留応力等により、半導体チップが剥がれたり、半導体チップ（アナログＩＣ）の出力信号に不具合が生ずる。
　上記従来の半導体装置では、チップ支持面の外形サイズが、半導体チップの裏面サイズより小さく形成されているため、チップ搭載部（チップ支持基板）と半導体チップとの接着面積が小さくなり、半導体チップに対するチップ搭載部からの応力を軽減することができる。
　しかし、チップ搭載部（チップ支持基板）に段差部、言い換えればチップ支持面となる凸部を形成する必要があり、チップ搭載部の加工が煩雑になる問題があった。すなわち、この凸部は、単体のチップ搭載部に対し加工を行う必要があると共に、位置的にリード等を回避して形成する必要があり、加工効率や位置的制約等の点で、チップ搭載部の加工が煩雑になる問題があった。
　本発明は、簡単な加工により、二次実装により生ずる半導体チップへの応力の影響を軽減することができる半導体チップ、これを備えた半導体装置および半導体チップの製造方法を提供することを課題としている。
　本発明の半導体チップは、ダイボンド材を介して、チップ支持基板上に接着固定される半導体チップであって、チップ支持基板に接着固定される半導体チップの裏面側が、接着部と非接着部とから成る凹凸形状に形成されていることを特徴とする。
　この構成によれば、半導体チップの裏面側が、接着部と非接着部とから成る凹凸形状に形成されているため、裏面側全体が平坦（接着部）な場合に比して、チップ支持基板との接触面積（接着面積）を小さくすることができる。これにより、二次実装（回路基板へのマウント）により生じる半導体チップへの応力を軽減させることができる。すなわち、二次実装時の半導体チップへの物理的影響および電気的影響を軽減することができ、半導体チップ自体の品質や信頼性を向上させることができる。また、半導体チップ側を凹凸形状としているため、形成される接着部および非接着部の位置的自由度が増すと共に、加工が煩雑になることもない。
　この場合、非接着部は、半導体チップの裏面側における４辺の周縁部うち少なくとも一方の平行な２辺の周縁部に形成されていることが好ましい。
　この構成によれば、半導体チップの裏面側対称位置に非接着部をバランス良く形成することができると共に、半導体チップに対して非接触部を簡単に形成することができる。
　この場合、非接着部は、チップ化前のウェーハレベルの状態で、研削により形成した溝であることが好ましい。
　この構成によれば、ウェーハレベルで溝を研削することにより、複数の半導体チップに対し非接触部を一括して形成することができ、非接着部を簡単に形成することができる。なお、溝の研削は、半導体チップの分断前に行うことが好ましい。
　本発明の半導体装置は、上記の半導体チップと、半導体チップを支持するチップ支持基板と、半導体チップをチップ支持基板に接着固定するダイボンド材と、チップ支持基板上に半導体チップを封止する封止材と、を備えたことを特徴とする。
　この構成によれば、二次実装において、半導体チップに対する応力を軽減し得る半導体装置を提供することができる。これにより、二次実装時の半導体チップへの物理的影響および電気的影響を軽減することができ、半導体装置自体の品質や信頼性を向上させることができる。なお、ダイボンド材として、銀ペーストを用いることが好ましく、且つ銀ペーストは、接着強度をアップさせるべく、接着部から非接着部に向ってフィレット形状に回り込むように塗着させることが好ましい。
　本発明の半導体チップの製造方法は、表面に複数の半導体素子をマトリクス状に作り込んだウェーハを分断して、上記の半導体チップの複数個を得る半導体チップの製造方法であって、分断用ダイシングブレードを用い、ダイシングテープに貼着したウェーハを分断しチップ化するダイシング工程と、ダイシング工程に先立ち、溝加工用ダイシングブレードを用い、表裏反転してダイシングテープに貼着したウェーハに、非接着部となる溝を形成する溝形成工程と、を備えたことを特徴とする。
　この構成によれば、ウェーハに対して、非接着部となる溝を形成した後、ウェーハをチップ化するようにしているため、一括して簡単に接着部および非接着部を形成した半導体チップ、すなわち二次実装において応力を軽減し得る半導体チップを製造することができる。また、溝の形成位置や溝の幅等の設計の自由度を高めることができる。なお、溝の形成直後およびウェーハの分断直後に、それぞれ外観検査を行うことが好ましい。また、溝形成時のダイシングテープは、分断のためにウェーハを表裏反転してダイシングテープに貼着してから、剥がす（ＵＶ照射等）ことが好ましい（溝部分でのブレイク防止）。
　この場合、ダイシング工程では、縦分断ラインおよび横分断ラインに倣って分断が行われ、溝形成工程では、縦分断ラインおよび横分断ラインの少なくとも一方に倣って溝が形成されることが好ましい。
　この構成によれば、隣接する半導体チップの非接着部（溝）を同時に形成することができ、対称的な非接着部が形成された半導体チップを簡単に製造することができる。また、縦横の分断ライン（スクライブライン）に倣って溝の形成が行われ、且つ縦横の分断ラインに倣って分断（ダイシング）が行われるため、分断における切込み深さを相対的に浅くすることができ、大きなチッピング（欠け）が生ずるのを未然に防止することができる。
半導体装置の模式的な断面図である。 二次実装した半導体装置の模式的な断面図である。 半導体チップの製造方法の説明図である。 変形例に係る半導体チップの製造方法の説明図である。
　以下、添付した図面を参照して、本発明の一実施形態に係る半導体チップ、これを備えた半導体装置および半導体製造装置について説明する。この半導体装置は、半導体チップを表面実装型のＢＧＡ（Ball Grid Array）パッケージでパッケージングしたものであり、半導体チップは、例えばアナログＩＣで構成されている。
　図１に示すように、半導体装置１は、半導体チップ２と、半導体チップ２を支持するチップ支持基板３と、半導体チップ２をチップ支持基板３に接着固定するダイボンド材４と、チップ支持基板３上に半導体チップ２を封止する封止材５と、を備えている。
　チップ支持基板３は、いわゆるガラスエポキシ基板であり、表裏方向に貫通する複数のコンタクトホール１１には、それぞれ電極１２が埋め込まれている。各電極１２の上端には、ボンディングパッド１３が形成され、下端には半田バンプ１４が形成されていて、表面実装型のパッケージを構成している。半導体チップ２と各ボンディングパッド１３は、ループ形状のワイヤ１５（金線）で接続されており、この半導体チップ２と複数のワイヤ１５は、封止材５である樹脂でモールド封止されている。なお、チップ支持基板３がリードフレーム等であってもよい。また、封止材５は蓋状のケースであってもよい。
　半導体チップ２は、表面に、成膜、リソグラフィ、不純物拡散等を繰り返して複数の半導体素子をマトリクス状に形成したウェーハ１６を、スクライビング（チップ化）して、形成したものであり、実施形態のものは、例えばアナログＩＣで構成されている。半導体チップ２の裏面側は、接着部１７と非接着部１８とから成る凹凸形状に形成されており、半導体チップ２は、この接着部１７を介して、銀ペースト等のダイボンド材４（接着剤）により、チップ支持基板３上に接着固定（一次実装）されている。
　より具体的には、半導体チップ２の裏面側には、その中央部に方形の接着部１７が形成され、接着部１７の周囲、すなわち裏面の四周縁部に、段部を存して非接着部１８が形成されている。また、チップ支持基板３には、接着部１７からはみ出す量のダイボンド材４が塗布されており、半導体チップ２を接着すると、はみ出したダイボンド材４が接着部１７から非接着部１８に向ってフィレット形状に回り込むようになっている。これにより、接着部１７の接着面積が小さくても、半導体チップ２がチップ支持基板３に強固に接着固定されている。
　図２に示すように、このように構成された半導体装置１は、プリント基板１９（プリント回路基板）等に二次実装（マウント）される。二次実装では、半田バンプ１４の部分で半田実装されるため、チップ支持基板３を介して半導体チップ２に、熱的影響や熱収縮に基づく残留応力が作用する虞がある。しかし、裏面側に非接着部１８を有する本実施形態の半導体チップ２では、チップ支持基板３との接着面積を小さくすることができるため、二次実装により生じる半導体チップ２への応力を軽減させることができる。すなわち、二次実装時の半導体チップ２への物理的影響および電気的影響を極力軽減することができる。
　次に、図３を参照して、裏面側に非接着部１８を有する上記の半導体チップ２の製造方法について説明する。この製造方法は、半導体製造の後工程におけるダイシング工程（広義のダイシング工程）に関するものであり、ダイシング装置により、表面に複数の半導体素子２１をマトリクス状に作り込んだウェーハ１６を、マトリクス状に分断（チップ化）して、半導体チップ２の複数個を得るようにしている。図示では省略したが、ダイシング装置は、例えばダイシングテープ２２（ＵＶテープ）を介して、ウェーハ１６がセットされるＸ・Ｙ・θ軸テーブルと、スピンドルに着脱自在に装着されたダイシングブレード２３，２４と、スピンドルを介してダイシングブレード２３，２４をＺ軸方向に微小移動させるＺ軸テーブルと、ウェーハ１６を画像認識する認識カメラと、を備えている。また、ダイシング装置に導入されるウェーハ１６は、予め所定の厚さとなるように裏面研磨（バックグラインド）されている。
　この半導体チップ２の製造方法では、分断用ダイシングブレード２３を用い、ダイシングテープ２２に貼着したウェーハ１６を分断しチップ化する本来のダイシング工程と、ダイシング工程に先立ち、溝加工用ダイシングブレード２４を用い、表裏反転してダイシングテープ２２に貼着したウェーハ１６に、非接着部１８となる溝を形成する溝形成工程と、を備えている。なお、特に図示しないが、ダイシングテープ２２を介してＸ・Ｙ・θ軸テーブルにセットしたウェーハ１６に対し、予め、認識カメラにより画像認識が行われ、この認識結果に基づいてウェーハ１６のアライメントが行われる（Ｘ・Ｙ・θ軸テーブルによる微小移動またはデータ補正）。また、ダイシング工程および溝形成工程は、予め入力したスクライブデータ（スクライブラインおよび切込み深さのデータ）に基づいて実施される。
　溝形成工程では、上記のスピンドルに溝加工用ダイシングブレード２４を装着すると共に、ダイシングテープ２２を用いて、Ｘ・Ｙ・θ軸テーブルに素子形成側となる表面２５を下面としてウェーハ１６を貼り付ける（図３（ａ））。そして、上記のアライメントの後、溝加工用ダイシングブレード２４を用いて、スクライブデータに基づく縦分断ラインおよび横分割ラインに倣って非接着部１８となる溝を形成する（図３（ｂ））。すなわち、ウェーハ１６に対し、各縦分断ラインを中心線として全ての縦溝を研削し、続いてウェーハ１６を９０°回転した後、各横分割ラインを中心線として全ての横溝を研削する。これにより、上記の非接着部１８となる溝が形成される。なお、本実施形態では、非接着部１８となる溝の幅は３００μｍ程度であり、その深さは５０μｍ程度である（ウェーハ１６の厚さは３００μｍ）。
　ここで、非接着部１８となる溝が形成されたウェーハ１６を表裏反転して、Ｘ・Ｙ・θ軸テーブルに再セットするが、その際、ウェーハ１６をダイシングテープ２２に貼着した状態で、ダイシングテープ２２ごと再セットすることが好ましい。すなわち、ウェーハ１６を再セットした後、上方から紫外線の照射を行ってダイシングテープ２２を剥離することが好ましい。これにより、再セットに伴うハンドリングの際に、ウェーハ１６が溝部分でブレイクしてしまうのを防止することができる。もちろん、ウェーハ１６が十分に厚い場合には、ダイシングテープ２２から剥離した後、再セットを行ってもよい。なお、溝形成が完了した直後に、認識カメラを用いて外観検査を行うことも好ましい。
　ダイシング工程では、上記のスピンドルに、溝加工用ダイシングブレード２４に代えて分断用ダイシングブレード２３を装着すると共に、新たなダイシングテープ２２を用いて、Ｘ・Ｙ・θ軸テーブルに素子形成側となる表面２５を上面としてウェーハ１６を貼り付ける（図３（ｃ））。次に、上記のアライメントを行った後、分断用ダイシングブレード２３により、スクライブデータに基づく縦分断ラインおよび横分断ラインに倣った分断を行い、ウェーハ１６をチップ化する（図３（ｄ））。すなわち、ウェーハ１６のブラックマトリクス部分に、各縦分断ラインに沿ってダイシングを行ってウェーハ１６を帯状に分断し、続いてウェーハ１６を９０°回転した後、各横分割ラインに沿ってダイシングを行ってウェーハ１６をマトリクス状に分断する。なお、本実施形態では、分断用ダイシングブレード２３による分断幅（切り代）は、一般的な３０μｍ程度である。
　最後に、認識カメラを用いて外観検査を行うと共に、下側からダイシングテープ２２に紫外線を照射して、ダイシングテープ２２の粘着力を低減させ、各半導体チップ２を引き剥がし可能な状態とする。ここで、広義のダイシング工程の前に行われた導通検査および上記の外観検査で不良品された半導体チップ２をピックアップし除去して、次工程であるダイボンド工程（一次実装）に移行する。
　なお、縦分断ラインまたは横分断ラインのみに倣って、溝形成工程を行うようにして、非接着部１８となる溝を形成するようにしてもよい（図４（ａ）参照）。
　また、縦分断ラインおよび／または横分断ラインの中間に相当する位置に、非接着部１８となる溝を形成するようにしてもよい（図４（ｂ）参照）。
　以上の構成によれば、半導体チップの裏面側を簡単な加工で、接着部と非接着部とから成る凹凸形状が形成されているため、チップ支持基板との接触面積が小さくなり、二次実装により生じる半導体チップへの応力を軽減させることができる。
　１…半導体装置　２…半導体チップ　３…チップ支持基板　４…ダイボンド材　５…封止材　１６…ウェーハ　１７…接着部　１８…非接着部　２３…分断用ダイシングブレード　２４…溝加工用ダイシングブレード

Claims (6)

  1. 　ダイボンド材を介して、チップ支持基板上に接着固定される半導体チップであって、
    　前記チップ支持基板に接着固定される前記半導体チップの裏面側が、接着部と非接着部とから成る凹凸形状に形成されていることを特徴とする半導体チップ。
  2. 　前記非接着部は、前記半導体チップの裏面側における４辺の周縁部うち少なくとも一方の平行な２辺の周縁部に形成されていることを特徴とする請求項１に記載の半導体チップ。
  3. 　前記非接着部は、チップ化前のウェーハレベルの状態で、研削により形成した溝であることを特徴とする請求項１または２に記載の半導体チップ。
  4. 　請求項１ないし３のいずれかに記載の半導体チップと、
    　前記半導体チップを支持する前記チップ支持基板と、
    　前記半導体チップを前記チップ支持基板に接着固定する前記ダイボンド材と、
    　前記チップ支持基板上に前記半導体チップを封止する封止材と、を備えたことを特徴とする半導体装置。
  5. 　表面に複数の半導体素子をマトリクス状に作り込んだウェーハを分断して、請求項１に記載の半導体チップの複数個を得る半導体チップの製造方法であって、
    　分断用ダイシングブレードを用い、ダイシングテープに貼着した前記ウェーハを分断しチップ化するダイシング工程と、
    　前記ダイシング工程に先立ち、溝加工用ダイシングブレードを用い、表裏反転してダイシングテープに貼着した前記ウェーハに、前記非接着部となる溝を形成する溝形成工程と、を備えたことを特徴とする半導体チップの製造方法。
  6. 　前記ダイシング工程では、縦分断ラインおよび横分断ラインに倣って前記分断が行われ、
    　前記溝形成工程では、縦分断ラインおよび横分断ラインの少なくとも一方に倣って前記溝が形成されることを特徴とする請求項５に記載の半導体チップの製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016072601A (ja) * 2014-09-29 2016-05-09 パナソニックＩｐマネジメント株式会社 太陽電池の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0278234A (ja) * 1988-09-14 1990-03-19 Hitachi Ltd 半導体装置
JP2010021251A (ja) * 2008-07-09 2010-01-28 Panasonic Corp 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0278234A (ja) * 1988-09-14 1990-03-19 Hitachi Ltd 半導体装置
JP2010021251A (ja) * 2008-07-09 2010-01-28 Panasonic Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016072601A (ja) * 2014-09-29 2016-05-09 パナソニックＩｐマネジメント株式会社 太陽電池の製造方法

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