WO2020090411A1 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- WO2020090411A1 WO2020090411A1 PCT/JP2019/040092 JP2019040092W WO2020090411A1 WO 2020090411 A1 WO2020090411 A1 WO 2020090411A1 JP 2019040092 W JP2019040092 W JP 2019040092W WO 2020090411 A1 WO2020090411 A1 WO 2020090411A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- semiconductor device
- heat dissipation
- dissipation plate
- case
- circuit pattern
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/142—Metallic substrates having insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/4501—Shape
- H01L2224/45012—Cross-sectional shape
- H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/48155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48157—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/83801—Soldering or alloying
- H01L2224/83815—Reflow soldering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/852—Applying energy for connecting
- H01L2224/85201—Compression bonding
- H01L2224/85205—Ultrasonic bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Definitions
- the present disclosure relates to semiconductor devices.
- a semiconductor device in which a substrate having an insulating plate, a circuit pattern, and a semiconductor chip are mounted on a heat dissipation plate (see, for example, Patent Documents 1 and 2).
- the terminals for ensuring electrical connection to the outside and the circuit pattern or the semiconductor chip are connected by wires.
- a semiconductor device includes a heat dissipation plate, a substrate arranged on the heat dissipation plate, a circuit pattern arranged on the substrate, a semiconductor chip arranged on the circuit pattern, and a semiconductor chip fixed to the heat dissipation plate.
- a case surrounding the outer periphery, a terminal attached to the case, and a wire electrically connecting the circuit pattern or the semiconductor chip to the terminal are provided.
- a part of the circuit pattern overlaps the terminal when seen in a plan view in the plate thickness direction of the heat dissipation plate.
- FIG. 1 is a schematic plan view of the semiconductor device according to the first embodiment as viewed in the plate thickness direction of a heat dissipation plate.
- FIG. 2 is a schematic sectional view of the semiconductor device shown in FIG. 1 taken along line II-II.
- FIG. 3 is a schematic plan view of the semiconductor device according to the second embodiment as viewed in the plate thickness direction of the heat dissipation plate.
- FIG. 4 is a schematic plan view of the semiconductor device according to the third embodiment as viewed in the plate thickness direction of the heat dissipation plate.
- FIG. 5 is a schematic sectional view of the semiconductor device shown in FIG. 4 taken along line VV.
- one of the objects is to provide a semiconductor device whose footprint can be reduced. [Effect of the present disclosure] According to the above semiconductor device, the footprint can be reduced.
- a semiconductor device includes a heat dissipation plate, a substrate arranged on the heat dissipation plate, a circuit pattern arranged on the substrate, a semiconductor chip arranged on the circuit pattern, and a substrate fixed to the heat dissipation plate. And a terminal attached to the case, and a wire electrically connecting the circuit pattern or the semiconductor chip to the terminal. A part of the circuit pattern overlaps the terminal when seen in a plan view in the plate thickness direction of the heat dissipation plate.
- a part of the circuit pattern and the terminal overlap in a plan view when viewed in the plate thickness direction of the heat dissipation plate.
- the size of the heat dissipation plate can be reduced by the area where a part of the circuit pattern and the terminal overlap. Therefore, according to the semiconductor device of the present disclosure, the footprint can be reduced.
- the case may be arranged on the heat dissipation plate. By doing so, the footprint can be reduced by the area where the case and the heat sink overlap each other in a plan view as seen in the plate thickness direction of the heat sink.
- part of the case may extend to a region where the wire is connected to the terminal while being in contact with the terminal when seen in a plan view in the plate thickness direction of the heat dissipation plate.
- the semiconductor chip may include a wide band gap semiconductor.
- a semiconductor device including a wide band gap semiconductor has high withstand voltage and low on-resistance, and is suitable for vehicle mounting.
- a metal plate disposed on the heat dissipation plate and having a first main surface and a second surface disposed on the first main surface in contact with each other and being a main surface opposite to the metal plate.
- An insulating plate having a main surface and contacting the circuit pattern on the second main surface may be included.
- FIG. 1 is a schematic plan view of the semiconductor device 11 according to the first embodiment as viewed in the plate thickness direction of a heat dissipation plate.
- FIG. 1 is a diagram corresponding to a plan view seen in the plate thickness direction of the heat dissipation plate.
- FIG. 2 is a schematic sectional view of the semiconductor device 11 shown in FIG. 1 taken along line II-II.
- a portion overlapping with a terminal or the like is indicated by a broken line from the viewpoint of easy understanding.
- a semiconductor device 11 includes a heat dissipation plate 12, a substrate 13 arranged on the heat dissipation plate 12, and a circuit pattern 14 arranged on the substrate 13. , A plurality of semiconductor chips 15a, 15b, 15c arranged on the circuit pattern 14, a case 16, a plurality of terminals 17a, 17b, 17c, and a plurality of wires 18a, 18b, 18c, 18d, 18e, 18f.
- the semiconductor device 11 includes three semiconductor chips 15a to 15c, three terminals 17a to 17c, and 14 wires 18a to 18f.
- the heat sink 12 is made of metal.
- the radiator plate 12 is made of copper, for example.
- the surface of the heat sink 12 is nickel-plated.
- the shape of the heat dissipation plate 12 in plan view is a rectangle. In FIG. 1, the length L of the heat dissipation plate 12 in the X direction is longer than the length D in the Y direction orthogonal to the X direction.
- the substrate 13 is arranged on the upper main surface 12 a of the heat dissipation plate 12.
- the upper side is the positive Z direction, and the lower side is the negative Z direction.
- the substrate 13 includes a metal plate 21 and an insulating plate 22.
- the metal plate 21 is made of copper, for example.
- the insulating plate 22 is made of, for example, ceramic.
- the insulating plate 22 is specifically made of AlN, SiN or Al2O3.
- the insulating plate 22 may be made of glass.
- the substrate 13 has a structure in which a metal plate 21 and an insulating plate 22 are laminated.
- the metal plate 21 has a first main surface 21a that is an upper main surface.
- the insulating plate 22 has a second main surface 22a that is an upper main surface.
- the insulating plate 22 is arranged on the first main surface 21 a of the metal plate 21.
- the substrate 13 is formed such that the first main surface 21a of the metal plate 21 and the lower main surface 22b of the insulating plate 22 are in contact with each other.
- the substrate 13 is arranged on the heat dissipation plate 12.
- the board 13 is joined to the heat radiating plate 12 by the solder 19 arranged between the lower main surface 21 b of the metal plate 21 located on the heat radiating plate 12 side and the upper main surface 12 a of the heat radiating plate 12. To be done. That is, the solder 19 is placed in contact with the upper main surface 12 a of the heat dissipation plate 12. Further, the solder 19 is arranged in contact with the lower main surface 21b of the metal plate 21.
- the board 13 is fixed onto the heat sink 12 by the solder 19.
- the circuit pattern 14 is arranged on the substrate 13.
- the circuit pattern 14 is arranged in contact with the second main surface 22a of the insulating plate 22.
- the circuit pattern 14 is composed of a plurality of circuit boards.
- the circuit pattern 14 specifically includes a first circuit board 14a, a second circuit board 14b, a third circuit board 14c, and a fourth circuit board 14d.
- the circuit pattern 14 is a so-called copper wiring.
- the semiconductor chips 15a to 15c are arranged on the circuit pattern 14.
- the semiconductor chips 15a to 15c are joined to the circuit pattern 14 by the solder 20.
- the semiconductor chips 15a and 15b are bonded to the third circuit board 14c.
- the semiconductor chip 15c is joined to the fourth circuit board 14d.
- the semiconductor chips 15a and 15b include a wide band gap semiconductor. Examples of wide band gap semiconductors include compound semiconductors such as SiC and GaN.
- the case 16 is made of, for example, an insulating resin.
- the case 16 has a square tubular shape.
- the case 16 includes a first wall portion 23a, a second wall portion 23b, a third wall portion 23c, and a fourth wall portion 23d.
- the first wall portion 23a and the second wall portion 23b are arranged to face each other in the X direction.
- the third wall portion 23c and the fourth wall portion 23d are arranged to face each other in the Y direction.
- the case 16 is arranged on the heat dissipation plate 12.
- the case 16 is fixed to the heat dissipation plate 12.
- the first surface 16a of the case 16 located on the heat dissipation plate 12 side and the upper main surface 12a of the heat dissipation plate 12 are arranged in contact with each other.
- the surface 16a is a flat surface.
- the outer peripheral surface 16c of the case 16 and the outer peripheral surface 12c of the heat dissipation plate 12 are arranged so as to be flush with each other.
- the case 16 includes a surface 16b which is continuous with the outer peripheral surface 16c and which is formed at a distance from the surface 16a in the plate thickness direction of the heat dissipation plate 12.
- the surface 16b is a flat surface.
- the surface 16a and the surface 16b are parallel to each other.
- the case 16 includes a first inner peripheral surface 16d that is continuous with the surface 16b and is formed so as to be parallel to the outer peripheral surface 16c at a distance from the outer peripheral surface 16c.
- the case 16 includes a surface 16e which is continuous with the first inner peripheral surface 16d and is formed to be parallel to the surfaces 16a and 16b, respectively.
- the case 16 includes a second inner peripheral surface 16f that is continuous with the surface 16e and is formed to be parallel to the outer peripheral surface 16c and the inner peripheral surface 16d.
- the case 16 includes a surface 16g that is continuous with the second inner peripheral surface 16f and is formed to be parallel to the surfaces 16a, 16b, and 16e, respectively.
- the case 16 includes a third inner peripheral surface 16h that is continuous with the surface 16g and is formed to be parallel to the outer peripheral surface 16c, the first inner peripheral surface 16d, and the second inner peripheral surface 16f.
- the case 16 includes a first extending portion 24a and a second extending portion 24b.
- the first extending portion 24a and the second extending portion 24b are each a part of the case 16.
- the first extending portion 24a is formed on the first wall portion 23a.
- the first extending portion 24a is formed so as to extend toward the second wall portion 23b.
- the first extending portion 24a is arranged so as to extend from a portion connected to the third wall portion 23c of the first wall portion 23a to a portion connected to the fourth wall portion 23d.
- the first extending portion 24a includes a part of the surface 16e, the inner peripheral surface 16f and the surface 16g.
- the first extending portion 24a is formed at a position where it does not interfere with the substrate 13, the circuit pattern 14, and the semiconductor chips 15a to 15c arranged on the heat dissipation plate 12. That is, the length of the inner peripheral surface 16h in the Z direction is determined by the stacking structure in the Z direction when the solder 19, the substrate 13, the circuit pattern 14, the solder 20, and the semiconductor chips 15a to 15c are stacked as shown in FIG. Longer than the whole length.
- the second extending portion 24b is formed on the second wall portion 23b.
- the second extending portion 24b is formed so as to extend toward the first wall portion 23a.
- the second extending portion 24b has a portion from the portion of the second wall portion 23b connected to the third wall portion 23c to the portion of the second wall portion 23b connected to the fourth wall portion 23d. It is arranged to extend to.
- the second extending portion 24b also includes a part of the surface 16e, the inner peripheral surface 16f, and the surface 16g.
- the second extending portion 24b is formed at a position where it does not interfere with the substrate 13, the circuit pattern 14 and the semiconductor chips 15a to 15c arranged on the heat dissipation plate 12, similarly to the first extending portion 24a.
- the terminals 17a to 17c are made of metal.
- each of the terminals 17a to 17c is formed by bending a flat plate-shaped metal member, for example.
- the terminals 17a to 17c are used to ensure electrical connection with the outside.
- the three terminals 17a to 17c are attached to the case 16, respectively. Specifically, the terminals 17a and 17b are attached to the first wall portion 23a of the case 16 with an interval in the Y direction.
- the terminal 17c is attached to the second wall portion 23b. The positions in the Y direction at which the terminals 17a to 17c are attached are different from each other.
- the terminal 17a includes a first portion 31a and a second portion 31b extending in the X direction and a third portion 31c extending in the Z direction in the sectional view shown in FIG. 2 (that is, in the XZ plane).
- the first portion 31a and the second portion 31b are connected by the third portion 31c.
- a circular hole-shaped through hole 32a is formed in the first portion 31a so as to penetrate in the thickness direction.
- the first portion 31a is arranged in contact with the surface 16b.
- the third portion 31c is arranged in contact with the inner peripheral surface 16d.
- the second portion 31b is arranged in contact with the surface 16e.
- the inner peripheral wall of the case 16 surrounding the outer periphery of the substrate 13 is provided with an upward step surface 16e parallel to the main surface of the heat dissipation plate 12 below the uppermost surface 16b of the case 16, 17a (a part thereof) is supported on the step surface 16e.
- the end surface 34a on the side not connected to the third portion 31c of the second portion 31b and the inner peripheral surface 16f form the same plane.
- the configurations of the terminal 17b and the terminal 17c are the same as those of the terminal 17a, and therefore their description is omitted.
- the distance in the X direction between the end surface 34a and the inner peripheral surface 16d is indicated by the width W.
- the terminal 17a and the first circuit board 14a of the circuit pattern 14 are electrically connected by a wire 18a.
- the wire 18a is connected to the terminal 17a in the region 33a of the terminal 17a.
- the terminal 17b and the second circuit board 14b of the circuit pattern 14 are electrically connected by the wire 18b.
- the wire 18b is connected to the terminal 17b in the region 33b of the terminal 17b.
- the semiconductor chips 15a and 15b are, for example, field effect transistors.
- the gate electrodes of the semiconductor chips 15a and 15b and the first circuit board 14a of the circuit pattern 14 are electrically connected by respective wires 18c.
- the source electrodes of the semiconductor chips 15a and 15b and the second circuit board 14b of the circuit pattern 14 are electrically connected by respective wires 18d.
- the third circuit board 14c of the circuit pattern 14 and the fourth circuit board 14d of the circuit pattern 14 are connected by a wire 18e.
- the semiconductor chip 15c bonded to the fourth circuit board 14d is, for example, a diode that allows a current to flow in one direction.
- the cathode electrode of the semiconductor chip 15c and the fourth circuit board 14d of the circuit pattern 14 are electrically connected.
- the anode electrode of the semiconductor chip 15c and the terminal 17c are electrically connected by the wire 18f.
- the wire 18f is connected to the terminal 17c in the region 33c of the terminal 17c.
- the wires 18a to 18f may be thick aluminum wires or ribbon wires.
- the first extension portion 24a which is a part of the case 16, is in contact with the terminal 17a in the region 33a to which the wire 18 is connected at the terminal 17a. It extends along the bottom. Further, the first extending portion 24a extends below the region 33b to which the wire 18 is connected in the terminal 17b while being in contact with the terminal 17b. In the present embodiment, the first extending portion 24a extends to the end surface 34a in the X direction.
- the second extension portion 24b that is a part of the case 16 is in contact with the terminal 17c, and in the region 33c to which the wire 18 is connected at the terminal 17c. It extends along the bottom.
- the second extending portion 24b extends to the end surface 34a in the X direction.
- the substrate 13 on which the circuit pattern 14 is arranged so as to contact the insulating plate 22 is prepared.
- the film-shaped solder 20 is placed on a predetermined portion of the circuit pattern 14, and the semiconductor chips 15a, 15b, and 15c are placed thereon.
- the film-shaped solder 19 is placed at a predetermined position on the heat dissipation plate 12, specifically, the position where the substrate 13 is placed, and the solder 20 and the semiconductor chips 15a to 15c are placed thereon.
- the substrate 13 is placed. In this case, the metal plate 21 and the solder 19 are placed in contact with each other.
- the solders 19 and 20 are melted by reflow to bond the heat dissipation plate 12 and the substrate 13 together with the circuit pattern 14 and the semiconductor chips 15a to 15c.
- the case 16 to which the terminals 17a to 17c are attached is fixed on the heat dissipation plate 12.
- the terminals 17a to 17c, the circuit pattern 14 and the semiconductor chips 15a to 15c are connected using the wires 18 as shown in FIG. 1 by ultrasonic bonding using, for example, an ultrasonic tool.
- the space surrounded by the case 16 is sealed with resin. In this way, the semiconductor device 11 is manufactured.
- a part of the circuit pattern 14 and the terminals 17a to 17c are overlapped with each other when seen in a plan view in the plate thickness direction of the heat dissipation plate 12.
- the size of the heat dissipation plate 12 can be reduced by the area where a part of the circuit pattern 14 and the terminals 17a to 17c overlap. Therefore, according to the semiconductor device 11, the footprint can be reduced. Specifically, the length L of the heat dissipation plate 12 of the semiconductor device 11 in the X direction can be shortened.
- the substrate 13 is in the space 25.
- a downward step surface 16g parallel to the step surface 16e is provided below the step surface 16e to form the space 25.
- the substrate 13 submerges in the space 25, so that part of the circuit pattern 14 and part of the downward step surface 16g face each other in the plate thickness direction of the heat dissipation plate 12.
- the terminals 17a to 17c can be brought close to the region where the circuit pattern 14 is formed in the X direction.
- the length of the wire 18 can be shortened, and the inductance of the wire 18 can be reduced. Note that, as shown in FIG.
- the side surface 16h of the inner peripheral wall below the downward step surface 16g is closer to the heat dissipation plate 12 in the plate thickness direction than the side surface 16d of the inner peripheral wall above the upward step surface 16e. It is located on the center side of the heat dissipation plate 12 in a plan view.
- the distance in the X direction between the region 33a where the wire 18 and the terminal 17a are connected and the third portion 31c can be increased. That is, the width W shown in FIG. 2 can be increased. This can reduce the risk of the ultrasonic tool interfering with the third portion 31c when the wire 18 and the terminals 17a to 17c are bonded by ultrasonic bonding. As a result, defective joint between the wire 18 and the terminals 17a to 17c can be suppressed, and workability in manufacturing the semiconductor device 11 can be improved.
- the first extending portion 24a and the second extending portion 24b which are a part of the case 16, contact the terminals 17a to 17c in a plan view when viewed in the plate thickness direction of the heat dissipation plate 12.
- the terminals 17a to 17c extend below the regions 33a to 33c to which the wires 18 are connected.
- the terminals 17a to 17c can be supported by the first extending portion 24a and the second extending portion 24b extending below the regions 33a to 33c connected to the wires 18 of the terminals 17a to 17c.
- each of the first extending portion 24a and the second extending portion 24b extends to the end surface 34a in the X direction. Therefore, regions 33a to 33c connected to the wires 18 of the terminals 17a to 17c are set within a range reaching the end face 34a in the X direction, and the terminals 17a are formed by the first extending portion 24a and the second extending portion 24b.
- the terminals 17a to 17c and the wire 18 can be connected by supporting the terminals to 17c.
- the case 16 is arranged on the heat dissipation plate 12. Therefore, as compared with the case where the case 16 is arranged so as to surround the outer peripheral surface 12c of the heat dissipation plate 12, only the area where the case 16 and the heat dissipation plate 12 face and contact each other in the plate thickness direction of the heat dissipation plate 12. , The footprint can be reduced.
- the outer peripheral surface 16c of the case 16 and the outer peripheral surface 12c of the heat dissipation plate 12 are arranged so as to be flush with each other. Therefore, the footprint of the semiconductor device 11 becomes the footprint of the heat dissipation plate 12.
- the semiconductor chips 15a and 15b include a wide band gap semiconductor.
- the semiconductor device 11 including a wide band gap semiconductor has a high breakdown voltage and a low on-resistance, and is suitable for vehicle mounting.
- the semiconductor device 11 suitable for vehicle mounting can be obtained.
- the first extending portion 24a and the second extending portion 24b which are a part of the case 16, extend to the end surface 34a in the X direction while being in contact with the terminals 17a to 17c.
- the first extension portion 24a and the second extension portion 24b do not extend to the end face 34a in the X direction and are connected to the wires 18 of the terminals 17a to 17c. It may extend to 33a to 33c.
- the third inner peripheral surface in the X direction It only needs to extend from 16h.
- the terminals 17a to 17c can be supported in the portion extending from the third inner peripheral surface 16h in the X direction, and the terminal 17a can be supported. Bending of up to 17c can be reduced.
- FIG. 3 is a schematic plan view of the semiconductor device according to the second embodiment as viewed in the plate thickness direction of the heat dissipation plate.
- FIG. 3 is a diagram corresponding to a plan view seen in the plate thickness direction of the heat dissipation plate.
- the semiconductor device 101 of the second embodiment differs from the semiconductor device of the first embodiment in the structure of case 16.
- first extension portion 24a is formed in a region corresponding to the position where terminals 17a and 17b are formed. Further, the second extending portion 24b is formed in the region corresponding to the position where the terminal 17c is formed. In the present embodiment, the two first extending portions 24a are formed so as to be separated in the Y direction. The length in the Y direction of the first extending portion 24a arranged in the region corresponding to the position where the terminal 17a is formed is the same as the length in the Y direction of the terminal 17a.
- the length in the Y direction of the first extending portion 24a arranged in the region corresponding to the position where the terminal 17b is formed is the same as the length in the Y direction of the terminal 17b.
- the length in the Y direction of the second extending portion 24b arranged in the region corresponding to the position where the terminal 17c is formed is the same as the length in the Y direction of the terminal 17c.
- the schematic sectional view taken along the line III-III in FIG. 3 corresponds to FIG. By doing so, the footprint of the semiconductor device 101 can be reduced.
- FIG. 4 is a schematic plan view of the semiconductor device according to the third embodiment as viewed in the plate thickness direction of the heat dissipation plate.
- FIG. 4 is a diagram corresponding to a plan view seen in the plate thickness direction of the heat dissipation plate.
- FIG. 5 is a schematic sectional view of the semiconductor device shown in FIG. 4 taken along line VV. Referring to FIGS. 4 and 5, the semiconductor device 11 of the third embodiment differs from the semiconductor device of the first embodiment in the structure of the case 16.
- the case 16 provided in the semiconductor device 102 according to the third embodiment includes the first extending portion 24a and the second extending portion 24a shown in the above-described first embodiment.
- the protruding portion 24b is not formed. That is, in the present embodiment, the inner peripheral surface 16h of the case 16 extends straight along the Z direction and is continuous with the surfaces 16a and 16e.
- the shapes of the terminals 17a to 17c are similar to those shown in the first embodiment.
- the second portion 31b of the terminals 17a to 17c extends from the inner peripheral surface 16d of the case 16 toward the substrate 13 side.
- the semiconductor device 102 according to the third embodiment does not have the extension portion provided in the semiconductor device 11 according to the first embodiment, and thus is easier to assemble than the semiconductor device 11 according to the first embodiment.
- the semiconductor device 102 having such a configuration is preferably used when the diameter of the wire 18 is small or when the wire 18 can be bonded by ultrasonic bonding with a relatively weak force.
- the case 16 is arranged on the heat dissipation plate 12 and all the surfaces 16a are arranged on the main surface 12a.
- part of surface 16a may be arranged on main surface 12a.
- the case 16 may be arranged so that the outer peripheral surface 12c of the heat dissipation plate 12 and the inner peripheral surface 16h of the case 16 are in contact with each other.
- the semiconductor chips 15a and 15b include the wide band gap semiconductor, but the invention is not limited to this, and a semiconductor chip not including the wide band gap semiconductor may be used. Further, the semiconductor chips 15a to 15c may not be provided in plural and may be one.
- the substrate 13 is configured to include the metal plate 21 and the insulating plate 22, but the configuration is not limited to this, and the substrate 13 may further include another plate-shaped member. .. Further, the semiconductor device 11 may include a plurality of substrates 13, for example, two substrates 13.
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Ceramic Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
半導体装置は、放熱板と、放熱板上に配置される基板と、基板上に配置される回路パターンと、回路パターン上に配置される半導体チップと、放熱板に固定され、基板の外周を取り囲むケースと、ケースに取り付けられる端子と、回路パターンまたは半導体チップと端子とを電気的に接続するワイヤと、を備える。放熱板の板厚方向に見た平面視において、回路パターンの一部は、端子に重なっている。
Description
本開示は、半導体装置に関する。
本出願は、2018年10月30日出願の日本出願第2018-203727号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
絶縁板を有する基板、回路パターンおよび半導体チップを放熱板上に搭載した半導体装置が知られている(例えば、特許文献1および特許文献2参照)。外部との電気的な接続を確保する端子と回路パターンまたは半導体チップとは、ワイヤによって接続される。
実施例による半導体装置は、放熱板と、放熱板上に配置される基板と、基板上に配置される回路パターンと、回路パターン上に配置される半導体チップと、放熱板に固定され、基板の外周を取り囲むケースと、ケースに取り付けられる端子と、回路パターンまたは半導体チップと端子とを電気的に接続するワイヤと、を備える。放熱板の板厚方向に見た平面視において、回路パターンの一部は、端子に重なっている。
[本開示が解決しようとする課題]
昨今、車載用等の用途に応じるべく、半導体装置の小型化が求められている。特に放熱板の板厚方向から見た場合の半導体装置の占有面積であるフットプリントを小さくすることが求められている。
昨今、車載用等の用途に応じるべく、半導体装置の小型化が求められている。特に放熱板の板厚方向から見た場合の半導体装置の占有面積であるフットプリントを小さくすることが求められている。
そこで、フットプリントを小さくすることができる半導体装置を提供することを目的の1つとする。
[本開示の効果]
上記半導体装置によれば、フットプリントを小さくすることができる。
[本開示の効果]
上記半導体装置によれば、フットプリントを小さくすることができる。
[本開示の実施形態の説明]
最初に本開示の実施態様を列記して説明する。本開示に係る半導体装置は、放熱板と、放熱板上に配置される基板と、基板上に配置される回路パターンと、回路パターン上に配置される半導体チップと、放熱板に固定され、基板の外周を取り囲むケースと、ケースに取り付けられる端子と、回路パターンまたは半導体チップと端子とを電気的に接続するワイヤと、を備える。放熱板の板厚方向に見た平面視において、回路パターンの一部は、端子に重なっている。
最初に本開示の実施態様を列記して説明する。本開示に係る半導体装置は、放熱板と、放熱板上に配置される基板と、基板上に配置される回路パターンと、回路パターン上に配置される半導体チップと、放熱板に固定され、基板の外周を取り囲むケースと、ケースに取り付けられる端子と、回路パターンまたは半導体チップと端子とを電気的に接続するワイヤと、を備える。放熱板の板厚方向に見た平面視において、回路パターンの一部は、端子に重なっている。
本開示の半導体装置においては、放熱板の板厚方向に見た平面視において、回路パターンの一部と端子とが重なっている。回路パターンの一部と端子とが重なる領域の分だけ、放熱板のサイズを小さくすることができる。したがって、本開示の半導体装置によれば、フットプリントを小さくすることができる。
上記半導体装置において、ケースは、放熱板上に配置されてもよい。このようにすることにより、放熱板の板厚方向に見た平面視において、ケースと放熱板とが重なる領域の分だけ、フットプリントを小さくすることができる。
上記半導体装置において、放熱板の板厚方向に見た平面視において、ケースの一部は、端子に接触した状態で端子においてワイヤが接続されている領域まで延びていてもよい。このようにすることにより、端子においてワイヤと接続されている領域まで延びるケースの一部により、端子を支持することができる。したがって、例えば、超音波ツールを使用してワイヤと端子とを接続する際に、超音波ツールを端子に押し付けることによる端子の折れ曲がりのおそれを低減することができる。
上記半導体装置において、半導体チップは、ワイドバンドギャップ半導体を含んでもよい。ワイドバンドギャップ半導体を含む半導体装置は、高耐圧かつ低オン抵抗であり、車載用に適している。このような半導体チップをフットプリントの小さい本開示の半導体装置に備えられる半導体チップとして採用することにより、車載用に適した半導体装置を得ることができる。
上記半導体装置において、放熱板上に配置され、第1の主面を有する金属板と、第1の主面上に接触して配置され、金属板とは反対側の主面である第2の主面を有し、第2の主面において回路パターンに接触する絶縁板と、を含んでもよい。このような基板は、放熱板と接合する際に、金属板を利用してはんだで容易に接合することができる。
[本開示の実施形態の詳細]
次に、本開示の半導体装置の一実施形態を、図面を参照しつつ説明する。以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰り返さない。
次に、本開示の半導体装置の一実施形態を、図面を参照しつつ説明する。以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰り返さない。
(第1の実施の形態)
本開示の第1の実施の形態における半導体装置の構成について説明する。図1は、第1の実施の形態における半導体装置11を放熱板の板厚方向に見た場合の概略平面図である。図1は、放熱板の板厚方向に見た平面視に相当する図である。図2は、図1に示す半導体装置11をII-IIで切断した場合の概略断面図である。なお、図1においては、理解の容易の観点から、端子等と重なっている部分は、破線で示されている。
本開示の第1の実施の形態における半導体装置の構成について説明する。図1は、第1の実施の形態における半導体装置11を放熱板の板厚方向に見た場合の概略平面図である。図1は、放熱板の板厚方向に見た平面視に相当する図である。図2は、図1に示す半導体装置11をII-IIで切断した場合の概略断面図である。なお、図1においては、理解の容易の観点から、端子等と重なっている部分は、破線で示されている。
図1および図2を参照して、第1の実施の形態における半導体装置11は、放熱板12と、放熱板12上に配置される基板13と、基板13上に配置される回路パターン14と、回路パターン14上に配置される複数の半導体チップ15a,15b,15cと、ケース16と、複数の端子17a,17b,17cと、複数のワイヤ18a,18b,18c,18d,18e,18fとを備える。本実施形態では、半導体装置11は、3つの半導体チップ15a~15c、3つの端子17a~17cおよび14本のワイヤ18a~18fを備える。
放熱板12は、金属製である。放熱板12は、例えば銅製である。放熱板12の表面には、ニッケルめっき処理が施される。放熱板12の平面視形状は、長方形である。図1において、X方向における放熱板12の長さLは、X方向に直交するY方向における長さDよりも長い。放熱板12の上側の主面12a上に基板13が配置される。放熱板12の下側の主面12bには、例えば、放熱を効率的に行う放熱フィン(図示しない)等が取り付けられる場合がある。なお上側とは正のZ方向であり、下側とは負のZ方向である。
基板13は、金属板21と、絶縁板22とを含む。金属板21は、例えば銅製である。絶縁板22は、例えばセラミック製である。絶縁板22は、具体的にはAlN、SiNまたはAl2O3から構成される。絶縁板22は、ガラス製であってもよい。
基板13は、金属板21と絶縁板22とが積層された構造を有する。金属板21は、上側の主面である第1の主面21aを有する。絶縁板22は、上側の主面である第2の主面22aを有する。絶縁板22は、金属板21の第1の主面21a上に配置される。基板13は、金属板21の第1の主面21aと絶縁板22の下側の主面22bとが接触するように形成される。
基板13は、放熱板12上に配置される。基板13は、金属板21のうちの放熱板12側に位置する下側の主面21bと放熱板12の上側の主面12aとの間に配置されるはんだ19によって放熱板12に対して接合される。すなわち、はんだ19は、放熱板12の上側の主面12aに接触して配置される。また、はんだ19は、金属板21の下側の主面21bに接触して配置される。基板13は、はんだ19により放熱板12上に固定される。
回路パターン14は、基板13上に配置される。回路パターン14は、絶縁板22の第2の主面22aに接触して配置される。回路パターン14は、複数の回路板から構成される。本実施形態においては、回路パターン14は、具体的には、第1回路板14aと、第2回路板14bと、第3回路板14cと、第4回路板14dとを含む。本実施形態においては、回路パターン14は、いわゆる銅配線である。
半導体チップ15a~15cは、回路パターン14上に配置される。半導体チップ15a~15cは、はんだ20によって回路パターン14に接合される。具体的には、半導体チップ15aおよび15bは、第3回路板14cに接合される。半導体チップ15cは、第4回路板14dに接合される。半導体チップ15aおよび15bは、ワイドバンドギャップ半導体を含む。ワイドバンドギャップ半導体としては、例えば、SiC、GaN等といった化合物半導体が挙げられる。
ケース16は、例えば絶縁性を有する樹脂製である。本実施形態において、ケース16は、四角筒状である。ケース16は、第1の壁部23aと、第2の壁部23bと、第3の壁部23cと、第4の壁部23dとを含む。第1の壁部23aと第2の壁部23bとは、X方向において対向して配置される。第3の壁部23cと第4の壁部23dとは、Y方向において対向して配置される。
ケース16は、放熱板12上に配置される。ケース16は、放熱板12に固定される。具体的には、ケース16のうちの放熱板12側に位置する第1の面16aと放熱板12の上側の主面12aとが接触して配置される。面16aは、平面である。ケース16の外周面16cと放熱板12の外周面12cとが同一平面を構成するように配置される。
ケース16は、外周面16cに連なり、面16aと放熱板12の板厚方向において間隔をあけて形成される面16bを含む。面16bは、平面である。面16aと面16bとは平行である。ケース16は、面16bに連なり、外周面16cと間隔をあけて外周面16cと平行となるよう形成される第1の内周面16dを含む。ケース16は、第1の内周面16dと連なり、面16aおよび16bとそれぞれ平行となるよう形成される面16eを含む。ケース16は、面16eと連なり、外周面16cおよび内周面16dと平行となるように形成される第2の内周面16fを含む。ケース16は、第2の内周面16fと連なり、面16a,16b,および16eとそれぞれ平行となるよう形成される面16gを含む。ケース16は、面16gと連なり、外周面16c、第1の内周面16dおよび第2の内周面16fと平行となるように形成される第3の内周面16hを含む。
ケース16は、第1の延出部24aおよび第2の延出部24bを含む。第1の延出部24aおよび第2の延出部24bは、それぞれケース16の一部である。第1の延出部24aは、第1の壁部23aに形成される。第1の延出部24aは、第2の壁部23bに向かって延出するように形成される。第1の延出部24aは、第1の壁部23aの第3の壁部23cに接続される部分から第4の壁部23dに接続される部分まで延びるように配置される。第1の延出部24aは、面16eの一部、内周面16fおよび面16gを含む。第1の延出部24aは、放熱板12上に配置される基板13、回路パターン14および半導体チップ15a~15cと干渉しない位置に形成される。すなわち、内周面16hのZ方向の長さは、はんだ19、基板13、回路パターン14、はんだ20および半導体チップ15a~15cを図2等に示すように積み重ねた際のZ方向における積み重ね構造の全体の長さよりも長い。
第2の延出部24bは、第2の壁部23bに形成される。第2の延出部24bは、第1の壁部23aに向かって延出するように形成される。第2の延出部24bについても第1の延出部24aと同様に、第2の壁部23bの第3の壁部23cに接続される部分から第4の壁部23dに接続される部分まで延びるように配置される。第2の延出部24bについても第1の延出部24aと同様に、面16eの一部、内周面16fおよび面16gを含む。第2の延出部24bは、第1の延出部24aと同様に、放熱板12上に配置される基板13、回路パターン14および半導体チップ15a~15cと干渉しない位置に形成される。
端子17a~17cは、金属製である。本実施形態においては、端子17a~17cの各々は、例えば、平板状の金属の部材を折り曲げて形成される。半導体装置11においては、端子17a~17cを利用することにより、外部との電気的な接続が確保される。3つの端子17a~17cは、それぞれケース16に取り付けられている。具体的には、端子17aおよび端子17bは、Y方向に間隔をあけてケース16の第1の壁部23aに取り付けられる。端子17cは、第2の壁部23bに取り付けられる。端子17a~17cが取り付けられるY方向の位置は、それぞれ異なっている。
端子17aは、図2に示される断面図において(即ちXZ平面において)、X方向に延びる第1の部分31aおよび第2の部分31bと、Z方向に延びる第3の部分31cと、を含む。第1の部分31aと第2の部分31bとは、第3の部分31cによって接続される。第1の部分31aには、厚み方向に貫通する丸孔状の貫通孔32aが形成される。第1の部分31aは、面16bと接触して配置される。第3の部分31cは、内周面16dと接触して配置される。第2の部分31bは、面16eと接触して配置される。言葉を換えて言えば、基板13の外周を取り囲むケース16の内周壁には、ケース16の最上面16bよりも下方において放熱板12の主面と平行な上向きの段差面16eが設けられ、端子17a(の一部)は段差面16e上に支持される。第2の部分31bのうちの第3の部分31cに接続されていない側の端面34aと内周面16fとは、同一平面を構成する。なお、端子17bおよび端子17cの構成については、端子17aと同様であるため、それらの説明を省略する。また、端面34aと内周面16dとのX方向の距離は、幅Wで示される。
端子17aと回路パターン14の第1回路板14aとは、ワイヤ18aで電気的に接続される。ワイヤ18aは、端子17aの領域33aにおいて端子17aと接続される。端子17bと回路パターン14の第2回路板14bとは、ワイヤ18bで電気的に接続される。ワイヤ18bは、端子17bの領域33bにおいて端子17bと接続される。半導体チップ15aおよび15bは、例えば電界効果トランジスタである。半導体チップ15aおよび15bのゲート電極と回路パターン14の第1回路板14aとは、それぞれのワイヤ18cで電気的に接続される。半導体チップ15aおよび15bのソース電極と回路パターン14の第2回路板14bとは、それぞれのワイヤ18dで電気的に接続される。半導体チップ15aおよび15bのゲート電極およびソース電極が配置される側とは反対側の面に位置するドレイン電極と回路パターン14の第3回路板14cとは、電気的に接続される。回路パターン14の第3回路板14cと回路パターン14の第4回路板14dとは、ワイヤ18eで接続される。第4回路板14dに接合される半導体チップ15cは、例えば一方向に電流を流すダイオードである。半導体チップ15cのカソード電極と回路パターン14の第4回路板14dとが電気的に接続される。半導体チップ15cのアノード電極と端子17cとは、ワイヤ18fで電気的に接続される。ワイヤ18fは、端子17cの領域33cにおいて端子17cと接続される。ワイヤ18a~18fは、アルミニウム太線を用いてもよいし、リボンワイヤを用いてもよい。
放熱板12の板厚方向に見た平面視において、ケース16の一部である第1の延出部24aは、端子17aに接触した状態で端子17aにおいてワイヤ18が接続されている領域33aの下に沿って延びている。また、第1の延出部24aは、端子17bに接触した状態で端子17bにおいてワイヤ18が接続されている領域33bの下に沿って延びている。本実施形態では、第1の延出部24aは、X方向において端面34aまで延びている。
放熱板12の板厚方向に見た平面視において、ケース16の一部である第2の延出部24bは、端子17cに接触した状態で端子17cにおいてワイヤ18が接続されている領域33cの下に沿って延びている。本実施形態では、第2の延出部24bは、X方向において端面34aまで延びている。
次に、上記半導体装置11の製造方法の一例について簡単に説明する。まず、絶縁板22に接触するように回路パターン14が配置された基板13を準備する。そして、回路パターン14の所定の箇所にフィルム状のはんだ20を載置し、その上に半導体チップ15a,15b,および15cを載置する。次に、放熱板12上の所定の位置、具体的には、基板13を配置する位置にフィルム状のはんだ19を載置し、その上にはんだ20および半導体チップ15a~15cが載置された基板13を載置する。この場合、金属板21とはんだ19とが接触するように載置する。その後、リフローによりはんだ19および20を溶融させて、放熱板12と基板13とを接合すると共に、回路パターン14と半導体チップ15a~15cとを接合する。次に、端子17a~17cを取り付けたケース16を放熱板12上に固定する。その後、例えば超音波ツールを用いた超音波接合によって、端子17a~17c、回路パターン14および半導体チップ15a~15cを図1に示すようにワイヤ18を用いて接続する。次に、ケース16に取り囲まれた空間を樹脂によって封止する。このようにして半導体装置11を製造する。
このような半導体装置11によれば、放熱板12の板厚方向に見た平面視において、回路パターン14の一部と端子17a~17cとが重なっている。回路パターン14の一部と端子17a~17cとが重なる領域の分だけ、放熱板12のサイズを小さくすることができる。したがって、半導体装置11によれば、フットプリントを小さくすることができる。具体的には、半導体装置11のうちの放熱板12のX方向の長さLを短くすることができる。
本実施形態においては、空間25に、基板13が潜り込んだ状態となる。別の言葉でより詳しく言えば、基板13の外周を取り囲むケース16の内周壁には、段差面16eの下方において、段差面16eと平行な下向きの段差面16gが設けられ、空間25を形成している。そして、この空間25に基板13が潜り込むことにより、回路パターン14の一部と下向きの段差面16gの一部とは放熱板12の板厚方向において互いに対向する。そして、端子17a~17cを回路パターン14が形成された領域にX方向において近づけることができる。そうすると、ワイヤ18の長さを短くすることができ、ワイヤ18のインダクタンスを低減することができる。なお図2に示されるように、下向きの段差面16gより下にある内周壁の側面16hは、上向きの段差面16eより上にある内周壁の側面16dよりも、放熱板12の板厚方向に見た平面視において、放熱板12の中心側に位置している。
また、端子17aにおいて、ワイヤ18と端子17aとが接続される領域33aと第3の部分31cとの間のX方向における距離を長くすることができる。すなわち、図2に示す幅Wを長くすることができる。これによって、超音波接合によりワイヤ18と端子17a~17cとを接合する際に、超音波ツールが第3の部分31cと干渉するおそれを低減することができる。その結果、ワイヤ18と端子17a~17cとの接合不良を抑制することができると共に、半導体装置11の製造時における作業性を向上することができる。
本実施形態においては、放熱板12の板厚方向に見た平面視において、ケース16の一部である第1の延出部24aおよび第2の延出部24bは、端子17a~17cに接触した状態で端子17a~17cにおいてワイヤ18が接続されている領域33a~33cの下に沿って延びている。端子17a~17cのワイヤ18と接続している領域33a~33cの下に沿って延びる第1の延出部24aおよび第2の延出部24bにより、端子17a~17cを支持することができる。したがって、例えば、超音波ツールを使用してワイヤ18と端子17a~17cとを接続する際に、超音波ツールを端子17a~17cに押し付けることによる端子17a~17cの折れ曲がりのおそれを低減することができる。なお、本実施形態においては、第1の延出部24aおよび第2の延出部24bはそれぞれ、X方向において端面34aまで延びている。したがって、X方向において端面34aに至る範囲内で端子17a~17cのワイヤ18と接続している領域33a~33cを設定し、第1の延出部24aおよび第2の延出部24bによって端子17a~17cを支持して、端子17a~17cとワイヤ18とを接続することができる。
本実施形態において、ケース16は、放熱板12上に配置される。このため、ケース16を放熱板12の外周面12cを取り囲むように配置した場合に比べて、放熱板12の板厚方向において、ケース16と放熱板12とが対向して接触する領域の分だけ、フットプリントを小さくすることができる。本実施形態においては、ケース16の外周面16cと放熱板12の外周面12cとが同一平面を構成するように配置される。したがって、半導体装置11のフットプリントは、放熱板12のフットプリントとなる。
本実施形態において、半導体チップ15aおよび15bは、ワイドバンドギャップ半導体を含んでいる。ワイドバンドギャップ半導体を含む半導体装置11は、高耐圧かつ低オン抵抗であり、車載用に適している。このような半導体チップ15aおよび15bをフットプリントの小さい本開示の半導体装置11に備えられる半導体チップ15aおよび15bとして採用することにより、車載用に適した半導体装置11を得ることができる。
なお、上記の実施の形態において、ケース16の一部である第1の延出部24aおよび第2の延出部24bは、端子17a~17cに接触した状態でX方向において端面34aまで延びている構成としたが、これに限らず、第1の延出部24aおよび第2の延出部24bは、X方向において端面34aまで延びず、端子17a~17cのワイヤ18と接続している領域33a~33cまで延びていてもよい。さらに、第1の延出部24aおよび第2の延出部24bは、端子17a~17cのワイヤ18と接続している領域33a~33cまで延びていなくとも、X方向において第3の内周面16hから延出していればよい。このようにすることにより、ワイヤ18を端子17a~17cに接続する際に、X方向において第3の内周面16hから延出している部分において端子17a~17cを支持することができ、端子17a~17cの折れ曲がりを軽減することができる。
(第2の実施の形態)
次に、他の実施の形態である第2の実施の形態について説明する。図3は、第2の実施の形態における半導体装置を放熱板の板厚方向に見た場合の概略平面図である。図3は、放熱板の板厚方向に見た平面視に相当する図である。図3を参照して、第2の実施の形態の半導体装置101は、ケース16の構造において第1の実施の形態の半導体装置とは異なっている。
次に、他の実施の形態である第2の実施の形態について説明する。図3は、第2の実施の形態における半導体装置を放熱板の板厚方向に見た場合の概略平面図である。図3は、放熱板の板厚方向に見た平面視に相当する図である。図3を参照して、第2の実施の形態の半導体装置101は、ケース16の構造において第1の実施の形態の半導体装置とは異なっている。
図3を参照して、実施の形態2における半導体装置101に備えられるケース16において、端子17aおよび17bが形成される位置に対応した領域に第1の延出部24aが形成される。また、端子17cが形成される位置に対応した領域に第2の延出部24bが形成される。本実施形態においては、第1の延出部24aは、Y方向に離隔して二つ形成される。端子17aが形成される位置に対応した領域に配置される第1の延出部24aのY方向の長さは、端子17aのY方向の長さと同じである。端子17bが形成される位置に対応した領域に配置される第1の延出部24aのY方向の長さは、端子17bのY方向の長さと同じである。端子17cが形成される位置に対応した領域に配置される第2の延出部24bのY方向の長さは、端子17cのY方向の長さと同じである。なお、図3中のIII-IIIで切断した場合の概略断面図は、図2に相当する。このようにすることによっても、半導体装置101のフットプリントを小さくすることができる。
(実施の形態3)
次に、さらに他の実施の形態である第3の実施の形態について説明する。図4は、第3の実施の形態における半導体装置を放熱板の板厚方向に見た場合の概略平面図である。図4は、放熱板の板厚方向に見た平面視に相当する図である。図5は、図4に示す半導体装置をV-Vで切断した場合の概略断面図である。図4および図5を参照して、第3の実施の形態の半導体装置11は、ケース16の構造において第1の実施の形態の半導体装置とは異なっている。
次に、さらに他の実施の形態である第3の実施の形態について説明する。図4は、第3の実施の形態における半導体装置を放熱板の板厚方向に見た場合の概略平面図である。図4は、放熱板の板厚方向に見た平面視に相当する図である。図5は、図4に示す半導体装置をV-Vで切断した場合の概略断面図である。図4および図5を参照して、第3の実施の形態の半導体装置11は、ケース16の構造において第1の実施の形態の半導体装置とは異なっている。
図4および図5を参照して、第3の実施の形態における半導体装置102に備えられるケース16には、上記した第1の実施の形態に示す第1の延出部24aおよび第2の延出部24bが形成されていない。すなわち、本実施形態においては、ケース16の内周面16hは、Z方向に沿って真っ直ぐに延び、面16aおよび16eと連なる構成である。端子17a~17cの形状は、第1の実施の形態に示す場合と同様である。端子17a~17cのうちの第2の部分31bが、ケース16の内周面16dから基板13側に向かって延びている。
このようにすることによっても、半導体装置102のフットプリントを小さくすることができる。また、第3の実施の形態における半導体装置102は、第1の実施の形態における半導体装置11に備えられる延出部がないため、第1の実施の形態における半導体装置11よりも組み立てが容易となる。なお、このような構成の半導体装置102は、ワイヤ18の径が小さい場合や比較的弱い力で超音波接合によるワイヤ18の接合が可能な場合に好適に使用される。
(他の実施の形態)
なお、上記の実施の形態においては、ケース16は、放熱板12上に配置され、面16aの全てが主面12a上に配置されることとしたが、これに限らず、放熱板12上にケース16が配置される構成において、面16aの一部が主面12a上に配置されてもよい。このようにすることにより、放熱板12の板厚方向において、ケース16と放熱板12とが対向して接触する領域の分だけ、フットプリントを小さくすることができる。なお、放熱板12の外周面12cとケース16の内周面16hとが接触するようにケース16を配置するようにしてもよい。
なお、上記の実施の形態においては、ケース16は、放熱板12上に配置され、面16aの全てが主面12a上に配置されることとしたが、これに限らず、放熱板12上にケース16が配置される構成において、面16aの一部が主面12a上に配置されてもよい。このようにすることにより、放熱板12の板厚方向において、ケース16と放熱板12とが対向して接触する領域の分だけ、フットプリントを小さくすることができる。なお、放熱板12の外周面12cとケース16の内周面16hとが接触するようにケース16を配置するようにしてもよい。
また、上記の実施の形態においては、半導体チップ15aおよび15bは、ワイドバンドギャップ半導体を含むこととしたが、これに限らず、ワイドバンドギャップ半導体を含まない半導体チップを用いてもよい。また、半導体チップ15a~15cは、複数備えられず、一つであってもよい。
なお、上記の実施の形態においては、基板13は、金属板21と絶縁板22を含む構成としたが、これに限らず、基板13は、他の板状の部材をさらに含む構成としてもよい。また、半導体装置11において、基板13は、複数、例えば2つ備えてもよい。
今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、請求の範囲によって規定され、請求の範囲およびそれと均等の範囲内でのすべての変更が含まれることが意図される。
11,101,102 半導体装置
12 放熱板
12a,12b,21a,21b,22a,22b 主面
12c,16c 外周面
13 基板
14 回路パターン
14a,14b,14c,14d 回路板
15a,15b,15c 半導体チップ
16 ケース
16a,16b,16e,16g 面
16d,16f,16h 内周面
17a,17b,17c 端子
18a,18b,18c,18d,18e,18f ワイヤ
19,20 はんだ
21 金属板
22 絶縁板
23a,23b,23c,23d 壁部
24a,24b 延出部
25 空間
31a,31b,31c 部分
32a 貫通孔
33a,33b,33c 領域
34a 端面
12 放熱板
12a,12b,21a,21b,22a,22b 主面
12c,16c 外周面
13 基板
14 回路パターン
14a,14b,14c,14d 回路板
15a,15b,15c 半導体チップ
16 ケース
16a,16b,16e,16g 面
16d,16f,16h 内周面
17a,17b,17c 端子
18a,18b,18c,18d,18e,18f ワイヤ
19,20 はんだ
21 金属板
22 絶縁板
23a,23b,23c,23d 壁部
24a,24b 延出部
25 空間
31a,31b,31c 部分
32a 貫通孔
33a,33b,33c 領域
34a 端面
Claims (8)
- 放熱板と、
前記放熱板上に配置される基板と、
前記基板上に配置される回路パターンと、
前記回路パターン上に配置される半導体チップと、
前記放熱板に固定され、前記基板の外周を取り囲むケースと、
前記ケースに取り付けられる端子と、
前記回路パターンまたは前記半導体チップと前記端子とを電気的に接続するワイヤと、を備え、
前記放熱板の板厚方向に見た平面視において、前記回路パターンの一部は、前記端子に重なっている、半導体装置。 - 前記ケースは、前記放熱板上に配置される、請求項1に記載の半導体装置。
- 前記放熱板の板厚方向に見た平面視において、前記ケースの一部は、前記端子に接触した状態で前記端子において前記ワイヤが接続されている領域まで延びている、請求項1または請求項2に記載の半導体装置。
- 前記半導体チップは、ワイドバンドギャップ半導体を含む、請求項1から請求項3のいずれか1項に記載の半導体装置。
- 前記基板は、
前記放熱板上に配置され、第1の主面を有する金属板と、
前記第1の主面上に接触して配置され、前記金属板とは反対側の主面である第2の主面を有し、前記第2の主面において前記回路パターンに接触する絶縁板と、を含む、請求項1から請求項4のいずれか1項に記載の半導体装置。 - 前記基板の外周を取り囲む前記ケースの内周壁には、前記ケースの最上面よりも下方において前記放熱板の主面と平行な上向きの段差面が設けられ、前記端子は前記段差面上に支持される、請求項1から請求項5のいずれか1項に記載の半導体装置。
- 前記基板の外周を取り囲む前記ケースの内周壁には、前記段差面の下方において、前記段差面と平行な下向きの段差面が設けられ、前記回路パターンの一部と前記下向きの段差面の一部とは前記放熱板の板厚方向において互いに対向する、請求項6に記載の半導体装置。
- 前記下向きの段差面より下にある前記内周壁の側面は、前記上向きの段差面より上にある前記内周壁の側面よりも、放熱板の板厚方向に見た平面視において、前記放熱板の中心側に位置する、請求項7に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020553735A JPWO2020090411A1 (ja) | 2018-10-30 | 2019-10-10 | 半導体装置 |
US17/282,864 US11978683B2 (en) | 2018-10-30 | 2019-10-10 | Semiconductor apparatus |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018203727 | 2018-10-30 | ||
JP2018-203727 | 2018-10-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2020090411A1 true WO2020090411A1 (ja) | 2020-05-07 |
Family
ID=70462213
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2019/040092 WO2020090411A1 (ja) | 2018-10-30 | 2019-10-10 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11978683B2 (ja) |
JP (1) | JPWO2020090411A1 (ja) |
WO (1) | WO2020090411A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7548086B2 (ja) * | 2021-03-19 | 2024-09-10 | 三菱電機株式会社 | 半導体装置の製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007184525A (ja) * | 2005-12-07 | 2007-07-19 | Mitsubishi Electric Corp | 電子機器装置 |
JP2015046476A (ja) * | 2013-08-28 | 2015-03-12 | 三菱電機株式会社 | 電力用半導体装置およびその製造方法 |
JP2018125494A (ja) * | 2017-02-03 | 2018-08-09 | 三菱電機株式会社 | 半導体装置及び電力変換装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8513534B2 (en) * | 2008-03-31 | 2013-08-20 | Hitachi, Ltd. | Semiconductor device and bonding material |
US8847384B2 (en) * | 2012-10-15 | 2014-09-30 | Toyota Motor Engineering & Manufacturing North America, Inc. | Power modules and power module arrays having a modular design |
JP6265693B2 (ja) | 2013-11-12 | 2018-01-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP6320331B2 (ja) | 2015-03-16 | 2018-05-09 | 三菱電機株式会社 | 電力用半導体装置 |
JP6515694B2 (ja) * | 2015-06-12 | 2019-05-22 | 富士電機株式会社 | 半導体装置 |
JP7006812B2 (ja) * | 2018-12-10 | 2022-01-24 | 富士電機株式会社 | 半導体装置 |
-
2019
- 2019-10-10 JP JP2020553735A patent/JPWO2020090411A1/ja active Pending
- 2019-10-10 US US17/282,864 patent/US11978683B2/en active Active
- 2019-10-10 WO PCT/JP2019/040092 patent/WO2020090411A1/ja active Application Filing
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007184525A (ja) * | 2005-12-07 | 2007-07-19 | Mitsubishi Electric Corp | 電子機器装置 |
JP2015046476A (ja) * | 2013-08-28 | 2015-03-12 | 三菱電機株式会社 | 電力用半導体装置およびその製造方法 |
JP2018125494A (ja) * | 2017-02-03 | 2018-08-09 | 三菱電機株式会社 | 半導体装置及び電力変換装置 |
Also Published As
Publication number | Publication date |
---|---|
US11978683B2 (en) | 2024-05-07 |
JPWO2020090411A1 (ja) | 2021-09-16 |
US20210351092A1 (en) | 2021-11-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7816784B2 (en) | Power quad flat no-lead semiconductor die packages with isolated heat sink for high-voltage, high-power applications, systems using the same, and methods of making the same | |
US9966344B2 (en) | Semiconductor device with separated main terminals | |
JP4950280B2 (ja) | 高電力密度装置用、特にigbtおよびダイオード用の低インダクタンスのボンドワイヤレス共同パッケージ | |
US20140210093A1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
US8198712B2 (en) | Hermetically sealed semiconductor device module | |
US10763240B2 (en) | Semiconductor device comprising signal terminals extending from encapsulant | |
KR20170086828A (ko) | 메탈범프를 이용한 클립 본딩 반도체 칩 패키지 | |
JP2019192751A (ja) | 半導体装置 | |
JP6988345B2 (ja) | 半導体装置 | |
US20170194296A1 (en) | Semiconductor module | |
WO2021002132A1 (ja) | 半導体モジュールの回路構造 | |
JP2015115471A (ja) | 電力用半導体装置 | |
US11881444B2 (en) | Semiconductor device | |
US20220102299A1 (en) | Package with pad having open notch | |
US11742333B2 (en) | Semiconductor module | |
WO2020090411A1 (ja) | 半導体装置 | |
TW201909717A (zh) | 電子模組 | |
WO2013150890A1 (ja) | 半導体デバイス | |
JP5177174B2 (ja) | 半導体装置 | |
US11302612B2 (en) | Lead frame wiring structure and semiconductor module | |
JP7147186B2 (ja) | 半導体装置 | |
JP2021180234A (ja) | 半導体モジュール | |
JP2022053401A (ja) | 半導体モジュール | |
US11626361B2 (en) | Power semiconductor module | |
KR20150097923A (ko) | 반도체 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 19878122 Country of ref document: EP Kind code of ref document: A1 |
|
ENP | Entry into the national phase |
Ref document number: 2020553735 Country of ref document: JP Kind code of ref document: A |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 19878122 Country of ref document: EP Kind code of ref document: A1 |