JP2018049938A - 半導体装置 - Google Patents

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Kentaro Mori
健太郎 森
田窪　知章
Tomoaki Takubo
知章 田窪
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Toshiba Electronic Devices and Storage Corp
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Abstract

【課題】樹脂内の半導体チップにビアコンタクトと配線を低コストで設け得る半導体装置を提供する。【解決手段】半導体装置１は、半導体素子１１側の第１面Ｆ１と反対側の第２面Ｆ２を有する第１半導体チップ１０を備える。第１金属層２０は第１半導体チップ１０を載せる第３面Ｆ３と反対側の第４面Ｆ４を有し、第３面Ｆ３が第２面Ｆ２より大きい。樹脂層３０は第１半導体チップ１０側の第５面Ｆ５と第１金属層２０側の第６面Ｆ６とを有する。パッド３１，３２は第１半導体チップ１０の第１面Ｆ１上に、第１ビアコンタクト５１は第１金属層２０の第３面Ｆ３上に設けられている。第２ビアコンタクト５２，５３はパッド３１，３２上にある。第１配線４１は樹脂層３０の第５面Ｆ５にあり、第１ビアコンタクト５１を介して第１金属層２０に接続している。第２配線４２は樹脂層３０の第５面Ｆ５にあり、第２ビアコンタクト５３を介してパッド３２に接続している。【選択図】図１

Description

本発明による実施形態は、半導体装置に関する。
半導体チップの表面上の金属メッキ配線や半導体チップの封止樹脂内に設けられたビアコンタクトをファンアウト配線として有する半導体パッケージがある。このようなファンアウト型半導体パッケージにおいて、半導体チップの裏面電極として金属層を設ける場合がある。従来、半導体チップの表面のパッドおよびその裏面の金属層に配線を接続するために、半導体パッケージの表面および裏面の両方にビアコンタクトおよび配線を設けていた。
しかし、半導体パッケージの表面および裏面の両方にビアコンタクトおよび配線を設けるためには、製造工程が長くなり、かつ、ビアコンタクトおよび配線に必要な材料も多くなる。
特開２０１６−０２５１４３号公報
樹脂内に設けられた半導体チップの表面および裏面の電極に、ビアコンタクトおよび配線を容易かつ低コストで設けることを可能とする半導体装置を提供する。
本実施形態による半導体装置は、半導体素子が設けられた第１面と該第１面の反対側の第２面とを有する第１半導体チップを備える。第１金属層は、第１半導体チップを搭載する第３面と該第３面の反対側の第４面とを有し、第３面が第１半導体チップの第２面の外縁よりも大きな外縁を有する。樹脂層は、第１半導体チップおよび第１金属層の周囲に設けられ、第１半導体チップ側にある第５面と第１金属層側にある第６面とを有する。パッドは、第１半導体チップの第１面上に設けられ、半導体素子と電気的に接続されている。第１ビアコンタクトは、樹脂層内に設けられ、第１金属層の第３面上に設けられている。第２ビアコンタクトは、樹脂層内に設けられ、パッド上に設けられている。第１配線は、樹脂層の第５面に設けられ、第１ビアコンタクトを介して第１金属層と電気的に接続されている。第２配線は、樹脂層の第５面に設けられ、第２ビアコンタクトを介してパッドと電気的に接続されている。
第１実施形態による半導体装置１の構成例を示す断面図。 第１実施形態による半導体装置１の製造方法の一例を示す断面図。 図２に続く、半導体装置１の製造方法の一例を示す断面図。 図３に続く、半導体装置１の製造方法の一例を示す断面図。 図４に続く、半導体装置１の製造方法の一例を示す断面図。 図５に続く、半導体装置１の製造方法の一例を示す断面図。 図６に続く、半導体装置１の製造方法の一例を示す断面図。 図７に続く、半導体装置１の製造方法の一例を示す断面図。 図８に続く、半導体装置１の製造方法の一例を示す断面図。 図９に続く、半導体装置１の製造方法の一例を示す断面図。 図１０に続く、半導体装置１の製造方法の一例を示す断面図。 第２実施形態による半導体装置２の構成例を示す断面図。 第３実施形態による半導体装置３の構成例を示す断面図。 第４実施形態による半導体装置の製造方法の一例を示す断面図。 図１４に続く、半導体装置１の製造方法の一例を示す断面図。 図１５に続く、半導体装置１の製造方法の一例を示す断面図。 図１６に続く、半導体装置１の製造方法の一例を示す断面図。 図１７に続く、半導体装置１の製造方法の一例を示す断面図。 図１８に続く、半導体装置１の製造方法の一例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１実施形態）
図１は、第１実施形態による半導体装置１の構成例を示す断面図である。半導体装置１は、半導体チップ１０と、金属層２０と、樹脂層３０と、パッド３１、３２と、パッケージ配線４１、４２と、ビアコンタクト５１〜５３と、ソルダレジスト６１、６２と、端子７１、７２とを備えている。
第１半導体チップとしての半導体チップ１０は、半導体素子１１が設けられた第１面Ｆ１と該第１面Ｆ１の反対側の第２面Ｆ２とを有する。半導体チップ１０は、半導体素子として、例えば、第１面Ｆ１と第２面Ｆ２との間に大きな電流を流すことができるＩＧＢＴ（Insulated Gate Bipolar Transistor）またはＨＥＭＴ(High Electron Mobility Transistor)等のパワー半導体素子でよい。
第１金属層としての金属層２０は、半導体チップ１０を搭載する第３面Ｆ３と第３面Ｆ３の反対側の第４面Ｆ４とを有する。第３面Ｆ３は、半導体チップ１０の第２面Ｆ２に対向しており、導電材料１３によって半導体チップ１０に接着されている。第３面Ｆ３は、半導体チップ１０の第２面Ｆ２の外縁よりも大きな外縁を有する。従って、金属層２０は、半導体チップ１０の第２面Ｆ２の全面を被覆するように設けられている。金属層２０は、例えば、銅、鉄、ニッケル、ステンレス等を含む金属材料がよい。また、シリコン等の半導体、ガラス、有機基板でもよい。その場合、導電性とするために、表面に金属皮膜や金属配線する設ける必要がある。導電材料１３は、例えば、はんだ、銀ペースト、銀焼結ペースト等の導電性材料でよい。 樹脂層３０は、半導体チップ１０、金属層２０およびビアコンタクト５１〜５３の周囲に設けられており、半導体チップ１０側にある第５面Ｆ５と金属層２０側にある第６面Ｆ６とを有する。樹脂層３０は、半導体チップ１０、金属層２０およびビアコンタクト５１〜５３を封止し、これらを樹脂層３０の外部から保護している。
パッド３１、３２は、層間絶縁膜ＩＬＤを介して半導体チップ１０の第１面Ｆ１上に設けられ、層間絶縁膜ＩＬＤの開口部において半導体素子１１と電気的に接続されている。パッド３１、３２は、半導体素子１１から引き出された引出し配線（ファンアウト配線）として機能する。パッド３１、３２は、半導体素子に電気的に接続されており、例えば、メッキされた銅、アルミニウム、ニッケル等の低抵抗金属でよい。
第１ビアコンタクトとしてのビアコンタクト５１は、樹脂層３０内に設けられ、金属層２０の第３面Ｆ３上に設けられている。第２ビアコンタクトとしてのビアコンタクト５２、５３は、樹脂層３０内に設けられ、それぞれパッド３１、３２上に設けられている。ビアコンタクト５１は、金属層２０の第３面Ｆ３から樹脂層３０の第５面Ｆ５側に引き出されており、金属層２０を第５面Ｆ５上に設けられた配線４１に電気的に接続する。ビアコンタクト５２は、パッド３１から樹脂層３０の第５面Ｆ５側に引き出されており、パッド３１を配線４１に電気的に接続する。ビアコンタクト５３は、パッド３２から樹脂層３０の第５面Ｆ５側に引き出されており、パッド３２を配線４２に電気的に接続する。
第１配線としての配線４１は、樹脂層３０の第５面Ｆ５上に設けられており、ビアコンタクト５１、５２を介してパッド３１および金属層２０に電気的に接続されている。第２配線としての配線４２は、樹脂層３０の第５面Ｆ５上に設けられており、ビアコンタクト５３を介してパッド３２に電気的に接続されている。配線４１、４２には、例えば、銅、アルミニウム等の低抵抗金属を用いている。このように、配線４１、４２は、樹脂層３０の一方の面（例えば、第５面Ｆ５）に設けられている。
第１ビアコンタクトとしてのビアコンタクト５１は、樹脂層３０内に設けられ、金属層２０の第３面Ｆ３と配線４１との間を電気的に接続する。ビアコンタクト５２は、樹脂層３０内に設けられ、半導体素子に接続されたパッド３１と配線４１との間を電気的に接続する。第２ビアコンタクトとしてのビアコンタクト５３は、樹脂層３０内に設けられ、半導体素子に接続されたパッド３２と配線４２との間を電気的に接続する。
ソルダレジスト６１は、樹脂層３０の上面に設けられており、かつ、配線４１、４２を部分的に被覆している。ソルダレジスト６２は、樹脂層３０の底面に設けられており、かつ、金属層２０の裏面を被覆している。ソルダレジスト６２は、端子７１、７２の材料（例えば、はんだ）の付着を抑制するために用いられる。
端子７１、７２は、樹脂層３０の第５面Ｆ５側に設けられており、ソルダレジスト６１が設けられていない配線４１、４２上に設けられている。端子７１、７２は、例えば、はんだバンプである。端子７１は、配線４１、ビアコンタクト５１、および金属層２０を介して半導体チップ１０の裏面に電気的に接続され、並びに、配線４１、ビアコンタクト５２およびパッド３１を介して半導体素子１１に電気的に接続されている。ビアコンタクト５１に電気的に接続される配線４１と、ビアコンタクト５２に電気的に接続される配線４１は、電気的に独立し外部端子に接続されても構わない。
本実施形態による半導体装置１は、半導体チップ１０の第２面Ｆ２に半導体チップ１０よりも大きな金属層２０を備えている。それにより、半導体装置１は、ビアコンタクト５１を金属層２０の第３面Ｆ３上に設けることができ、半導体チップ１０の第２面Ｆ２側にある金属層２０を半導体チップ１０の第１面Ｆ１側にある配線４１に電気的に接続することができる。従って、半導体装置１は、半導体チップ１０の第１面Ｆ１側の半導体素子に電気的に接続された配線４２だけでなく、第２面Ｆ２側にある金属層２０に電気的に接続された配線４１も第１面Ｆ１に設けることができる。即ち、配線４１、４２は、樹脂層３０の一方の片面（Ｆ５）側に引き出され、他方の面（Ｆ６）には引き出されていない。このように、片側配線とすることによって、ビアコンタクト５１〜５３および配線４１、４２は、樹脂層３０の第５面Ｆ５側からの加工によって形成することができる。即ち、本実施形態による半導体装置１は、ビアコンタクトおよび配線の形成のために樹脂層３０の両面に加工をする必要が無い。
両面加工は、片面ずつ加工すると製造プロセスを長期化してしまう。あるいは、両面同時に加工しようとすると、特殊な装置を必要とする。従って、両面加工は、製造プロセスを複雑化し、製造コストを上昇させてしまう。
これに対し、本実施形態によれば、ビアコンタクト５１〜５３および配線４１、４２は、樹脂層３０の片面側から加工すれば足りる。従って、本実施形態は、樹脂層３０内に設けられた半導体チップ１０の第１面Ｆ１および第２面Ｆ２の電極に、ビアコンタクト５１〜５３および配線４１、４２を容易かつ低コストで形成することができる。
また、本実施形態において、金属層２０の第４面Ｆ４には、ソルダレジスト６２は設けられているものの、金属層２０は設けられていない。これにより、金属層２０は、半導体チップ１０の裏面電極としてだけでなく、半導体チップ１０の放熱板としても機能し得る。金属層２０を放熱板として用いる場合、金属層２０の第４面Ｆ４の少なくとも一部には、ソルダレジスト６２は設けられていなくてもよい。
次に、本実施形態による半導体装置１の製造方法について説明する。
図２（Ａ）〜図１１は、第１実施形態による半導体装置１の製造方法の一例を示す断面図である。まず、図２（Ａ）に示すように、ウェハプロセス工程において、半導体ウェハ１５上に半導体素子１１およびパッド３１、３２を形成する。半導体ウェハ１５は、例えば、シリコン基板等の半導体基板である。
パッド３１、３２は、半導体素子１１の電極（図示せず）等に銅メッキ等を用いて形成される。これにより、パッド３１、３２は、半導体素子１１の電極上、および／または半導体素子１１の層間絶縁膜ＩＬＤ上にメッキされる。
次に、図２（Ｂ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）、グラインディング法を用いて半導体ウェハ１５の裏面を研磨する。これにより、半導体ウェハ１５は、例えば、約２０μｍ〜約２００μｍに薄化される。
次に、図２（Ｃ）に示すように、スパッタ法または蒸着法を用いて、半導体ウェハ１５の裏面に金属薄膜１７を成膜する。金属薄膜１７は、ダイアタッチ材の濡れ性を向上させ、半導体チップ１０をリードフレーム（金属層２０）２５にダイアタッチ材で良好に接着可能にする。金属薄膜１７は、例えば、Ｔｉ、ＮｉおよびＡｇの積層膜、Ｃｒ、ＮｉおよびＡｇの積層膜、あるいは、Ｔｉ、ＮｉおよびＡｕの積層膜等でよい。金属薄膜１７の膜厚は、金属膜２０の膜厚（例えば、８０μｍ以上）よりもかなり薄く、例えば、約２μｍ以下である。よって、金属薄膜１７は、次のダイシング工程において悪影響を与えない程に薄い。尚、半導体チップ１０の裏面において、ダイアッタッチ材の濡れ性が良好であれば、半導体チップ１０の裏面に金属薄膜１７を形成する必要は無い。これにより、ダイシング工程において金属薄膜１７のバリや剥がれが発生せず、生産性がさらに向上する。
次に、図３に示すように、半導体ウェハ１５をダイシングテープに搭載し、ダイシングブレード１０２によって半導体ウェハ１５をダイシングする。このダイシング工程によって、半導体ウェハ１５は、複数の半導体チップ１０に分離される。この段階で、半導体チップ１０は、第１面Ｆ１上に半導体素子１１、層間絶縁膜ＩＬＤ、パッド３１、３２を有する。
次に、図４（Ａ）および図４（Ｂ）に示すように、ダイアッタッチ材２６を用いてリードフレーム２５上に半導体チップ１０を実装する。図４（Ａ）は、リードフレーム２５および半導体チップ１０の平面を示し、図４（Ｂ）は、リードフレーム２５および半導体チップ１０の断面を示す。リードフレーム２５は、例えば、銅等の低抵抗金属であり、その厚みは、例えば、約８０μｍである。ダイアッタッチ材２６は、例えば、はんだ、銀ペースト、銀焼結ペースト、導電性ＤＡＦ（Die Attachment Film）等でよく、液体状またはフィルム状であってよい。
次に、図５に示すように、半導体チップ１０を実装したリードフレーム２５をダイシングテープ１０３上に搭載し、ダイシングブレード１０４によってリードフレーム２５をダイシングする。これにより、リードフレーム２５は、半導体チップ１０毎に切断され、金属層２０として機能する。金属層２０は、半導体チップ１０を搭載する第３面Ｆ３とその反対側の第４面Ｆ４とを有する。また、金属層２０の第３面Ｆ３は、半導体チップ１０の第２面Ｆ２の外縁よりも大きな外縁を有する。
以下、半導体チップ１０および金属層２０からなる構造体を、便宜的に構造体１３０と呼ぶ。
次に、図６に示すように、半導体チップ１０および金属層２０の構造体１３０を、接着層１２０を用いて支持部１１０上に接着する。本実施形態において、複数の構造体１３０は、金属層２０の第４面Ｆ４を支持部１１０へ対向するように支持部１１０上に接着される。即ち、半導体チップ１０の素子形成面（Ｆ１）を上方に向けて実装される（フェイス・アップ型実装方式）。支持部１１０は、例えば、シリコン板、メタル板（例えば、銅、鉄、ステンレス等）、ガラス（ＳｉＯ２）板等でよい。支持部１１０の厚みは、例えば、約０．１ｍｍ〜約２ｍｍでよい。接着層１２０は、例えば、有機系接着剤、メタル系接着剤、それらの混合剤等でよい。尚、フェイス・アップ型実装方式は、後述するフェイス・ダウン型実装方式に比べて樹脂層３０を一度で形成可能である。従って、フェイス・アップ型実装方式は、比較的低コストで半導体装置１を製造することができる。
次に、図７に示すように、支持部１１０上において、複数の構造体１３０の周囲に樹脂層３０を形成し、複数の構造体１３０の樹脂層３０で封止する。これにより、半導体チップ１０側にある第５面Ｆ５と金属層２０側にある第６面Ｆ６とを有する樹脂層３０が形成される。樹脂層３０は、例えば、有機フィルムをラミネートあるいは真空プレスすることによって複数の構造体１３０を封止すればよい。このとき、構造体１３０の部分だけを除いた有機フィルムを用いてもよい。この場合、有機フィルムの形成後、構造体１３０上に他の薄い有機フィルムを被覆する。尚、樹脂層３０は、有機フィルムに代えて、液状の樹脂材料を塗布することによって形成されてもよい。
次に、図８に示すように、支持部１１０を構造体１３０および樹脂層３０から剥離する。支持部１１０の剥離は、例えば、加熱、光照射、溶剤への浸漬、機械的な剥離等で実行される。支持部１１０の剥離は、後に説明する配線４１、４２を形成した後に実行しても構わない。
次に、図９に示すように、ビアコンタクト５１〜５３を樹脂層３０内に形成する。ビアコンタクト５１は、金属層２０の第３面Ｆ３上に形成され、ビアコンタクト５２、５３は、半導体チップ１０の第１面Ｆ１上に形成される。このとき、ビアコンタクト５１〜５３は、全て樹脂層３０の第５面Ｆ５側から形成される。例えば、樹脂層３０の第５面Ｆ５から金属層２０およびパッド３１、３２へビアホールを形成する。ビアホールは、例えば、レーザビア加工を用いて形成される。代替的に、ビアホールは、例えば、リソグラフィ技術およびエッチング技術を用いて形成されてもよい。ビアホールの洗浄後、樹脂層３０の第５面Ｆ５からそのビアホールへ金属を埋め込む。例えば、金属は、無電解銅メッキ法を用いてビアホール内に形成される。これにより、ビアコンタクト５１〜５３は、全て樹脂層３０の片面側から形成され得る。尚、金属層２０は半導体チップ１０よりも大きいため、ビアコンタクト５１は、樹脂層３０の第５面Ｆ５側から金属層２０の第３面Ｆ３へ接触することができる。
次に、配線４１、４２を樹脂層３０の第５面Ｆ５上に形成する。このとき、配線４１は、樹脂層３０の第５面Ｆ５およびビアコンタクト５１、５２上に形成される。配線４２は、樹脂層３０の第５面Ｆ５およびビアコンタクト５３上に形成される。
次に、図１０に示すように、樹脂層３０の第５面Ｆ５および第６面Ｆ６上にソルダレジスト６１、６２を形成する。次に、リソグラフィ技術を用いて、第５面Ｆ５上のソルダレジスト６１をパターニングする。これにより、配線４１、４２の一部を露出させる。
次に、図１１に示すように、構造体１３０ごとにダイシングする。これにより、各半導体チップ１０を含む半導体パッケージがそれぞれ分離される。
その後、端子７１、７２をそれぞれ配線４１、４２上に形成する。端子７１、７２には、例えば、はんだ等を用いる。これにより、図１に示す半導体装置１が完成する。尚、金属層２０を放熱板として用いる場合、端子７１、７２の形成後、金属層２０の第４面Ｆ４のソルダレジスト６２を除去してもよい。
本実施形態によれば、ビアコンタクト５１〜５３、配線４１、４２および端子７１、７２は、樹脂層３０の片面側に形成されている。従って、本実施形態による半導体装置１は、容易かつ低コストで形成することができる。
（第２実施形態）
図１２は、第２実施形態による半導体装置２の構成例を示す断面図である。第２実施形態では、端子７１〜７３が樹脂層３０の第６面Ｆ６側に設けられている点で第１実施形態と異なる。
尚、金属層２０、２１の構成、ビアコンタクト５１〜５４の配置、配線４１、４２のレイアウト、端子７１〜７３の配置等は、任意に変更可能である。例えば、第２実施形態において、金属層２０、２１は、２つに分離されている。金属層２０の第３面Ｆ３上には半導体チップ１０が搭載されており、金属層２１の面Ｆ１３上にはビアコンタクト５１が設けられている。ビアコンタクト５１は、配線４１に接続されている。配線４１は、半導体チップ１０の他のパッド（図示せず）に接続されてよい。
金属層２０の第３面Ｆ３は、第１実施形態のそれと同様に、半導体チップ１０の第２面Ｆ２の外縁よりも大きな外縁を有する。従って、ビアコンタクト５４は、金属層２０の第３面Ｆ３上に設けられ、配線４２に接続され得る。配線４２は、ビアコンタクト５２、５３を介してパッド３１、３２へ電気的に接続される。
端子７１は、金属層２１の面Ｆ１４上に設けられている。端子７１、７３は、金属層２０の第４面Ｆ４上に設けられている。即ち、端子７１〜７３は、樹脂層３０の第６面Ｆ６側に設けられている。第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。
第２実施形態によれば、端子７１〜７３が樹脂層３０の第６面Ｆ６に設けられているものの、ビアコンタクト５１〜５４、配線４１、４２は、樹脂層３０の第５面Ｆ５に設けられている。従って、配線４１、４２は、樹脂層３０の一方の片面（Ｆ５）側に引き出され、他方の面（Ｆ６）には引き出されていない。このように、片側配線とすることによって、ビアコンタクト５１〜５４および配線４１、４２は、樹脂層３０の第５面Ｆ５側からの加工によって形成することができる。これにより、第２実施形態も第１実施形態と同様の効果を得ることができる。尚、電極７１、７２は、図１１を参照して説明したように、半導体パッケージがそれぞれ分離された後に形成されるので、樹脂層３０の第６面Ｆ６に設けられていても問題ない。
第２実施形態において、配線４１、４２の一部を露出させてもよい。これにより、半導体装置２の上に他の半導体装置（図示せず）を積層し、他の半導体装置の電極を配線４１、４２に接続してもよい。このように、半導体装置２は、三次元的な積層構造としてもよい。
第２実施形態の製造方法は、第１実施形態の製造方法を参照することによって容易に理解できるで、ここではその詳細な説明を省略する。
（第３実施形態）
図１３は、第３実施形態による半導体装置３の構成例を示す断面図である。半導体装置３は、複数の半導体チップ１０、３１０を１つの半導体パッケージ内に組み込んだ半導体モジュールである。
第１半導体チップとしての半導体チップ１０側の半導体装置の構成は、図１に示す半導体装置１の構成と同様でよい。従って、第２半導体チップとしての半導体チップ３１０側の半導体装置の構成について説明する。
第２半導体チップとしての半導体チップ３１０は、半導体素子３１１が設けられた第７面Ｆ７と該第７面Ｆ７の反対側の第８面Ｆ８とを有する。半導体チップ３１０の厚みは、半導体チップ１０の厚みと異なる。半導体チップ３１０の第７面Ｆ７上に設けられた半導体素子３１１は、半導体チップ１０上の半導体素子１１と同じであってもよく、異なっていてもよい。
第２金属層としての金属層３２０は、半導体チップ３１０を搭載する第９面Ｆ９と第９面Ｆ９の反対側の第１０面Ｆ１０とを有する。第９面Ｆ９は、半導体チップ３１０の第８面Ｆ８に対向しており、導電材料３１３によって接着されている。第９面Ｆ９は、半導体チップ３１０の第８面Ｆ８の外縁よりも大きな外縁を有する。従って、金属層３２０は、半導体チップ３１０の第８面Ｆ８の全面を被覆するように設けられている。金属層３２０の材料は、金属層２０の材料と同様でよい。導電材料３１３の材料は、導電材料１３の材料と同様でよい。
また、金属層３２０は、金属層２０の厚みよりも薄い。半導体チップ１０の厚みと金属層２０の厚みとの和は、半導体チップ３１０の厚みと金属層３２０の厚みとの和にほぼ等しい。これにより、パッド３１、３２、３３１、３３２の高さをほぼ等しくすることができ、かつ、ビアコンタクト５２、５３、３５２、３５３の深さをほぼ等しくすることができる。
金属層３２０は、半導体チップ３１０の裏面電極としてだけでなく、半導体チップ３１０の放熱板としても機能し得る。金属層３２０を放熱板として用いる場合、金属層３２０の第１０面Ｆ１０の少なくとも一部には、ソルダレジスト６２は設けられていなくてもよい。
パッド３３１、３３２は、層間絶縁膜ＩＬＤを介して半導体チップ３１０の第７面Ｆ７上に設けられ、半導体素子３１１と電気的に接続されている。パッド３３１、３３２は、半導体素子３１１から引き出された引出し配線（ファンアウト配線）として機能する。パッド３３１、３３２の材料は、パッド３１、３２の材料と同様でよい。
第３ビアコンタクトとしてのビアコンタクト３５２、３５３は、樹脂層３０内に設けられ、それぞれパッド３３１、３３２上に設けられている。ビアコンタクト３５２、３５３は、それぞれパッド３３１、３３２から樹脂層３０の第５面Ｆ５側に引き出されており、パッド３３１を配線３４１に電気的に接続する。ビアコンタクト３５３は、パッド３３２から樹脂層３０の第５面Ｆ５側に引き出されており、パッド３３２を配線３４２に電気的に接続する。
第３配線としての配線３４１、３４２は、樹脂層３０の第５面Ｆ５上に設けられており、ビアコンタクト３５２、３５３を介してパッド３３１、３３２に電気的に接続されている。配線３４１、３４２の材料は、配線４１、４２の材料と同様でよい。パッド３３１、３３２の材料は、パッド３１、３２の材料と同様でよい。このように、配線３４１、３４２は、樹脂層３０の一方の面（例えば、第５面Ｆ５）に設けられている。
端子３７１、３７２は、樹脂層３０の第５面Ｆ５側に設けられており、ソルダレジスト６１のない配線３４１、３４２上に設けられている。端子３７１、３７２は、例えば、はんだバンプである。端子３７１は、配線３４１、ビアコンタクト３５１、およびパッド３３１を介して半導体素子３１１に電気的に接続されている。端子３７２は、配線３４２、ビアコンタクト３５２、およびパッド３３２を介して他の半導体素子３１１に電気的に接続されている。
第３実施形態による半導体装置３は、複数の半導体チップ１０、３１０を備えているものの、配線４１、４２、３４１、３４２は、樹脂層３０の一方の片面（Ｆ５）側に引き出され、他方の面（Ｆ６）には引き出されていない。このように片側配線とすることによって、ビアコンタクト５１〜５３、３５２，３５３および配線４１、４２は、樹脂層３０の第５面Ｆ５側からの加工によって形成することができる。これにより、第３実施形態も第１実施形態と同様の効果を得ることができる。
尚、半導体チップ３１０側には、金属層３２０と配線３４１とを接続するビアコンタクトが設けられていない。しかし、金属層３２０の第９面Ｆ９は、半導体チップ３１０よりも大きな外縁を有するので、金属層３２０と配線３４１とを接続するビアコンタクト(図示せず)を設けてもよい。
次に、半導体装置３の製造方法について説明する。
半導体チップ１０、３１０のそれぞれについて、図２〜図５を参照して説明した工程を経て、金属層２０、３２０上に半導体チップ１０、３１０を搭載した構造体を形成する。
次に、図６に示す工程において、半導体チップ１０および金属層２０の構造体と半導体チップ３１０および金属層３２０の構造体とを並べて支持部１１０上に配置する。
次に、図７〜図１０を参照して説明した工程を経て、ビアコンタクト５１〜３５３、配線４１〜３４２等を形成する。半導体チップ３１０の厚みは、半導体チップ１０の厚みより厚いが、金属層３２０は、金属層２０の厚みよりも薄い。半導体チップ１０の厚みと金属層２０の厚みとの和は、半導体チップ３１０の厚みと金属層３２０の厚みとの和にほぼ等しい。これにより、ビアコンタクト５２、５３、３５２、３５３の深さをほぼ等しくすることができるので、ビアコンタクト５２、５３、３５２、３５３の形成が容易となる。
次に、半導体チップ１０および金属層２０の構造体と半導体チップ３１０および金属層３２０の構造体とを含む半導体パッケージごとにダイシングする。これにより、各半導体パッケージは、半導体チップ１０および金属層２０の構造体と半導体チップ３１０および金属層３２０の構造体とを含むモジュールとして分離される。
第３実施形態によれば、ビアコンタクト５１〜３５３、配線４１〜３４２および端子７１〜３７２は、樹脂層３０の片面側に形成されている。従って、第３実施形態は、第１実施形態と同様の効果を得ることができる。第３実施形態は、第２実施形態と組み合わせてもよい。
（第４実施形態）
第１実施形態による製造方法は、所謂、フェイス・アップ型実装方式で半導体装置１を製造している。これに対し、第４実施形態による製造方法は、所謂、フェイス・ダウン型実装方式で半導体装置１を製造している。
図１４〜図１９は、第４実施形態による半導体装置の製造方法の一例を示す断面図である。図２（Ａ）〜図５に示す工程を経た後、図１４に示すように、構造体１３０は、半導体チップ１０の素子形成面（Ｆ１）を支持部１１０へ対向するように支持部１１０上に接着される。
次に、図１５に示すように、支持部１１０上において、複数の構造体１３０の周囲に樹脂層３０を形成し、複数の構造体１３０の樹脂層３０で封止する。
次に、図１６に示すように、支持部１１０を構造体１３０および樹脂層３０から剥離する。支持部１１０の剥離は、後に説明する配線４１、４２を形成した後に実行しても構わない。
次に、図１７に示すように、樹脂層３０上にさらに樹脂層３１を形成した後に、図９を参照して説明したように、ビアコンタクト５１〜５３および配線４１、４２を形成する。
次に、図１８に示すように、樹脂層３０の第５面Ｆ５および第６面Ｆ６上にソルダレジスト６１、６２を形成する。次に、リソグラフィ技術を用いて、配線４１、４２上のソルダレジスト６１をパターニングする。これにより、配線４１、４２の一部を露出させる。
次に、図１９に示すように、構造体１３０ごとにダイシングする。これにより、各半導体チップ１０を含む半導体パッケージがそれぞれ分離される。
その後、端子７１、７２をそれぞれ配線４１、４２上に形成する。これにより、図１に示す半導体装置１が完成する。尚、金属層２０を放熱板として用いる場合、端子７１、７２の形成後、金属層２０の第４面Ｆ４上のソルダレジスト６２および樹脂層３０を除去すればよい。
このように、第４実施形態によるフェイス・ダウン型実装方式であっても、半導体装置１を製造することができ、第１実施形態と同様の効果を得ることができる。
また、フェイス・ダウン型実装方式は、パッド３１、３２上に設けられる樹脂層３１を樹脂層３０とは別に形成するので、樹脂層３１の厚みが安定する。従って、ビアコンタクト等を狭ピッチで配置可能となり、半導体装置１をさらに小型化することができる。
また、例えば、プリプレグまたは金属からなる枠を半導体チップ１０の周りに設けてもよい。これにより、半導体装置１の剛性が向上し、熱抵抗が低くなる。また、金属枠をシールドとすることでノイズに対する半導体装置１の耐性が向上する。
第４実施形態は、第２または第３実施形態と組み合わせてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１・・・半導体装置、１０・・・半導体チップ、２０・・・金属層、３０・・・樹脂層、３１、３２・・・パッド、４１、４２・・・パッケージ配線、５０〜５３・・・ビアコンタクト、６１、６２・・・ソルダレジスト、７１、７２・・・端子

Claims (4)

  1. 半導体素子が設けられた第１面と該第１面の反対側の第２面とを有する第１半導体チップと、
    前記第１半導体チップを搭載する第３面と該第３面の反対側の第４面とを有し、前記第３面が前記第１半導体チップの前記第２面の外縁よりも大きな外縁を有する第１金属層と、
    前記第１半導体チップおよび前記第１金属層の周囲に設けられ、前記第１半導体チップ側にある第５面と前記第１金属層側にある第６面とを有する樹脂層と、
    前記第１半導体チップの前記第１面上に設けられ、前記半導体素子と電気的に接続されたパッドと、
    前記樹脂層内に設けられ、前記第１金属層の前記第３面上に設けられた第１ビアコンタクトと、
    前記樹脂層内に設けられ、前記パッド上に設けられた第２ビアコンタクトと、
    前記樹脂層の第５面に設けられ、前記第１ビアコンタクトを介して前記第１金属層と電気的に接続された第１配線と、
    前記樹脂層の前記第５面に設けられ、前記第２ビアコンタクトを介して前記パッドと電気的に接続された第２配線とを備えた半導体装置。
  2. 前記第１金属層の第４面の少なくとも一部が樹脂層から露出している、請求項１に記載の半導体装置。
  3. 半導体素子が設けられた第７面と該第７面の反対側の第８面とを有する第２半導体チップと、
    前記第２半導体チップを搭載する第９面と該第９面の反対側の第１０面とを有し、前記第９面が前記第２半導体チップの前記第８面の外縁よりも大きな外縁を有する第２金属層とをさらに備え、
    前記第２半導体チップは、前記第１半導体チップとともに前記樹脂層内に設けられた、請求項１または請求項２に記載の半導体装置。
  4. 前記第２金属層の厚みは、前記第１金属層の厚みと異なり、
    前記第１半導体チップの厚みと前記第１金属層の厚みとの和は、前記第２半導体チップの厚みと前記第２金属層の厚みとの和にほぼ等しい、請求項３に記載の半導体装置。
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