JP2013197209A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2013197209A
JP2013197209A JP2012061142A JP2012061142A JP2013197209A JP 2013197209 A JP2013197209 A JP 2013197209A JP 2012061142 A JP2012061142 A JP 2012061142A JP 2012061142 A JP2012061142 A JP 2012061142A JP 2013197209 A JP2013197209 A JP 2013197209A
Authority
JP
Japan
Prior art keywords
conductor
substrate
resin layer
semiconductor chip
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012061142A
Other languages
English (en)
Inventor
Tsutomu Fujita
努 藤田
Yusuke Takano
勇佑 高野
Masatoshi Kawato
雅敏 川戸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2012061142A priority Critical patent/JP2013197209A/ja
Priority to TW102101672A priority patent/TW201340261A/zh
Priority to CN2013100408143A priority patent/CN103311226A/zh
Publication of JP2013197209A publication Critical patent/JP2013197209A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

【課題】シールド層と基板ＧＮＤとを簡便に導通させることができ、シールド効果の向上及び製造コストの低減をはかる。
【解決手段】半導体装置の製造方法であって、基板１０上に複数個の半導体チップ２０を搭載し、且つダイシングラインを含むチップ周辺部に沿って、上面の高さが基板表面よりも高い導電体３０を形成する工程と、各半導体チップ２０及び導電体３０を樹脂層４０で被覆する工程と、樹脂層４０をダイシングラインに沿ってハーフカットし、且つ導電体３０の上面を露出させる工程と、ハーフカットにより露出した導電体３０及び樹脂層４０を導電材料で被覆する工程と、前記基板１０、前記導電体３０、及び導電材料４０をダイシングラインでカットし、個々の装置に切り出す工程と、を含む。
【選択図】 図２

Description

本発明の実施形態は、シールド機能を有する半導体装置及びその製造方法に関する。
通信機器等に使用される半導体装置においては、外部への不要電磁波の漏洩を抑制するために、シールド機能を有する半導体装置が用いられている。この半導体装置は、樹脂封止された半導体チップをシールド層で覆うように構成され、シールド層は基板ＧＮＤに接続されている。
しかし、この種の半導体装置においては、シールド層と基板ＧＮＤとを接続するための新たな工程が必要となり、製造コストが増大する。さらに、シールド層と基板ＧＮＤとの接続が不十分になる場合が多く、この場合には十分なシールド効果を得られないと云う問題があった。
特開２００８−２８８６１０号公報
発明が解決しようとする課題は、シールド層と基板ＧＮＤとを簡便に導通させることができる半導体装置及びその製造方法を提供することである。
実施形態の半導体装置の製造方法は、基板上に複数個の半導体チップを搭載し、且つダイシングラインを含むチップ周辺部に沿って、上面の高さが基板表面よりも高い導電体を形成する工程と、前記各半導体チップ及び前記導電体を樹脂層で被覆する工程と、前記樹脂層を前記ダイシングラインに沿ってハーフカットし、且つ前記導電体の上面を露出させる工程と、前記ハーフカットにより露出した前記導電体及び前記樹脂層を導電材料で被覆する工程と、前記基板、前記導電体、及び前記導電材料を前記ダイシングラインでカットし、個々の装置に切り出す工程と、を含む。
実施形態に係わる半導体装置の概略構成を示す断面図。 実施形態に係わる半導体装置の製造工程を示す断面図。 実施形態における半導体装置のダイシング前の状態を示す平面図。
以下、実施形態の半導体装置及びその製造方法を、図面を参照して説明する。
図１は、実施形態に係わる半導体装置の概略構成を示す断面図である。
配線基板１０上に、接着剤１１を介して半導体チップ２０がマウントされている。配線基板１０の表面側には、半導体チップ２０とワイヤボンディング１２で接続される配線１３が形成されている。配線基板１０の裏面側には複数の電極パッド１４が配置されており、これらの電極パッド１４は貫通ビア１５を介して表面側の配線１３に接続されている。
配線基板１０の上面の周辺部には、半導体チップ２０を囲むように導電体３０が設けられている。この導電体３０は、基板１０上の半導体チップ２０以外の部分よりも高く形成されている。さらに、導電体３０は、表面側の配線１３に直接接して設けられ、配線１３を介して基板ＧＮＤに接続されている。
配線基板１０の上面部は、導電体３０の上面を除いて半導体チップ２０及び配線１３等を被覆するように樹脂層４０で封止されている。そして、樹脂層４０を覆うように導電ペーストを用いて形成されたシールド層５０が設けられている。このシールド層５０は、導電体３０の上面に直接接しており、基板ＧＮＤと電気的に接続されている。なお、図中の１６，１７は絶縁膜を示している。
このような構成であれば、シールド層５０を設けているため、外部への不要電磁波の漏洩を抑制することができる。しかも、導電体３０を基板１０の周辺に沿ってチップ２０を囲むように設けているため、シールド層５０と導電体３０との接続面積が大きくなり、これらの接触抵抗を十分に小さくできると共に、シールド層５０と導電体３０との密着性を高めることができる。これにより、シールド効果を大幅に向上させることができる。
次に、本実施形態の半導体装置の製造方法について、図２を参照して説明する。
まず、図２（ａ）に示すように、配線基板１０上に複数の半導体チップ２０をマウントし、ダイシング領域を含む装置周辺部に導電体３０を形成する。この導電体３０の高さは、基板１０上の半導体チップ２０以外の他の部分よりも十分に高くなっている。また、導電体３０は、配線１３を介して基板ＧＮＤと電気的に接続されている。続いて、半導体チップ２０，導電体３０，及び配線１３等を覆うように、基板１０上を樹脂層４０で被覆する。
ここで、導電体３０は、図３の平面図に示すように、個々のチップ領域の周辺を囲むように設けられており、一部が基板ＧＮＤと接続されている。導電体３０は、導電性ペーストを塗布した後に硬化させたものであっても良いし、半田やメッキで形成したものであっても良い。さらに、スパッタで形成することも可能である。
次いで、図２（ｂ）に示すように、ダイシングライン上でブレード６０により導電体３０が露出するまで樹脂層４０をハーフカットする。ここで、ブレード６０の幅は導電体３０の幅よりも大きいものとする。さらに、ブレード６０は導電体３０に接する位置まで進行させるが、導電体３０を多少カットしても何ら問題ない。
次いで、図２（ｃ）に示すように、ハーフカットにより露出した導電体３０の上面及び樹脂層４０を被覆するように導電性ペーストを塗布し、樹脂層４０及び導電体３０の表面をシールド層５０で覆う。このとき、シールド層５０は基板ＧＮＤに接続された導電体３０に直接接触することになる。その後導電性ペーストを加熱処理し、例えばエポキシ系銀ペーストの様な熱硬化性の導電性ペーストであれば硬化、例えば半田ペーストであればリフローを行う。
次いで、図２（ｄ）に示すように、ダイシングライン上でシールド層５０、導電体３０、及び配線基板１０をカットし、個々の装置に切り出す。この時に用いるブレードは、導電体３０の幅よりも狭いものとする。これにより、導電体３０は隣接するチップ間で一方と他方に分離されることになる。
このように本実施形態では、ダイシング領域に導電体３０を設けておき、樹脂封止後のハーフカットで導電体３０の表面を露出させ、この状態でシールド層形成のための導電ペーストの塗布を行うことにより、シールド層５０を導電体３０に直接接触させることができる。そして、最終的なダイシングにより個々の装置に切り出した際も、導電体３０が各々の装置毎に残るため、シールド層５０と導電体３０との電気的接続がとれ、シールド層５０を基板ＧＮＤに電気的に接続することができる。
従って、先に説明したように、シールド層５０によるシールド効果を大幅に向上させることができる。また、導電体３０の高さを基板１０上の半導体チップ２０以外の部分よりも高くしておくことにより、ハーフカット時の切り込み精度を緩和することができる利点もある。
（変形例）
なお、本発明は上述した実施形態に限定されるものではない。
実施形態では、基板の周辺全体に亘って導電体を形成したが、導電体は必ずしもチップ周辺全体を囲む必要はなく、一部が途切れたものであっても良い。例えば、ダイシングラインに沿って４辺にそれぞれ設けられたものであっても良い。さらに、ダイシングラインに沿って設けられたものであれば良く、連続していても途切れていても良い。
また、半導体チップを搭載する基板としては、絶縁板の表面や裏面に配線を形成した配線基板に限るものではなく、リードフレームを用いることもできる。さらに、シールド層を形成する導電性ペーストとしては、銀ペースト、銅ペースト、半田ペーストなどを用いることができる。さらに、導電性ペーストに限るものではなく、メッキやスパッタでシールド層を形成することも可能である。
また、実施形態では、チップ面積の関係から導電体の幅をシールド層の厚みよりも狭くしているが、チップ面積に十分な余裕がある場合はシールド層の厚みよりも広くしても良い。即ち、導電体の幅をハーフカット時のブレードの厚みよりも厚くしておくことも可能である。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０…配線基板
１１…接着剤
１２…ワイヤ
１３…表面配線
１４…電極パッド
１５…貫通ビア
１６，１７…絶縁膜
２０…半導体チップ
３０…導電体
４０…樹脂層
５０…シールド層

Claims (5)

  1. 基板上に搭載された半導体チップと、
    前記基板の周辺部の少なくとも一部に沿って該基板上に設けられた導電体と、
    前記導電体の上面の少なくとも一部を覆うことなく、前記基板の上部及び前記半導体チップを覆うように設けられた樹脂層と、
    前記樹脂層を覆うように設けられ、且つ前記導電体の上面に直接接続されたシールド層と、を具備し
    前記導電体は、前記半導体チップの周辺を囲むように設けられ
    前記導電体の高さは、前記基板上の前記半導体チップ以外の部分よりも高く設定されていることを特徴とする半導体装置。
  2. 基板上に搭載された半導体チップと、
    前記基板の周辺部の少なくとも一部に沿って該基板上に設けられた導電体と、
    前記導電体の上面少なくとも一部を覆うことなく、前記基板の上部及び前記半導体チップを覆うように設けられた樹脂層と、
    前記樹脂層を覆うように設けられ、且つ前記導電体の上面に直接接続されたシールド層と、
    を具備したことを特徴とする半導体装置。
  3. 前記導電体の高さは、前記基板上の前記半導体チップ以外の部分よりも高く設定されていることを特徴とする請求項２記載の半導体装置。
  4. 基板上に複数個の半導体チップを搭載し、且つダイシングラインを含むチップ周辺部に沿って、上面の高さが基板表面よりも高い導電体を形成する工程と、
    前記各半導体チップ及び前記導電体を樹脂層で被覆する工程と、
    前記樹脂層を前記ダイシングラインに沿ってハーフカットし、且つ前記導電体の上面を露出させる工程と、
    前記ハーフカットにより露出した前記導電体及び前記樹脂層を導電材料で被覆する工程と、
    前記基板、前記導電体、及び前記導電材料を前記ダイシングラインでカットし、個々の装置に切り出す工程と、
    を含むことを特徴とする半導体装置の製造方法。
  5. 前記ハーフカットする工程では前記導電体の幅よりも広いブレードを用い、前記装置に切り出す工程では前記導電体の幅よりも狭いブレードを用いることを特徴とする請求項４記載の半導体装置の製造方法。
JP2012061142A 2012-03-16 2012-03-16 半導体装置及びその製造方法 Pending JP2013197209A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012061142A JP2013197209A (ja) 2012-03-16 2012-03-16 半導体装置及びその製造方法
TW102101672A TW201340261A (zh) 2012-03-16 2013-01-16 半導體裝置及其製造方法
CN2013100408143A CN103311226A (zh) 2012-03-16 2013-02-01 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012061142A JP2013197209A (ja) 2012-03-16 2012-03-16 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2013197209A true JP2013197209A (ja) 2013-09-30

Family

ID=49136274

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012061142A Pending JP2013197209A (ja) 2012-03-16 2012-03-16 半導体装置及びその製造方法

Country Status (3)

Country Link
JP (1) JP2013197209A (ja)
CN (1) CN103311226A (ja)
TW (1) TW201340261A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017108172A (ja) * 2017-03-02 2017-06-15 アオイ電子株式会社 半導体装置
DE102017210901A1 (de) 2016-06-29 2018-01-04 Mitsubishi Electric Corporation Halbleitervorrichtung und Verfahren einer Fertigung derselben
US10854560B2 (en) 2015-07-07 2020-12-01 Aoi Electronics Co., Ltd. Semiconductor device and semiconductor device manufacturing method
US10943872B2 (en) 2018-06-26 2021-03-09 Samsung Electronics Co., Ltd. Fabrication method of semiconductor package including shielding wall and cover

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6199724B2 (ja) * 2013-12-13 2017-09-20 東芝メモリ株式会社 半導体装置の製造方法
CN104409446A (zh) * 2014-10-24 2015-03-11 苏州日月新半导体有限公司 采用引线键合的仿形屏蔽结构及其制作工艺
US10163812B2 (en) * 2016-10-19 2018-12-25 Infineon Technologies Ag Device having substrate with conductive pillars
US10564679B2 (en) * 2018-04-05 2020-02-18 Samsung Electro-Mechanics Co., Ltd. Electronic device module, method of manufacturing the same and electronic apparatus
JP7162725B2 (ja) * 2019-03-20 2022-10-28 三菱電機株式会社 半導体装置
CN111554674B (zh) * 2020-05-15 2022-02-08 甬矽电子(宁波)股份有限公司 具有电磁屏蔽功能的封装体和封装工艺

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6603193B2 (en) * 2001-09-06 2003-08-05 Silicon Bandwidth Inc. Semiconductor package
CN101617400A (zh) * 2007-01-31 2009-12-30 富士通微电子株式会社 半导体器件及其制造方法
US7977785B2 (en) * 2009-03-05 2011-07-12 Freescale Semiconductor, Inc. Electronic device including dies, a dielectric layer, and a encapsulating layer

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10854560B2 (en) 2015-07-07 2020-12-01 Aoi Electronics Co., Ltd. Semiconductor device and semiconductor device manufacturing method
US10854557B2 (en) 2015-07-07 2020-12-01 Aoi Electronics Co., Ltd. Semiconductor device packaging with metallic shielding layer
DE102017210901A1 (de) 2016-06-29 2018-01-04 Mitsubishi Electric Corporation Halbleitervorrichtung und Verfahren einer Fertigung derselben
US10373898B2 (en) 2016-06-29 2019-08-06 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing the same
JP2017108172A (ja) * 2017-03-02 2017-06-15 アオイ電子株式会社 半導体装置
US10943872B2 (en) 2018-06-26 2021-03-09 Samsung Electronics Co., Ltd. Fabrication method of semiconductor package including shielding wall and cover
US11923319B2 (en) 2018-06-26 2024-03-05 Samsung Electronics Co., Ltd. Semiconductor package including sheilding cover that covers molded body

Also Published As

Publication number Publication date
TW201340261A (zh) 2013-10-01
CN103311226A (zh) 2013-09-18

Similar Documents

Publication Publication Date Title
JP2013197209A (ja) 半導体装置及びその製造方法
TWI569398B (zh) 半導體元件封裝及其製作方法
TWI387070B (zh) 晶片封裝體及其製作方法
JP5400094B2 (ja) 半導体パッケージ及びその実装方法
JP4651359B2 (ja) 半導体装置およびその製造方法
US10600743B2 (en) Ultra-thin thermally enhanced electro-magnetic interference shield package
JP2014183142A (ja) 半導体装置、半導体装置の製造方法
US20170098637A1 (en) Circuit module and method for manufacturing the same
TWI692069B (zh) 半導體裝置及半導體裝置之製造方法
US9607860B2 (en) Electronic package structure and fabrication method thereof
KR20150130660A (ko) 반도체 패키지 및 그의 제조 방법
JP2018049938A (ja) 半導体装置
JP2015115560A (ja) 半導体装置の製造方法
JP4970388B2 (ja) 半導体装置及び半導体装置の製造方法
US10134665B2 (en) Semiconductor device
CN102468194A (zh) 半导体器件封装方法及半导体器件封装
US10373883B2 (en) Semiconductor package device and method of manufacturing the same
TW201705426A (zh) 樹脂密封型半導體裝置及其製造方法
JP4963989B2 (ja) 半導体素子搭載用基板およびその製造方法
JP7147501B2 (ja) 半導体装置の製造方法
TW201541587A (zh) 晶片封裝基板、晶片封裝結構及製作方法
KR101478510B1 (ko) 반도체 패키지 제조 방법
JP2016146457A (ja) 半導体装置およびその製造方法
TWI658557B (zh) 線路載板及其製造方法
WO2018220868A1 (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131205

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131212

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131219

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131226

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140109