KR101478510B1 - 반도체 패키지 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 패키지 온 패키지의 전자파 차폐층 형성 구조를 새롭개 게선하여 공정수 및 제조비용을 절감할 수 있도록 한 반도체 패키지 및 그 제조 방법에 관한 것이다.
즉, 본 발명은 상부 반도체 패키지와 하부 반도체 패키지를 미리 도전 가능하게 적층 구성한 후, 상하로 적층된 상부 및 하부 반도체 패키지의 상면 및 측면에 걸쳐 전자파 차폐층을 동시에 형성시켜 줌으로써, 제조 공정수 절감 및 제조 비용 절감을 도모할 수 있도록 한 반도체 패키지 및 그 제조 방법을 제공하고자 한 것이다.

Description

반도체 패키지 제조 방법{Semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 패키지 온 패키지의 전자파 차폐층 형성 구조를 새롭개 게선하여 공정수 및 제조비용을 절감할 수 있도록 한 반도체 패키지 및 그 제조 방법에 관한 것이다.
각종 전자기기에는 다양한 구조로 제조된 다수개의 반도체 패키지 뿐만아니라, 각종 신호 교환용 전자소자들이 한꺼번에 설치되는 바, 이러한 반도체 패키지와 전자소자들은 전기적인 작동중에 전자파를 발산시키는 것으로 알려져 있다.
상기 전자파 장해(EMI, electro magnetic interferenc)를 일으키는 전자파는 전계(電界)와 자계(磁界)의 합성파로 정의되는데, 도체를 통하여 전류가 흐르게 되면, 이 전류에 의하여 형성되는 전계와 자계를 합쳐서 전자파라고 부른다.
현재, 전자파들은 인체에 유해한 것으로 밝혀지고 있고, 특히 다양한 구조로 제조된 다수개의 반도체 패키지 뿐만아니라 각종 신호 교환용 전자소자들이 한꺼번에 설치된 전자기기의 마더보드에서, 좁은 간격으로 실장된 반도체 패키지와 기기들로부터 전자파가 발산되면, 그 주변에 실장된 반도체 패키지에까지 직간접으로 영향이 미치게 되어, 칩 회로에 손상을 입히는 것으로 밝혀지고 있다.
즉, 마더보드와 같은 기판상의 각 반도체 패키지 및 회로기기들은 전자파를 발생하게 되고, 이러한 전자파의 간섭으로 인하여 전자장치 자체에 회로기능 약화 및 동작 불량 등의 기능 장애 및 고장을 유발하게 된다.
더욱이, 반도체 패키지의 고속화와 고집적화의 요구에 부응하여 시스템 인 패지지(SiP: System in Package)가 출시되고 있고, 이러한 시스템 인 패키지는 패키지 인 패키지(PiP: Package in Package), 패키지 온 패키지(PoP: Package on Package) 등 여러 가지 형태로 발전되고 있지만, 전자파에 의하여 회로기능 약화 및 동작 불량 등의 기능 장애 및 고장이 발생되고 있다.
여기서, 상기한 전자파 장해를 해결하기 위한 종래의 패키지 온 패키지를 살펴보면 다음과 같다.
상기 패키지 온 패키지는 상부 반도체 패키지 및 하부 반도체 패키지가 적층된 것으로서, 상부 및 하부 반도체 패키지는 전자파 차폐층이 별도로 형성되어 상호 적층된다.
첨부한 도 1은 상부 반도체 패키지의 전자파 차폐층을 형성하는 과정을 나타내는 단면도이다.
상부 반도체 패키지 구성을 위한 상부기판(110)은 PCB(Printed Circuit Board) 기판으로서, 반도체 칩과 와이어 본딩이 이루어져 하나의 패키지가 완성될 수 있는 반도체 패키지 영역(111)이 가로 및 세로 방향을 따라 구획된 스트립 구조로 되어 있고, 각 반도체 패키지 영역(111)을 구획하는 경계부에는 소잉라인(112)이 형성되어 있다.
먼저, 상기 상부기판(110)의 각 반도체 패키지 영역(111)내의 칩부착 자리에 반도체 칩(120)이 부착된다.
이어서, 상기 반도체 칩(120)의 전기적 신호 입출구가 되는 본딩패드(122)와, 상기 상부기판(110)상의 각 칩부착 자리의 주변에 노출 형성된 구리 재질의 와이어 본딩용 전도성패턴(113)간을 신호 전달용 와이어(130)로 연결하는 와이어 본딩 공정이 진행된다.
와이어 본딩 공정시, 상기 상부기판(110)상의 여러 반도체 패키지 영역중 선택된 하나의 반도체 패키지 영역(111)내의 접지용 전도성패턴(114)과, 선택된 다른 하나의 반도체 패키지 영역(111)내의 접지용 전도성패턴(114)간을 접지용 와이어(132)로 연결하는 단계가 함께 진행된다.
이때, 상기 접지용 와이어(132)의 루프(loop) 궤적을 보면 일측끝단에서 타측끝단까지 반타원형 또는 반원형과 같이 볼록한 곡선 궤적을 갖게 된다.
다음으로, 상기 상부기판(110)의 상면 전체 즉, 기판(110)의 전체 반도체 패키지 영역에 걸쳐 몰딩 컴파운드 수지(140)로 몰딩하는 공정이 진행되는 바, 이 몰딩 공정에 의하여 기판(110)상의 반도체 칩(120)과, 신호 전달용 와이어(130)와, 접지용 와이어(132) 등이 봉지되는 상태가 된다.
이렇게 몰딩 공정이 종료되면, 일단 접지용 와이어(132)를 독립적으로 분리시키도록 블레이드에 의한 스텝 컷(step cut) 공정이 진행된다.
즉, 상부기판(110)의 하나의 반도체 패키지 영역(111)내의 접지용 전도성패턴(114)과, 다른 하나의 반도체 패키지 영역(111)내의 접지용 전도성패턴(114)를 연결하는 부분의 몰딩 컴파운드 수지(140)를 블레이드로 부분 커팅하는 스텝 컷 공정을 진행함으로써, 상기 접지용 와이어(132)가 절반으로 분리되는 상태가 된다.
이어서, 상기 접지용 와이어(132)가 분리된 스텝 컷 면을 포함하는 몰딩 컴파운드 수지(140)의 전체 표면에 걸쳐 스프레이 또는 스크린 프린팅 공정 등을 이용한 전자파 차폐물질을 도포하여 전자파 차폐층(150)이 형성되도록 한다.
연이어, 상부기판(110)의 저면을 통해 노출된 볼랜드에 솔더볼(160)을 융착시킨다.
최종적으로, 상부기판(110)의 소잉라인(112)을 따라 블레이드에 의한 소잉 공정을 진행함으로써, 개별적인 단위의 상부 반도체 패키지(100)로 완성된다.
따라서, 개개의 단위로 분리된 상부 반도체 패키지(100)의 몰딩수지(140)의 둘레면을 통해 노출되는 접지용 와이어(132)의 외측 끝단이 전자파 차폐층(150)과 도전 가능하게 접촉되는 상태가 된다.
이에 따라, 외부로부터 유입되는 전자파가 전자파 차폐층(150) 및 이와 접촉하고 있는 접지용 와이어(132)를 경유하여 상부기판(110)에서 접지되며 제거될 수 있다.
첨부한 도 2는 하부 반도체 패키지의 전자파 차폐층을 형성하는 과정을 나타내는 단면도이다.
먼저, 하부 반도체 패키지 구성을 위한 기판(210)의 각 반도체 패키지 영역(211)내의 칩부착 자리에 반도체 칩(220)이 도전 가능하게 부착된다.
즉, 상기 반도체 칩(220)의 본딩패드(222)에 미리 융착된 전도성범프(224)를 하부기판(210)상의 각 칩부착 자리에 노출 형성된 전도성패턴에 융착시킴으로써, 하부기판(210)에 대한 반도체 칩(220) 부착이 이루어진다.
이어서, 상기 하부기판(210)상의 여러 반도체 패키지 영역중 선택된 하나의 반도체 패키지 영역(211)내의 접지용 전도성패턴(214)과, 선택된 다른 하나의 반도체 패키지 영역(211)내의 접지용 전도성패턴(214)간을 접지용 와이어(232)로 연결하는 단계가 진행된다.
이때, 상기 접지용 와이어(232)의 루프(loop) 궤적을 보면 일측끝단에서 타측끝단까지 반타원형 또는 반원형과 같이 볼록한 곡선 궤적을 갖게 된다.
이어서, 상기 하부기판(210)의 상면에서 반도체 칩(220) 사방 주변에 노출된 전도성패턴에 상부 및 하부 반도체 패키지를 도전 가능하게 연결하기 위한 접속용 솔더볼(234)을 융착시킨다.
다음으로, 상기 하부기판(210)의 상면 전체 즉, 하부기판(210)의 전체 반도체 패키지 영역에 걸쳐 몰딩 컴파운드 수지(240)로 몰딩하는 공정이 진행되는 바, 이 몰딩 공정에 의하여 하부기판(210)상의 반도체 칩(220)과, 접속용 솔더볼(234)과, 접지용 와이어(232) 등이 봉지되는 상태가 된다.
이렇게 몰딩 공정이 종료되면, 일단 접지용 와이어(232)를 독립적으로 분리시키기 위하여 상기한 바와 같은 블레이드에 의한 스텝 컷(step cut) 공정이 진행된다.
이어서, 상기 접지용 와이어(232)가 분리된 스텝 컷 면을 포함하는 몰딩 컴파운드 수지(240)의 전체 표면에 걸쳐 스프레이 또는 스크린 프린팅 공정 등을 이용한 전자파 차폐물질을 도포하여 전자파 차폐층(250)이 형성되도록 한다.
다음으로, 상기 접속용 솔더볼(234)이 외부로 노출되도록 레이저 가공에 의한 비아홀(242)을 형성하는 단계가 진행된다.
즉, 접속용 솔더볼(234)과 일치하는 바로 위쪽의 몰딩 컴파운드 수지(240) 및 전자파 차폐층(250)의 일부를 레이저 가공으로 제거하는 비아홀(242)을 형성하여, 비아홀(242)을 통해 접속용 솔더볼(234)의 상부가 외부로 노출되도록 한다.
연이어, 하부기판(210)의 저면을 통해 노출된 볼랜드에 솔더볼(260)을 융착시킨다.
최종적으로, 하부기판(210)의 소잉라인(212)을 따라 블레이드에 의한 소잉 공정을 진행함으로써, 개별적인 단위의 하부 반도체 패키지(200)로 완성된다.
따라서, 개개의 단위로 분리된 하부 반도체 패키지(200)의 몰딩수지(240)의 둘레면을 통해 노출되는 접지용 와이어(232)의 외측 끝단이 전자파 차폐층(250)과 도전 가능하게 접촉되는 상태가 된다.
이에 따라, 외부로부터 유입되는 전자파가 전자파 차폐층(250) 및 이와 접촉하고 있는 접지용 와이어(232)를 경유하여 하부기판(210)에서 접지 제거될 수 있다.
이와 같이 제조된 상부 반도체 패키지(100)와 하부 반도체 패키지(200)를 적층하되, 상부 반도체 패키지(100)의 솔더볼(160)을 하부 반도체 패키지(200)의 비아홀(242)을 통해 노출된 접속용 솔더볼(234)에 도전 가능하게 융착시킴으로써, 첨부한 도 3에 도시된 바와 같은 패키지 온 패키지가 완성된다.
그러나, 종래의 패키지 온 패키지는 상부 반도체 패키지와 하부 반도체 패키지에 전자파 차폐층을 별도의 공정으로 각각 형성함에 따라, 공정수가 많이 들고, 그에 따라 제조 비용이 증가하는 문제점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 상부 반도체 패키지와 하부 반도체 패키지를 미리 도전 가능하게 적층 구성한 후, 상하로 적층된 상부 및 하부 반도체 패키지의 상면 및 측면에 걸쳐 전자파 차폐층을 동시에 형성시켜 줌으로써, 제조 공정수 절감 및 제조 비용 절감을 도모할 수 있도록 한 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 상부 반도체 패키지의 상부기판 저면에 융착된 솔더볼과, 하부 반도체 패키지의 몰딩 컴파운드 수지에 형성된 비아홀을 통해 노출된 접속용 솔더볼을 미리 융착시켜 상부 및 하부 반도체 패키지를 적층시킨 상태에서, 상기 상부 반도체 패키지의 상면을 비롯한 상부 및 하부 반도체 패키지의 측면에 걸쳐 전자파 차폐층을 도포하고, 도포된 전자파 차폐층이 하부 반도체 패키지의 하부기판에 연결되어 외부로 노출된 접지수단과 도전 가능하게 접촉되도록 한 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 일 구현예에서, 상기 상부 반도체 패키지는 개개의 패키지로 소잉된 것으로서, 상부기판과; 상부기판의 칩부착 자리에 부착된 반도체 칩과; 반도체 칩의 본딩패드와 상부기판의 와이어 본딩용 전도성패턴간에 연결된 신호 전달용 와이어와; 반도체 칩과, 신호 전달용 와이어가 봉지되도록 상부기판의 상면에 걸쳐 몰딩되는 몰딩 컴파운드 수지와; 상부기판의 저면을 통해 노출된 볼랜드에 융착되는 솔더볼; 로 구성된 것으로 채택된 것임을 특징으로 한다.
본 발명의 일 구현예에서, 상기 하부 반도체 패키지는 소잉 전의 스트립 단위를 이루는 것으로서, 하부기판과; 전도성범프를 매개로 하부기판의 전도성패턴에 도전 가능하게 부착되는 반도체 칩과; 하부기판의 여러 반도체 패키지 영역중 선택된 하나의 반도체 패키지 영역내의 접지용 전도성패턴과, 선택된 다른 하나의 반도체 패키지 영역내의 접지용 전도성패턴 간에 연결된 후, 스텝 컷에 의하여 독립화되는 접지수단과; 반도체 칩의 사방 주변에 노출된 전도성패턴에 융착되는 접속용 솔더볼과; 반도체 칩과, 접속용 솔더볼과, 접지용 와이어가 봉지되도록 하부기판의 상면에 걸쳐 몰딩되는 몰딩 컴파운드 수지와; 접속용 솔더볼이 외부로 노출되도록 몰딩 컴파운드 수지의 일부를 레이저 가공하여 형성된 비아홀; 로 구성된 것으로 채택된 것임을 특징으로 한다.
바람직하게는, 상기 접지수단은: 하부기판의 전도성패턴에 연결되면서 몰딩 컴파운드 수지의 측면을 통해 노출되는 접지용 와이어 또는 접지용 솔더로 구성된 것임을 특징으로 한다.
특히, 상기 비아홀을 통해 노출된 접속용 솔더볼 위에 비전도성의 유기플럭스를 도포되고, 상부기판의 솔더볼이 접속용 솔더볼에 융착될 때, 솔더볼의 표면이 유기플럭스에 의하여 절연 가능하게 감싸여지는 것을 특징으로 한다.
또한, 상기 상부 반도체 패키지의 상부기판의 저면 테두리와, 상기 하부 반도체 패키지의 몰딩 컴파운드 수지의 상면 테두리 간에는 전자파 차폐물질의 내부 침투를차단하는 절연 재질의 댐이 형성된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 개개 단위의 상부 반도체 패키지 제공 단계와; 하부기판에 연결된 접지수단이 스텝 컷에 의하여 몰딩 컴파운드 수지의 측면에 통해 노출된 스트립 단위의 하부 반도체 패키지 제공 단계와; 상기 상부 반도체 패키지의 상부기판 저면에 융착된 솔더볼을 하부 반도체 패키지의 몰딩 컴파운드 수지의 비아홀을 통해 노출된 접속용 솔더볼 위에 도전 가능하게 융착시켜서, 상부 및 하부 반도체 패키지를 적층시키는 단계와; 상기 상부 반도체 패키지의 상면을 비롯한 상부 및 하부 반도체 패키지의 측면에 걸쳐 전자파 차폐층을 한꺼번에 도포하는 동시에 몰딩 컴파운드 수지를 통해 외부로 노출된 접지수단과 도전 가능하게 접촉되게 하는 단계와; 상기 상부 반도체 패키지가 적층된 하부 반도체 패키지가 개개 단위가 되도록 하부기판의 소잉라인을 따라 소잉을 실시하는 단계; 를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.
본 발명의 다른 구현예에서, 상기 상부 반도체 패키지의 솔더볼을 하부 반도체 패키지의 접속용 솔더볼 위에 융착시킬 때, 접속용 솔더볼 위에 비전도성의 유기플럭스를 도포하여, 솔더볼이 유기플럭스에 의하여 절연 가능하게 감싸여지도록 한 것을 특징으로 한다.
본 발명의 다른 구현예에서, 상기 상부 및 하부 반도체 패키지를 적층시킬 때, 상기 하부 반도체 패키지의 몰딩 컴파운드 수지의 상면 테두리에 절연 재질의 댐을 도포하는 단계를 더 진행하여, 댐 위에 상부 반도체 패키지의 상부기판의 저면 테두리 부분이 접합되도록 한 것을 특징으로 한다.
바람직하게는, 상기 하부 반도체 패키지 제공 단계에서의 접지수단은 하부기판의 전도성패턴에 접지용 와이어를 본딩하거나, 접지용 솔더를 도팅하여 형성되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 패키지 온 패키지의 상부 반도체 패키지와 하부 반도체 패키지를 미리 도전 가능하게 적층 구성한 후, 상하로 적층된 상부 및 하부 반도체 패키지의 상면 및 측면에 걸쳐 전자파 차폐층을 한꺼번에 형성시켜 줌으로써, 기존에 상부 및 하부 반도체 패키지 제조시 각각 전자파 차폐층을 형성하는 것에 비하여, 그 제조 공정수를 절감할 수 있고, 그에 따라 제조 비용을 절감할 수 있다.
또한, 상부 및 하부 반도체 패키지를 도전 가능하게 연결하는 솔더볼 접합 부분을 유기 플럭스로 감싸서 절연되도록 함으로써, 도전성의 전자파 차폐층 형성시 전자파 차폐물질이 솔더볼 접합부로 침투하여 전기적 쇼트 현상을 일으키는 것을 방지할 수 있다.
더욱이, 상부 및 하부 반도체 패키지의 테두리에 솔더레지스트와 같은 절연성 재질의 댐을 더 형성하여, 전자파 차폐물질이 솔더볼 접합부로 침투하는 것을 원천적으로 차단시킬 수 있다.
도 1은 종래의 패키지 온 패키지의 상부 반도체 패키지 제조 과정을 나타낸 단면도,
도 2는 종래의 패키지 온 패키지의 하부 반도체 패키지 제조 과정을 나타낸 단면도,
도 3은 도 1의 상부 반도체 패키지와 도 2의 하부 반도체 패키지를 적층시킨 상태를 나타낸 단면도,
도 4는 본 발명의 일 실시예에 따른 반도체 패키지 및 그 제조 방법을 나타낸 단면도,
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도,
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 상부 반도체 패키지와 하부 반도체 패키지가 솔더볼을 매개로 도전 가능하게 적층되는 패키지 온 패키지의 전자파 차폐층 형성 구조를 새롭게 개선한 점에 주안점이 있다.
첨부한 도 4는 본 발명에 따른 패키지 온 패키지의 전자파 차폐층 형성 과정을 나타내는 단면도이다.
먼저, 본 발명의 이해를 돕기 위하여 상부 반도체 패키지(100)와 하부 반도체 패키지(200)의 적층 전 구조를 설명하면 다음과 같다.
상기 상부 반도체 패키지(100)는 개개의 단위로 분리된 것으로서, 상부기판(110)의 칩부착 자리에 부착되는 반도체 칩(120)과, 반도체 칩(120)의 본딩패드(122)와 상부기판(110)의 와이어 본딩용 전도성패턴(113)간에 연결되는 신호 전달용 와이어(130)와, 상부기판(110) 위에 반도체 칩(120)과 신호 전달용 와이어(130) 등을 봉지하며 몰딩된 몰딩 컴파운드 수지(140)와, 상부기판(110)의 저면을 통해 노출된 볼랜드에 융착된 솔더볼(160)을 포함하여 구성된다.
상기 하부 반도체 패키지(200)는 스트립 단위를 이루는 것으로서, 하부기판(210)의 칩부착 자리에 전도성범프(224)를 매개로 도전 가능하게 부착되는 반도체 칩(220)과, 하부기판(210)상의 여러 반도체 패키지 영역중 선택된 하나의 반도체 패키지 영역(211)내의 접지용 전도성패턴(214)과 다른 하나의 반도체 패키지 영역(211)내의 접지용 전도성패턴(214)간에 연결되는 접지수단을 포함한다.
이때, 상기 접지수단은 하부기판(210)의 전도성패턴에 연결되면서 몰딩 컴파운드 수지(240)의 측면을 통해 노출되는 접지용 와이어(312) 또는 접지용 솔더(314) 중 선택된 하나로 구성된다.
또한, 상기 하부 반도체 패키지(200)는 하부기판(210) 위에 반도체 칩(220)과, 접속용 솔더볼(234)과, 접지용 와이어(232)를 봉지시키며 몰딩되는 몰딩 컴파운드 수지(240)를 포함하는 바, 이때 상기 몰딩 컴파운드 수지(240)의 상면에는 레이저 가공에 의한 비아홀(242)이 형성되며, 이 바아홀(242)을 통하여 접속용 솔더볼(234)이 외부로 노출되는 상태가 된다.
몰딩 공정이 종료된 후, 블레이드에 의한 스텝 컷(step cut) 공정이 진행됨으로써, 전자파 차폐층과 접촉되는 접지수단인 접지용 와이어(312, 도 4 참조) 또는 접지용 솔더(314, 도 5 참조)가 절반으로 분리된다.
본 발명에 따르면, 상기와 같이 상부 반도체 패키지(100)와 하부 반도체 패키지(200)가 구비된 후, 상호 적층시키는 단계가 진행된다.
즉, 상기 상부 반도체 패키지(100)의 상부기판(110) 저면에 융착된 솔더볼(160)과, 하부 반도체 패키지(200)의 몰딩 컴파운드 수지(240)에 형성된 비아홀(242)을 통해 노출된 접속용 솔더볼(234)을 미리 융착시켜 상부 및 하부 반도체 패키지(100,200)가 적층되는 상태가 된다.
바람직하게는, 상기 비아홀(242)을 통해 노출된 접속용 솔더볼(234) 위에 비전도성의 유기플럭스(320)를 도포한 다음, 상부기판(110)의 솔더볼(160)이 유기플럭스(320)를 눌러주면서 비아홀(242)을 통해 삽입되는 동시에 접속용 솔더볼(234)에 리플로우 공정에 의하여 융착되도록 함으로써, 솔더볼(160)의 표면이 유기플럭스(320)에 의하여 절연 가능하게 감싸여지는 상태가 된다.
이에, 상기 솔더볼(160)과 접속용 솔더볼(234)이 상호 접합되면서 유기 플럭스(320)에 의하여 절연 가능하게 감싸여지도록 함으로써, 전자파 차폐층(300) 형성시 전자파 차폐물질이 솔더볼 접합부로 침투하여 전기적 쇼트 현상을 일으키는 것을 방지할 수 있다.
다음으로, 상기 상부 반도체 패키지(100)와 하부 반도체 패키지(200)가 적층된 상태에서, 전자파 차폐층(300)을 형성하는 단계가 진행된다.
보다 상세하게는, 상기 상부 반도체 패키지(100)의 상면을 비롯한 상부 및 하부 반도체 패키지(100,200)의 측면에 걸쳐 전자파 차폐물질을 스프레이 또는 스크린 프린팅 방식으로 도포해줌으로써, 상부 반도체 패키지(100)의 상면을 비롯한 상부 및 하부 반도체 패키지(100,200)의 측면에 걸쳐 전자파 차폐층(300)이 한 번에 형성된다.
이때, 상기 전자파 차폐층(300)과 몰딩 컴파운드 수지(240)를 통해 외부로 노출된 접지수단이 도전 가능하게 접촉되는 상태가 된다.
최종적으로, 전자파 차폐층(300)을 포함하는 하부기판(210)의 소잉라인(212)을 따라 블레이드에 의한 소잉 공정을 진행함으로써, 상부 및 하부 반도체 패키지(100,200)가 적층된 상태에서 독립적으로 분리된 패키지 온 패키지가 완성된다.
이와 같이, 본 발명에 따르면, 패키지 온 패키지의 상부 반도체 패키지(100)와 하부 반도체 패키지(200)를 미리 도전 가능하게 적층 구성한 후, 상하로 적층된 상부 및 하부 반도체 패키지(100,200)의 상면 및 측면에 걸쳐 전자파 차폐층(300)을 한꺼번에 형성시켜 줌으로써, 기존에 상부 및 하부 반도체 패키지 제조시 각각 전자파 차폐층을 형성하는 것에 비하여, 그 제조 공정수를 절감할 수 있고, 그에 따라 제조 비용을 절감할 수 있다.
한편, 본 발명의 또 다른 실시예로서 첨부한 도 6에 도시된 바와 같이, 상기 상부 반도체 패키지(100)의 상부기판(110)의 저면 테두리와, 상기 하부 반도체 패키지(200)의 몰딩 컴파운드 수지(240)의 상면 테두리 간에는 전자파 차폐층(300)의 형성시 도포되는 전자파 차폐물질이 솔더볼 접합부쪽으로 침투되는 것을 차단하기 위한 절연 재질의 댐(330)이 더 형성된다.
보다 상세하게는, 상기 상부 반도체 패키지(100)의 상부기판(110) 저면에 융착된 솔더볼(160)과, 하부 반도체 패키지(200)의 접속용 솔더볼(234)을 융착시켜서 상부 및 하부 반도체 패키지(100,200)를 상호 적층시킬 때, 상기 하부 반도체 패키지(200)의 몰딩 컴파운드 수지(240)의 상면 테두리에 절연 재질의 댐(330)을 도포하는 단계를 더 진행하여, 이 댐(330) 위에 상부 반도체 패키지(100)의 상부기판(110)의 저면 테두리 부분이 접합되도록 한다.
따라서, 상기 전자파 차폐층(300) 형성시 도포되는 전자파 차폐물질이 솔더볼(160)과 접속용 솔더볼(234)이 상호 접합된 솔더볼 접합부로 침투하는 것을 원천적으로 차단할 수 있다.
100 : 상부 반도체 패키지 110 : 상부기판
111 : 반도체 패키지 영역 112 : 소잉라인
113 : 와이어 본딩용 전도성패턴 114 : 접지용 전도성패턴
120 : 반도체 칩 122 : 본딩패드
130 : 신호 전달용 와이어 132 : 접지용 와이어
140 : 몰딩 컴파운드 수지 150 : 전자파 차폐층
160 : 솔더볼
200 : 하부 반도체 패키지 210 : 하부기판
211 : 반도체 패키지 영역 212 : 소잉라인
214 : 접지용 전도성패턴 220 : 반도체 칩
222 : 본딩패드 224 : 전도성범프
232 : 접지용 와이어 234 : 접속용 솔더볼
240 : 몰딩 컴파운드 수지 242 : 비아홀
250 : 전자파 차폐층 260 : 솔더볼
300 : 전자파 차폐층 312 : 접지용 와이어
314 : 접지용 솔더 320 : 유기 플럭스
330 : 댐

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 개개 단위의 상부 반도체 패키지(100) 제공 단계와;
    하부기판(210)에 연결된 접지수단이 스텝 컷에 의하여 몰딩 컴파운드 수지(240)의 측면에 통해 노출된 스트립 단위의 하부 반도체 패키지(200) 제공 단계와;
    상기 상부 반도체 패키지(100)의 상부기판(210) 저면에 융착된 솔더볼(160)을 하부 반도체 패키지(200)의 몰딩 컴파운드 수지(240)의 비아홀(242)을 통해 노출된 접속용 솔더볼(234) 위에 도전 가능하게 융착시켜서, 상부 및 하부 반도체 패키지(100,200)를 적층시키는 단계와;
    상기 상부 반도체 패키지(100)의 상면을 비롯한 상부 및 하부 반도체 패키지(100,200)의 측면에 걸쳐 전자파 차폐층(300)을 한꺼번에 도포하는 동시에 몰딩 컴파운드 수지(240)를 통해 외부로 노출된 접지수단과 도전 가능하게 접촉되게 하는 단계와;
    상기 상부 반도체 패키지(100)가 적층된 하부 반도체 패키지(200)가 개개 단위가 되도록 하부기판(210)의 소잉라인을 따라 소잉을 실시하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 청구항 7에 있어서,
    상기 상부 반도체 패키지(100)의 솔더볼(160)을 하부 반도체 패키지(200)의 접속용 솔더볼(234) 위에 융착시킬 때, 접속용 솔더볼(234) 위에 비전도성의 유기플럭스(320)를 도포하여, 솔더볼(160)이 유기플럭스(320)에 의하여 절연 가능하게 감싸여지도록 한 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 청구항 7에 있어서,
    상기 상부 및 하부 반도체 패키지(100,200)를 적층시킬 때, 상기 하부 반도체 패키지(200)의 몰딩 컴파운드 수지(240)의 상면 테두리에 절연 재질의 댐(330)을 도포하는 단계를 더 진행하여, 댐(330) 위에 상부 반도체 패키지(100)의 상부기판(110)의 저면 테두리 부분이 접합되도록 한 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 청구항 7에 있어서,
    상기 하부 반도체 패키지(200) 제공 단계에서의 접지수단은 하부기판(210)의 전도성패턴에 접지용 와이어(312)를 본딩하거나, 접지용 솔더(314)를 도팅하여 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
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