KR20100025750A - 반도체 패키지 - Google Patents

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KR20100025750A
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정영석
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앰코 테크놀로지 코리아 주식회사
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Abstract

본 발명은 반도체 패키지에 관한 것으로, 해결하고자 하는 기술적 과제는 전원 및 그라운드를 일괄 연결하여, 전원 및 그라운드로 사용되던 입/출력 단자인 배선패턴을 줄이는 데 있다.
이를 위해 본 발명은 제1회로기판과, 제1회로기판의 상부에 형성된 제1반도체 다이를 갖는 제1반도체 디바이스 및 제1반도체 디바이스의 상부에 형성되고, 제1회로기판과 전기적으로 연결된 제2회로기판과, 제2회로기판의 상부에 형성된 제2반도체 다이 및, 제2회로기판과 제1반도체 디바이스 사이에 형성된 적어도 하나의 솔더볼을 갖는 제2반도체 디바이스를 포함하며, 제1반도체 디바이스 상부에는 제2회로기판에 형성된 적어도 하나의 솔더볼을 전기적으로 연결하는 도전성 스프레이를 포함하는 반도체 패키지를 개시한다.
반도체 패키지, 그라운드, 전원, 도전성 스프레이, 디커플링 캐패시터

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로서, 보다 자세하게는 전원 및 그라운드를 일괄 연결하여, 전원 및 그라운드로 사용되던 입/출력 단자인 배선패턴이 줄일 수 있는 반도체 패키지에 관한 것이다.
전자산업의 발달에 따라 전자 부품의 고기능화, 소형화 요구가 급증하고 있다. 이러한 요구에 대응하고자 기존의 인쇄회로 기판 상에 하나의 전자소자가 실장되는 추세에서 하나의 기판 상에 여러 개의 전자소자를 중첩하여 실장하는 스택(Stack)패키지 기판까지 등장하는 실정이다.
패키지 기판의 설계의 진화 과정에서 고속화와 고집적화의 요구에 부응하여 시스템 인 패키지(System in Package, 이하 SiP)가 탄생하였으며, 이러한 SiP는 패키지 인 패키지(Package in Package), 패키지 온 패키지(Package on Package) 등 여러 가지 형태로 발전되어 가고 있다.
나아가, 시장에서 요구되는 고성능, 고밀도 패키지 기판을 실현하기 위한 방안에 대한 연구개발과 그에 대한 수요가 증가함에 따라 패키지 기판을 형성하는 여러 가지 방법 중에 패키지 기판 위에 패키지 기판을 적층하는 패키지 온 패키 지(Package on Package, 이하 PoP)가 대안으로 떠오르게 되었다.
이러한 PoP의 성능을 더욱 높이기 위해 상부(TOP) 패키지와 하부(Bottom) 패키지에 한 개의 반도체 다이를 실장하는 상황에서 나아가 2개 이상의 반도체 다이를 실장하고자 하는 요구가 발생되었다. 그러나 상부(TOP) 패키지와 하부(Bottom) 패키지에 2개 이상의 반도체 다이를 실장할 경우에는 상부(TOP) 패키지와 하부(Bottom) 패키지 사이의 입/출력 접속단자의 수가 증가하게 되는데, 증가하는 입/출력 접속단자의 수에 비해서 면적은 한정되어 반도체 패키지가 파인피치(fine pitch)화되면서, 상부(Top) 패키지와 하부 패키지(Bottom)패키지 사이의 입/출력 접속 단자를 연결하는데 문제가 발생되었다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 전원 및 그라운드를 일괄 연결하여, 전원 및 그라운드로 사용되던 입/출력 단자인 배선패턴을 줄일 수 있는 반도체 패키지를 제공하는데 있다.
또한, 본 발명의 다른 목적은 전원 및 그라운드로 사용되던 입/출력 단자인 배선패턴을 줄여서, 소형화 및 고기능을 가질 수 있으며 전기적 특성이 향상 될 수 있는 반도체 패키지를 제공하는데 있다.
또한, 본 발명의 다른 목적은 도전성 스프레이를 통해서 전원 및 그라운드를 일괄 연결하면서, 반도체 디바이스를 쉴딩할 수 있으므로 반도체 다이로 노이즈가 전달되는 것을 방지할 수 있는 반도체 패키지를 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 제1회로기판과, 상기 제1회로기판의 상부에 형성된 제1반도체 다이를 갖는 제1반도체 디바이스 및 상기 제1반도체 디바이스의 상부에 형성되고, 상기 제1회로기판과 전기적으로 연결된 제2회로기판과, 상기 제2회로기판의 상부에 형성된 제2반도체 다이 및, 상기 제2회로기판과 상기 제1반도체 디바이스 사이에 형성된 적어도 하나의 솔더볼을 갖는 제2반도체 디바이스 및 상기 제1반도체 디바이스 상부에 형성되고 상기 제2회로기판에 형성된 적어도 하나의 솔더볼을 전기적으로 연결하는 도전성 스프레이를 포함하여 이루어질 수 있다.
상기 도전성 스프레이는 상기 제2반도체 다이의 그라운드 또는 전원을 상기 솔더볼을 통해서 일괄 연결할 수 있다.
상기 제1반도체 디바이스에는 상기 도전성 스프레이와 상기 제1회로기판 사이에 형성되어 상기 도전성 스프레이와 상기 제1회로기판을 전기적으로 연결하는 제1도전성 접속부재를 더 포함할 수 있다.
상기 제1반도체 디바이스의 제1회로 기판은 평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면으로 이루어진 제1절연층과, 상기 제1절연층의 제1면에 형성되어 상기 제1반도체 다이 또는 상기 제2반도체 디바이스의 상기 제2회로 기판과 전기적으로 연결된 적어도 하나의 제1배선패턴과, 상기 제1절연층의 제2면에 형성된 적어도 하나의 제2배선패턴 및 상기 제1절연층의 제1면과 제2면 사이를 관통하여, 상기 제1배선패턴과 상기 제2배선패턴을 전기적으로 연결하는 적어도 하나의 제1도전성 비아를 포함할 수 있다.
상기 제1반도체 디바이스의 상기 제2배선패턴에 용착되어, 상기 제1반도체 디바이스와 전기적으로 연결된 외부 솔더볼을 더 포함할 수 있다.
상기 제1반도체 디바이스는 상기 제1회로 기판의 상부 및 상기 제1반도체 다이를 인캡슐레이션 하는 제1인캡슐란트를 더 포함할 수 있다.
상기 제1반도체 디바이스는 상기 제1인캡슐란트의 상부에서 내측으로 형성되어, 상기 제1회로 기판과 상기 제2반도체 디바이스의 상기 제2회로 기판 사이를 전기적으로 연결하는 적어도 하나의 제2도전성 접속부재가 더 형성될 수 있다.
상기 제2반도체 디바이스의 제2회로 기판은 평평한 제1면과 상기 제1면의 반 대면으로서 평평한 제2면으로 이루어진 제2절연층과, 상기 제2절연층의 제1면에 형성되어 상기 제2반도체 다이와 전기적으로 연결된 적어도 하나의 제3배선패턴과, 상기 제2절연층의 제2면에 형성되어 상기 솔더볼을 통해서 상기 제1반도체 디바이스와 전기적으로 연결되는 적어도 하나의 제4배선패턴 및 상기 제2절연층의 제1면과 제2면 사이를 관통하여, 상기 제3배선패턴과 상기 제4배선패턴을 전기적으로 연결하는 적어도 하나의 제2도전성 비아를 포함할 수 있다.
상기 제2회로 기판의 상부와 상기 제2반도체 다이를 인캡슐레이션 하는 제2인캡슐란트를 더 포함할 수 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 제1회로기판과, 상기 제1회로기판의 상부에 형성된 제1반도체 다이를 갖는 제1반도체 디바이스와, 상기 제1반도체 디바이스의 상부에 형성되고, 상기 제1회로기판과 전기적으로 연결된 제2회로기판과, 상기 제2회로기판의 상부에 형성된 제2반도체 다이 및 상기 제2회로기판의 상부와 상기 제2반도체 다이를 인캡슐레이션 하는 제2인캡슐란트를 갖는 제2반도체 디바이스 및 상기 제2반도체 디바이스의 제2인캡슐란트를 모두 덮도록 형성되며, 상기 제2회로기판과 전기적으로 연결된 도전성 스프레이를 포함할 수 있다.
상기 도전성 스프레이는 상기 제1반도체 디바이스의 측부에도 형성되어, 상기 제1회로기판과 상기 제2회로기판을 전기적으로 연결할 수 있다.
상기 제1반도체 디바이스의 제1회로 기판은 평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면으로 이루어진 제1절연층과, 상기 제1절연층의 제1면에 형 성되어 상기 제1반도체 다이 또는 상기 제2반도체 디바이스의 상기 제2회로 기판과 전기적으로 연결된 적어도 하나의 제1배선패턴과, 상기 제1절연층의 제2면에 형성된 적어도 하나의 제2배선패턴 및 상기 제1절연층의 제1면과 제2면 사이를 관통하여, 상기 제1배선패턴과 상기 제2배선패턴을 전기적으로 연결하는 적어도 하나의 제1도전성 비아를 포함할 수 있다.
상기 제1반도체 디바이스의 상기 제2배선패턴에 용착되어, 상기 제1반도체 디바이스와 전기적으로 연결된 외부 솔더볼을 더 포함할 수 있다.
상기 제1반도체 디바이스는 상기 제1회로 기판의 상부 및 상기 제1반도체 다이를 인캡슐레이션 하는 제1인캡슐란트를 더 포함할 수 있다.
상기 제1반도체 디바이스는 상기 제1인캡슐란트의 상부에서 내측으로 형성되어, 상기 제1회로 기판과 상기 제2반도체 디바이스의 상기 제2회로 기판 사이를 전기적으로 연결하는 적어도 하나의 도전성 접속부재가 더 형성될 수 있다.
상기 도전성 접속부재, 상기 제1도전성 비아, 상기 제1배선패턴 및 상기 제2배선패턴은 상기 제1반도체 디바이스의 측부로 노출될 수 있다.
상기 제2반도체 디바이스의 제2회로 기판은 평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면으로 이루어진 제2절연층과, 상기 제2절연층의 제1면에 형성되어 상기 제2반도체 다이와 전기적으로 연결된 적어도 하나의 제3배선패턴과, 상기 제2절연층의 제2면에 형성되어 상기 제1반도체 디바이스의 도전성 접속부재와 전기적으로 연결되는 적어도 하나의 제4배선패턴 및 상기 제2절연층의 제1면과 제2면 사이를 관통하여, 상기 제3배선패턴과 상기 제4배선패턴을 전기적으로 연결하는 적어도 하나의 제2도전성 비아를 포함할 수 있다.
상기 제2반도체 디바이스는 상기 제2회로 기판의 제4배선패턴에 용착되어 상기 제1반도체 디바이스의 상기 도전성 접속부재와 전기적으로 연결하는 솔더볼을 더 포함할 수 있다.
상기 도전성 접속부재, 상기 제1도전성 비아, 상기 제1배선패턴 및 상기 제2배선패턴은 상기 제1반도체 디바이스의 노출되어 상기 도전성 스프레이와 전기적으로 연결되고, 상기 제4배선패턴, 상기 제2도전성 비아 및 상기 솔더볼은 상기 제2반도체 디바이스의 측부로 노출되어 상기 도전성 스프레이와 전기적으로 연결될 수 있다.
상술한 바와 같이, 본 발명에 의한 반도체 패키지는 전원 및 그라운드를 일괄 연결하여, 전원 및 그라운드로 사용되던 입/출력 단자인 배선패턴을 줄일 수 있게 된다.
또한 상기와 같이 하여 본 발명에 의한 반도체 패키지는 전원 및 그라운드로 사용되던 입/출력 단자인 배선패턴을 줄여서, 소형화 및 고기능을 가질 수 있으며 전기적 특성이 향상할 수 있게 된다.
또한 상기와 같이 하여 본 발명에 의한 반도체 패키지는 도전성 스프레이를 통해서 전원 및 그라운드를 일괄 연결하면서, 반도체 디바이스를 쉴딩할 수 있으므로 반도체 다이로 노이즈가 전달되는 것을 방지할 수 있게 된다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. 또한, 어떤 부분이 다른 부분과 전기적으로 연결(electrically coupled)되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.
도 1에서 도시된 바와 같이 반도체 패키지(10)는 제1반도체 디바이스(100)와 제2반도체 디바이스(200)를 포함한다. 그리고 상기 제1반도체 디바이스(100)와 상기 제2반도체 디바이스(200)의 전원 및 그라운드는 도전성 스프레이(11)를 통해 연결될 수 있다.
우선 제1반도체 디바이스(100)는 제1배선패턴(112)과 제2배선패턴(114)을 포함하는 제1회로 기판(110), 상기 제1회로 기판(110)의 제1배선패턴(112)에 전기적으로 연결되며 적어도 하나의 도전성 범프(125)를 포함하는 제1반도체 다이(120), 상기 제1회로 기판(110)의 제1배선패턴(112)의 상부에 적어도 하나 형성된 제1도전 성 접속부재(130), 상기 제1반도체 다이(120)와 상기 제1회로 기판(110)의 상부 및 도전성 접속부재(130)를 인캡슐레이션하는 제1인캡슐란트(140), 상기 제1인캡슐란트(140)의 상부에서 인캡슐란트 내측으로 형성되며 상기 제1배선패턴(112)과 전기적으로 연결된 제2도전성 접속부재(150) 및 상기 제1회로 기판(110)의 제2배선패턴(114)에 전기적으로 연결된 외부 솔더볼(160)을 포함한다.
여기서, 상기 제1회로 기판(110)은 제1절연층(111)과, 상기 제1절연층(111)에 형성된 적어도 하나의 제1배선패턴(112), 상기 제1배선패턴(112)의 일부를 노출시키는 제1솔더 마스크(113), 상기 제1절연층(111)에서 상기 제1배선패턴(112)이 형성된 면의 반대면에 형성된 적어도 하나의 제2배선패턴(114), 상기 제2배선패턴(114)의 일부를 노출시키는 제2솔더 마스크(115) 및 상기 제1배선패턴(112)과 상기 제2배선패턴(114)을 전기적으로 연결하는 적어도 하나의 제1도전성 비아(116)를 포함할 수 있다.
상기 제1절연층(111)은 평평한 제1면(111a)과 상기 제1면(111a)의 반대면으로서 평평한 제2면(111b)으로 이루어진다.
상기 제1배선패턴(112)은 상기 제1절연층(111)의 제1면(111a)에 형성되며, 상기 제1반도체 다이(120) 또는 상기 제2반도체 디바이스(200)와 전기적으로 연결된다. 이때, 상기 제1배선패턴(112)은 상기 제1도전성 접속부재(130) 또는 상기 제2도전성 접속부재(150)를 통해서 상기 제2반도체 디바이스(200)와 전기적으로 연결될 수 있다. 이러한 제1배선패턴(112)은 구리(Cu), 티나늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.
상기 제1솔더 마스크(113)는 상기 제1절연층(111)의 제1면(111a)에서 상기 제1배선패턴(112)의 외주연에 일정두께로 형성되어, 상기 제1배선패턴(112)을 외부환경으로부터 보호한다. 상기 제1솔더 마스크(113)는 상기 제1배선패턴(112)에 상기 제1반도체 다이(120)의 도전성 범프(125)가 용착될 때, 상기 도전성 범프(125)의 위치가 변화되지 않도록 한다. 상기 제1솔더 마스크(113)는 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole) 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제2배선패턴(114)은 상기 제1절연층(111)의 제2면(111b)에 형성되며, 상기 외부 솔더볼(160)과 전기적으로 연결된다. 이러한 제2배선패턴(114)은 상기 제1배선패턴(112)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제2솔더 마스크(115)는 상기 제1절연층(111)의 제2면(111b)에서 상기 제2배선패턴(114)의 외주연에 일정두께로 형성되어, 상기 제2배선패턴(114)을 외부환경으로부터 보호한다. 상기 제2솔더 마스크(115)는 상기 제2배선패턴(114)에 외부 솔더볼(160)이 용착될 때, 상기 외부 솔더볼(160)의 위치가 변화되지 않도록 한다. 상기 제2솔더 마스크(115)는 상기 제1솔더 마스크(113)와 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제1도전성 비아(116)는 상기 제1절연층(111)의 제1면(111a)과 제2면(111b)사이를 관통하여 상기 제1절연층(111)의 제1면(111a)에 형성된 제1배선패 턴(112)과 상기 제1절연층(111)의 제2면(111b)에 형성된 제2배선패턴(114)을 전기적으로 연결한다.
그리고 상기 제1반도체 다이(120)는 평평한 제1면(120a)과, 상기 제1면(120a)의 반대면으로서 평평한 제2면(120b)을 갖고, 상기 제2면(120b)에 형성된 적어도 하나의 도전성 범프(125)를 포함한다. 상기 제1반도체 다이(120)의 도전성 범프(125)는 상기 제1회로 기판(110)의 제1배선패턴(112)에 전기적으로 연결된다. 이러한 도전성 범프(125)는 주석/납(Pb/Sn), 납없는 주석(Leadless Sn)등의 금속재료 및 그 등가물중 선택된 어느 하나를 이용하여 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 그리고 도 1에서 상기 제1반도체 다이(120)는 하나의 반도체 다이로 도시하였으나, 상기 제1반도체 다이(120)는 수평 방향으로 적어도 하나 이상이 배열될 수 있고, 수직방향으로 적어도 하나 이상이 적층될 수 있으며, 본 발명에서 제1반도체 다이(120)의 개수 및 배열형태를 한정하는 것은 아니다.
그리고 상기 제1도전성 접속부재(130)는 상기 제1회로기판(110)의 제1배선패턴(112)의 상부에 적어도 하나 이상 형성되어, 상기 제1회로기판(110)과 상기 제2반도체 디바이스(200)를 전기적으로 연결한다. 그리고 상기 제1도전성 접속부재(130)는 상기 제1회로기판(110)의 제2배선패턴에 형성된 외부 솔더볼(160)을 통해서 전원공급을 위한 그라운드 및 전원공급부와 전기적으로 연결될 수 있다. 이러한 상기 제1도전성 접속부재(130)는 팔라듐(Pb), 금(Au), 은(Ag), 주석(Sn), 니켈(Ni), 철(Fe), 구리(Cu), 백금(Pt)등의 금속재료 및 그 등가물중 선택된 어느 하나를 이용하여 형성할 수 있으나, 바람직하게는 전원공급을 위한 디커플링 캐패시 터로 이루어질 수 있다. 상기 디커플링 캐패시터로 이루어진 제1도전성 접속부재(130)는 전원 공급부에 연결되어, 집적도가 높은 반도체 패키지(10)에서 고속 동작시 발생되는 전압강하를 방지하며, 고속 및 안정적으로 전원을 공급하여 동작의 지연을 방지할 수 있다. 즉, 상기 제1도전성 접속부재(130)는 디커플링 캐패시터로 이루어질 수 있으며, 상기 제2반도체 디바이스(200)의 전원 및 그라운드와 상기 제1회로기판(110) 사이에 형성되어, 상기 제2반도체 디바이스(200)에 전원을 안정적으로 공급할 수 있다.
그리고 상기 제1인캡슐란트(140)는 상기 제1회로 기판(110)의 상부, 제1반도체 다이(120) 및 제1도전성 접속부재(130)를 외부 환경으로부터 보호하기 위해 이들을 인캡슐레이션(encapsulation)한다. 즉, 상기 제1인캡슐란트(140)는 상기 제1회로 기판(110)의 제1면(111a)에 형성된, 제1배선패턴(112)과 제1솔더 마스크(113), 상기 제1반도체 다이(120) 및 상기 제1도전성 접속부재(130)를 인캡슐레이션한다. 이때, 상기 제1도전성 접속부재(130)의 상부는 상기 제1인캡슐란트(140)의 상부로 노출시킨다. 그리고 상기 제1회로기판(110)의 제1배선패턴(112)에서 상기 제2반도체 디바이스(200)와 제2도전성 접속부재(150)로 연결될 제1배선패턴(112)의 상부는 외부로 노출시킨다.
상기 제2도전성 접속부재(150)는 상기 제1인캡슐란트(140)의 상부에서 내측으로 형성된다. 이때 상기 제2도전성 접속부재(150)는 상기 제2반도체 디바이스(200)와 상기 제1회로기판(110)의 제1배선패턴(112) 사이에 형성되어, 상기 제2반도체 디바이스(200)와 상기 제1회로기판(110)의 제1배선패턴(112)을 전기적으로 연결한다. 즉, 상기 제2반도체 디바이스(200)는 상기 제2도전성 접속부재(150)를 통해서 상기 제1회로기판(110)의 제1배선패턴(112)에 전기적으로 연결되고, 상기 제1회로기판(110)의 제2배선패턴(114)과 전기적으로 연결된 외부 솔더볼(160)을 통해서 외부장치와 전기적으로 연결될 수 있다. 상기 제2도전성 접속부재(150)는 팔라듐(Pb), 금(Au), 은(Ag), 주석(Sn), 니켈(Ni), 철(Fe), 구리(Cu), 백금(Pt)등의 금속재료 및 그 등가물중 선택된 어느 하나를 이용하여 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
그리고 상기 외부 솔더볼(160)은 상기 제1회로 기판(110)의 제2배선패턴(114)에 용착되어, 상기 제1회로 기판(110)을 통해서, 상기 제1반도체 다이(120) 및 상기 제2반도체 디바이스(200)의 하기할 제2회로 기판(210)과 전기적으로 연결된다. 이러한 외부 솔더볼(160)을 통해서 상기 반도체 패키지(10)는 외부 장치에 실장 될 수 있다. 이러한 외부 솔더볼(160)은 주석/납, 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
상기 제2반도체 디바이스(200)는 상기 제1반도체 디바이스(100)의 상기 제1도전성 접속부재(130), 상기 제2도전성 접속부재(150) 및 제1회로기판(110)을 통해서 상기 외부 솔더볼(160)과 전기적으로 연결된다. 다시 말하면, 상기 제2반도체 디바이스(200)는 상기 제1도전성 접속부재(130)와 상기 제1회로기판(110)을 통해서 상기 외부 솔더볼(160)과 전기적으로 연결되거나, 상기 제2도전성 접속부재(150)와 상기 제1회로기판(110)을 통해서 상기 외부 솔더볼(160)과 전기적으로 연결될 수 있다. 상기 제2반도체 디바이스(200)는 제3배선패턴(212)과 제4배선패턴(214)을 포함하는 제2회로 기판(210), 상기 제2회로 기판(210)의 제3배선패턴(212)에 전기적으로 연결된 제2반도체 다이(220), 상기 제2반도체 다이(220)와 상기 제2회로 기판(210)을 상호간 전기적으로 연결하는 도전성 와이어(230), 상기 제2반도체 다이(220)와 상기 제2회로 기판(210)의 상부를 인캡슐레이션하는 제2인캡슐란트(240) 및 상기 제2회로 기판(210)의 제4배선패턴(214)과 상기 제1반도체 디바이스(100) 사이를 전기적으로 연결하는 솔더볼(250)을 포함한다.
여기서 상기 제2회로 기판(210)은 제2절연층(211)과, 상기 제2절연층(211)에 형성된 적어도 하나의 제3배선패턴(212), 상기 제3배선패턴(212)의 일부를 노출시키는 제3솔더 마스크(213), 상기 제2절연층(211)에서 상기 제3배선패턴(212)이 형성된 면의 반대면에 형성된 적어도 하나의 제4배선패턴(214), 상기 제4배선패턴(214)의 일부를 노출시키는 제4솔더 마스크(215) 및 상기 제3배선패턴(212)과 상기 제4배선패턴(214)을 전기적으로 연결하는 적어도 하나의 제2도전성 비아(216)를 포함할 수 있다.
상기 제2절연층(211)은 평평한 제1면(211a)과 상기 제1면(211a)의 반대면으로서 평평한 제2면(211b)으로 이루어진다.
상기 제3배선패턴(212)은 상기 제2절연층(211)의 제1면(211a)에 형성되며, 상기 도전성 와이어(230)를 통해서 상기 제2반도체 다이(220)와 전기적으로 연결된다. 이러한 제3배선패턴(212)은 상기 제1반도체 디바이스(100)의 제1배선패턴(112)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제3솔더 마스크(213)는 상기 제2절연층(211)의 제1면(211a)에서 상기 제3배선패턴(212)의 외주연에 일정두께로 형성되어, 상기 제3배선패턴(212)을 외부환경으로부터 보호한다. 이러한 제3솔더 마스크(213)는 상기 제1반도체 디바이스(100)의 제1솔더 마스크(113)와 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제4배선패턴(214)은 상기 제2절연층(211)의 제2면(211b)에 형성되며, 상기 솔더볼(250)을 통해서 상기 제1반도체 디바이스(100)의 상기 제1도전성 접속부재(130) 또는 상기 제2도전성 접속부재(150)와 전기적으로 연결된다. 이러한 제4배선패턴(214)은 제1반도체 디바이스(100)의 제1배선패턴(112)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제4솔더 마스크(215)는 상기 제2절연층(211)의 제2면(211b)에서 상기 제4배선패턴(214)의 외주연에 일정두께로 형성되어, 상기 제4배선패턴(214)을 외부환경으로부터 보호한다. 상기 제4솔더 마스크(215)는 상기 제4배선패턴(214)에 솔더볼(250)이 용착될 때, 상기 제4배선패턴(214)을 따라서, 상기 솔더볼(250)의 위치가 변하는 것을 방지할 수 있다. 상기 제4솔더 마스크(215)는 상기 제1반도체 디바이스(100)의 제1솔더 마스크(113)와 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
그리고 상기 제2반도체 다이(220)는 평평한 제1면(220a)과, 상기 제1면(220a)의 반대면으로서 평평한 제2면(220b)을 가지며, 상기 제1면(220a)에는 적어도 하나의 본드 패드(225)가 형성된다. 상기 제2반도체 다이(220)의 본드 패 드(225)는 상기 도전성 와이어(230)를 통해서 상기 제2회로 기판(210)의 제3배선패턴(212)에 전기적으로 연결된다. 그리고 상기 제2반도체 다이(220)는 수직 방향으로 2개가 적층된 것을 도시 하였으나, 상기 제2반도체 다이(220)는 수평방향으로 적어도 하나 이상이 배열될 수 있고, 수직방향으로 적어도 하나 이상이 적층될 수 있으며, 본 발명에서 상기 제2반도체 다이(220)의 개수 및 배열형태를 한정하는 것은 아니다. 그리고 상기 제2반도체 다이(220)는 상기 제1반도체 다이(120)와 동일하게 도전성 범프가 형성된 반도체 다이일 수 있으며, 본 발명에서 상기 제2반도체 다이(220)의 구성을 한정하는 것은 아니다.
그리고 상기 도전성 와이어(230)는 상기 제2반도체 다이(220)의 본드 패드(225)와 상기 제2회로 기판(210)의 제3배선패턴(212)을 상호간 전기적으로 연결한다. 상기 도전성 와이어(230)는 금(Au), 알루미늄(Al) 및 구리(Cu) 어느 하나 또는 그 합금을 이용하게 되는데, 본 발명에서 이를 한정하는 것은 아니다. 상기 도전성 와이어(230)는 바람직하게는 금(Au)으로 형성하는데, 연성과 전기전도도가 다른금속에 비해서 높아서, 도전성 와이어(230)를 얇게 형성할 수 있으며, 얇게 형성하여도 전기전도도가 높아 와이어 본딩시에 용이하기 때문이다.
그리고 상기 제2인캡슐란트(240)는 상기 제2회로 기판(210)의 상부, 상기 제2반도체 다이(220) 및 상기 도전성 와이어(230)를 외부 환경으로부터 보호하기 위해 이들을 인캡슐레이션(encapsulation)한다. 즉, 상기 제2인캡슐란트(240)는 상기 제2회로 기판(210)에서 제2절연층(211)의 제1면(211a)에 형성된 제3배선패턴(212)과 제3솔더 마스크(213), 상기 제2반도체 다이(220) 및 상기 도전성 와이어(230)를 인캡슐레이션 한다.
그리고 상기 솔더볼(250)은 상기 제2회로 기판(210)의 제4배선패턴(214)에 용착되어, 상기 제2도전성 비아(216), 상기 제3배선패턴(212)을 통해서 상기 제2반도체 다이(220)와 전기적으로 연결된다. 그리고 상기 솔더볼(250)은 상기 제1반도체 디바이스(100)의 제1도전성 접속부재(130) 또는 제2도전성 접속부재(150)를 통해서, 상기 제1반도체 디바이스(100)의 상기 제1회로 기판(110)과 전기적으로 연결된다. 그리고 상기 제1회로기판(110)은 상기 외부 솔더볼(160)과 전기적으로 연결된다. 즉, 상기 제2반도체 다이(220)는 도전성 와이어(230), 제2회로기판(210), 솔더볼(250), 제1도전성 접속부재(130) 및 제1회로기판(110)을 통해서 외부 솔더볼(160)과 전기적으로 연결되거나, 도전성 와이어(230), 제2회로기판(210), 솔더볼(250), 제2도전성 접속부재(150) 및 제1회로기판(110)을 통해서 외부 솔더볼(160)과 전기적으로 연결될 수 있다. 상기 솔더볼(250)은 주석/납, 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
그리고 상기 도전성 스프레이(11)는 상기 제1반도체 디바이스(100)의 상부로 노출된 적어도 하나의 제1도전성 접속부재(130)의 상부에 형성되며, 상기 제1인캡슐란트(140)의 상부에도 일정두께로 형성될 수 있다. 이때, 상기 도전성 스프레이(11)는 상기 제2도전성 접속부재(150)가 형성된 영역의 상부에는 형성 되지 않는다. 즉, 상기 도전성 스프레이(11)는 상기 제1도전성 접속부재(130)와 상기 제1인캡슐란트(140)의 상부로 일정길이 연장되도록 형성된다. 그리고 상기 도전성 스프 레이(11)는 상기 제2반도체 디바이스(200)의 솔더볼(250)과 상기 제1반도체 디바이스(100)의 상기 제1도전성 접속부재(130) 사이에 형성되어, 상기 솔더볼(250)과 상기 제1도전성 접속부재(130)를 전기적으로 연결한다. 이러한, 상기 도전성 스프레이(11)는 상기 제1인캡슐란트(140)의 상부에 일정길이로 연장되어, 제2반도체 다이(220)의 전원 또는 그라운드와 연결된 솔더볼(250)을 일괄 연결할 수 있다. 즉, 상기 제2반도체 다이(220)의 전원 또는 그라운드는 제2회로기판(210)과 솔더볼(250)을 통해서 상기 제1인캡슐란트(140)의 상부에 형성된 상기 도전성 스프레이(11)를 통해서 일괄 전기적으로 연결된다. 그리고 상기 도전성 스프레이(11)는 상기 제1반도체 디바이스(100)의 제1도전성 접속부재(130)와 제1회로기판(110) 및 외부 솔더볼(160)을 통해서 외부장치에 연결될 수 있다. 상기 제2반도체 다이(220)는 전원 및 그라운드가 일괄 연결되어, 적어도 하나의 외부 솔더볼(160)을 통해 외부전원을 공급 받을 수 있으므로 입출력 배선패턴을 줄일 수 있고, 집적도가 높은 반도체 패키지에서 전기적 특성이 저하되는 것을 방지할 수 있다. 그리고 상기 도전성 스프레이(11)가 제2반도체 다이(220)의 그라운드를 일괄 연결할 경우에는 상기 제1반도체 다이(120)는 그라운드 쉴딩(shieling)되어 상기 제1반도체 다이(120)로 노이즈가 전달되는 것을 방지할 수 있다. 그리고 상기 도전성 스프레이(11)는 은(Ag), 은(Ag)/주석(Sn), 은(Ag)/알루미늄(Al) 및 이의 등가물을 스프레이로 도포하여 형성할 수 있으나, 본 발명에서 상기 도전성 스프레이(11)의 성분을 한정하는 것은 아니다.
이와 같이 상기 반도체 패키지(10)는 제2반도체 디바이스(200)의 전원 및 그 라운드를 일괄 연결하므로, 전원 및 그라운드로 사용되던 입/출력 단자인 배선패턴을 줄일 수 있다. 그리고 상기 반도체 패키지(10)는 입/출력 단자의 배선패턴을 줄일 수 있으므로, 이웃하는 배선패턴 사이의 거리가 좁아짐에 따라, 상기 제1반도체 디바이스(100)와 상기 제2반도체 디바이스(200)의 배선패턴을 전기적으로 연결하는 솔더볼이 단락되는 것을 방지할 수 있다.
그리고 상기 반도체 패키지(10)는 상기 제1반도체 디바이스(100)의 제1인캡슐란트(140)의 상부에 도전성 스프레이(11)가 형성되어, 상기 제1반도체 다이(120)는 그라운드 쉴딩 될 수 있다.
다수의 반도체 다이를 포함하는 제1반도체 디바이스(100)와 제2반도체 디바이스(200)를 적층하여 형성하고, 전원 및 그라운드로 사용되던 입/출력 단자인 배선패턴을 줄일 수 있으므로, 소형화 및 고기능을 갖는 반도체 패키지를 제작할 수 있다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.
도 2에서 도시된 바와 같이 반도체 패키지(20)는 제1반도체 디바이스(300)와 제2반도체 디바이스(400)를 포함한다. 그리고 상기 제2반도체 디바이스(400)를 모두 덮고, 상기 제1반도체 디바이스(300)의 측부를 모두 덮도록 도전성 스프레이(21)가 형성된다. 이러한 상기 도전성 스프레이(21)는 상기 제2반도체 디바이스(400)의 전원 및 그라운드를 일괄 연결할 수 있다.
우선 제1반도체 디바이스(300)는 제1배선패턴(312)과 제2배선패턴(314)을 포함하는 제1회로 기판(310), 상기 제1회로 기판(310)의 제1배선패턴(312)에 전기적으로 연결되며 적어도 하나의 도전성 범프(125)를 포함하는 제1반도체 다이(120), 상기 제1회로 기판(310)의 제1배선패턴(312)의 상부에 형성된 적어도 하나의 도전성 접속부재(330), 상기 제1반도체 다이(120)와 상기 제1회로 기판(310)의 상부를 인캡슐레이션하는 제1인캡슐란트(340) 및 상기 제1회로 기판(310)의 제2배선패턴(314)에 전기적으로 연결된 외부 솔더볼(160)을 포함한다. 상기 제1반도체 디바이스(300)는 상기 제1반도체 다이(120), 상기 외부 솔더볼(160)은 도 1의 반도체 패키지(10)의 제1반도체 디바이스(100)와 동일하다. 그러므로 상기 제1반도체 디바이스(300)에서 반도체 패키지(10)의 제1반도체 디바이스(100)와 상이한 제1회로 기판(310), 도전성 접속부재(330) 및 제1인캡슐란트(340)를 위주로 설명하고자 한다.
여기서, 상기 제1회로 기판(310)은 제1절연층(311)과, 상기 제1절연층(311)에 형성된 적어도 하나의 제1배선패턴(312), 상기 제1배선패턴(312)의 일부를 노출시키는 제1솔더 마스크(313), 상기 제1절연층(311)에서 상기 제1배선패턴(312)이 형성된 면의 반대면에 형성된 적어도 하나의 제2배선패턴(314), 상기 제2배선패턴(314)의 일부를 노출시키는 제2솔더 마스크(315) 및 상기 제1배선패턴(312)과 상기 제2배선패턴(314)을 전기적으로 연결하는 적어도 하나의 제1도전성 비아(316)를 포함할 수 있다. 그리고 적어도 하나의 상기 제1배선패턴(312), 상기 제2배선패턴(314) 및 상기 제1도전성 비아(316)는 상기 제1반도체 디바이스(300)의 측부로 노출되어, 상기 도전성 스프레이(21)와 전기적으로 연결된다. 이때, 제1배선패 턴(312), 제2배선패턴(314) 및 제1도전성 비아(316)는 서로 전기적으로 연결된다.
상기 제1절연층(311)은 평평한 제1면(311a)과 상기 제1면(311a)의 반대면으로서 평평한 제2면(311b)으로 이루어진다.
상기 제1배선패턴(312)은 상기 제1절연층(311)의 제1면(311a)에 형성되며, 상기 제1반도체 다이(120) 또는 상기 제2반도체 디바이스(400)와 전기적으로 연결된다. 이때, 상기 제1배선패턴(312)은 상기 도전성 접속부재(330)를 통해서 상기 제2반도체 디바이스(400)와 전기적으로 연결될 수 있다. 상기 제1배선패턴(312)중 적어도 하나는 상기 제1반도체 디바이스(300)의 측부로 노출될 수 있으며, 상기 제1배선패턴(312)은 상기 도전성 접속부재(330)를 통해서 상기 제2반도체 디바이스(400)와 전기적으로 연결될 수 있다. 이러한 제1배선패턴(312)은 구리(Cu), 티나늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.
상기 제1솔더 마스크(313)는 상기 제1절연층(311)의 제1면(311a)에서 상기 제1배선패턴(312)의 외주연에 일정두께로 형성되어, 상기 제1배선패턴(312)을 외부환경으로부터 보호한다. 상기 제1솔더 마스크(313)는 상기 제1배선패턴(312)에 상기 제1반도체 다이(120)의 도전성 범프(125)가 용착될 때, 상기 도전성 범프(125)의 위치가 변화되지 않도록 한다. 상기 제1솔더 마스크(313)는 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole) 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제2배선패턴(314)은 상기 제1절연층(311)의 제2면(311b)에 형성되며, 상기 외부 솔더볼(160)과 전기적으로 연결된다. 그리고 상기 제2배선패턴(314)중 적어도 하나는 상기 제1반도체 디바이스(300)의 측부로 노출될 수 있다. 이러한 제2배선패턴(314)은 상기 제1배선패턴(312)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제2솔더 마스크(315)는 상기 제1절연층(311)의 제2면(311b)에서 상기 제2배선패턴(314)의 외주연에 일정두께로 형성되어, 상기 제2배선패턴(314)을 외부환경으로부터 보호한다. 상기 제2솔더 마스크(315)는 상기 제2배선패턴(314)에 외부 솔더볼(160)이 용착될 때, 상기 외부 솔더볼(160)의 위치가 변화되지 않도록 한다. 상기 제2솔더 마스크(315)는 상기 제1솔더 마스크(313)와 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제1도전성 비아(316)는 상기 제1절연층(311)의 제1면(311a)과 제2면(311b)사이를 관통하여 상기 제1절연층(311)의 제1면(311a)에 형성된 제1배선패턴(312)과 상기 제1절연층(311)의 제2면(311b)에 형성된 제2배선패턴(314)을 전기적으로 연결한다. 상기 제1도전성 비아(316)중 적어도 하나는 상기 제1반도체 디바이스(300)의 측부로 노출될 수 있다.
그리고 상기 도전성 접속부재(330)는 상기 제1회로기판(310)의 제1배선패턴(312)의 상부에 형성되어, 상기 제1회로기판(310)과 상기 제2반도체 디바이스(400)를 전기적으로 연결한다. 그리고 상기 도전성 접속부재(330)는 상기 제1회로기판(310)의 제2배선패턴(314)에 형성된 외부 솔더볼(160)을 통해서 외부장치와 전기적으로 연결될 수 있다. 그리고 상기 도전성 접속부재(330)는 적어도 하나가 상기 제1반도체 디바이스(300)의 측부로 노출되어 상기 도전성 스프레이(21)와 전기적으로 연결된다. 이러한 상기 도전성 스프레이(21)와 전기적으로 연결된 도전성 접속부재(330)를 통해서 상기 제2반도체 디바이스(400)는 전원 및 그라운드를 일괄 연결할 수 있다. 즉, 상기 제2반도체 디바이스(400)에 전원 및 그라운드를 공급하기 위한 도전성 접속부재(330)는 상기 제1반도체 디바이스(300)의 측부로 노출되어 상기 도전성 스프레이(21)와 전기적으로 연결된다. 이러한 상기 도전성 접속부재(330)는 팔라듐(Pb), 금(Au), 은(Ag), 주석(Sn), 니켈(Ni), 철(Fe), 구리(Cu), 백금(Pt)등의 금속재료 및 그 등가물중 선택된 어느 하나를 이용하여 형성할 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
그리고 상기 제1인캡슐란트(340)는 상기 제1회로 기판(310)의 상부, 제1반도체 다이(120) 및 도전성 접속부재(330)를 외부 환경으로부터 보호하기 위해 이들을 인캡슐레이션(encapsulation)한다. 즉, 상기 제1인캡슐란트(340)는 상기 제1회로 기판(310)의 제1면(311a)에 형성된, 제1배선패턴(312)과 제1솔더 마스크(313), 상기 제1반도체 다이(120) 및 상기 도전성 접속부재(330)를 인캡슐레이션한다. 이때, 상기 도전성 접속부재(330)의 상부는 상기 제1인캡슐란트(340)의 상부로 노출시킨다. 그리고 상기 도전성 접속부재(330)중 적어도 하나는 상기 제1인캡슐란트(340)의 측부로 노출시켜서 상기 도전성 스프레이(21)와 전기적으로 연결시킨다.
즉, 상기 제1반도체 디바이스(300)는 제1배선패턴(312), 제2배선패턴(314), 제1도전성 비아(316) 및 도전성 접속부재(330)가 제1반도체 디바이스(300)의 측부 로 노출되며, 상기 제1배선패턴(312), 제2배선패턴(314), 제1도전성 비아(316) 및 도선성 접속부재(330)는 서로 전기적으로 연결된다. 그리고 상기 제1반도체 디바이스(300)의 측부로 노출된 상기 제1배선패턴(312), 제2배선패턴(314), 제1도전성 비아(316) 및 도선성 접속부재(330)는 상기 도전성 스프레이(21)와 전기적으로 연결된다. 그리고 상기 제1반도체 디바이스(300)의 측부로 노출된 상기 제1배선패턴(312), 제2배선패턴(314), 제1도전성 비아(316) 및 도선성 접속부재(330)를 통해서 상기 제2반도체 디바이스(400)의 전원을 일괄 공급할 수 있다. 상기 제1반도체 디바이스(300)의 측부로 제1배선패턴(312), 제2배선패턴(314), 제1도전성 비아(316) 및 도전성 접속부재(330)를 노출시키는 방법은 디바이스를 형성한 후에, 측부를 소잉(Sawing)하여 노출시킬 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 제2반도체 디바이스(400)는 상기 제1반도체 디바이스(300)의 상기 도전성 접속부재(330)와 제1회로기판(310)을 통해서 상기 외부 솔더볼(160)과 전기적으로 연결된다. 상기 제2반도체 디바이스(400)는 제3배선패턴(412)과 제4배선패턴(414)을 포함하는 제2회로 기판(410), 상기 제2회로 기판(410)의 제3배선패턴(412)에 전기적으로 연결된 제2반도체 다이(220), 상기 제2반도체 다이(220)와 상기 제2회로 기판(410)을 상호간 전기적으로 연결하는 도전성 와이어(230), 상기 제2반도체 다이(220)와 상기 제2회로 기판(410)의 상부를 인캡슐레이션하는 제2인캡슐란트(240) 및 상기 제2회로 기판(410)의 제4배선패턴(414)과 상기 제1반도체 디바이스(300) 사이를 전기적으로 연결하는 솔더볼(450)을 포함한다.
상기 제2반도체 디바이스(400)는 상기 제2반도체 다이(220), 도전성 와이어(230) 및 제2인캡슐란트(240)는 도 1의 반도체 패키지(10)의 제2반도체 디바이스(200)와 동일하다. 그러므로 상기 제2반도체 디바이스(400)에서 반도체 패키지(10)의 제2반도체 디바이스(200)와 상이한 상기 제2회로 기판(410)과 솔더볼(450)을 위주로 설명하고자 한다.
여기서 상기 제2회로 기판(410)은 제2절연층(411)과, 상기 제2절연층(411)에 형성된 적어도 하나의 제3배선패턴(412), 상기 제3배선패턴(412)의 일부를 노출시키는 제3솔더 마스크(413), 상기 제2절연층(411)에서 상기 제3배선패턴(412)이 형성된 면의 반대면에 형성된 적어도 하나의 제4배선패턴(414), 상기 제4배선패턴(414)의 일부를 노출시키는 제4솔더 마스크(415) 및 상기 제3배선패턴(412)과 상기 제4배선패턴(414)을 전기적으로 연결하는 적어도 하나의 제2도전성 비아(416)를 포함할 수 있다. 그리고 적어도 하나의 제3배선패턴(412), 상기 제4배선패턴(414) 및 상기 제2도전성 비아(416)는 상기 제2반도체 디바이스(400)의 측부로 노출되어, 상기 도전성 스프레이(21)와 전기적으로 연결된다. 이때, 상기 도전성 스프레이(21)를 통해서 상기 제2반도체 디바이스(400)의 전원 및 그라운드를 일괄 연결할 수 있다. 즉, 제3배선패턴(412), 제4배선패턴(414) 및 제2도전성 비아(416)는 상기 제2반도체 디바이스(400)의 측부로 노출되어 상기 도전성 스프레이(21)와 전기적으로 연결되고, 상기 도전성 스프레이(21)를 통해서 상기 제2반도체 디바이스(400)의 제2반도체 다이(220)로 전원 또는 그라운드를 일괄 공급할 수 있다.
상기 제2절연층(411)은 평평한 제1면(411a)과 상기 제1면(411a)의 반대면으 로서 평평한 제2면(411b)으로 이루어진다.
상기 제3배선패턴(412)은 상기 제2절연층(411)의 제1면(411a)에 형성되며, 상기 도전성 와이어(230)를 통해서 상기 제2반도체 다이(220)와 전기적으로 연결된다. 그리고 상기 제3배선패턴(412)중 적어도 하나는 상기 제2반도체 디바이스(400)의 측부로 노출되어 상기 도전성 스프레이(21)와 전기적으로 연결된다. 이러한 제3배선패턴(412)은 상기 제1반도체 디바이스(300)의 제1배선패턴(312)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제3솔더 마스크(413)는 상기 제2절연층(411)의 제1면(411a)에서 상기 제3배선패턴(412)의 외주연에 일정두께로 형성되어, 상기 제3배선패턴(412)을 외부환경으로부터 보호한다. 이러한 제3솔더 마스크(413)는 상기 제1반도체 디바이스(300)의 제1솔더 마스크(313)와 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제4배선패턴(414)은 상기 제2절연층(411)의 제2면(411b)에 형성되며, 상기 솔더볼(450)을 통해서 상기 제1반도체 디바이스(300)의 상기 도전성 접속부재(330)와 전기적으로 연결된다. 그리고 상기 제4배선패턴(414)중 적어도 하나는 상기 제2반도체 디바이스(400)의 측부로 노출되어 상기 도전성 스프레이(21)와 전기적으로 연결된다. 이러한 제4배선패턴(414)은 제1반도체 디바이스(300)의 제1배선패턴(312)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제4솔더 마스크(415)는 상기 제2절연층(411)의 제2면(411b)에서 상기 제4배선패턴(414)의 외주연에 일정두께로 형성되어, 상기 제4배선패턴(414)을 외부환경으로부터 보호한다. 상기 제4솔더 마스크(415)는 상기 제4배선패턴(414)에 솔더볼(450)이 용착될 때, 상기 제4배선패턴(414)을 따라서, 상기 솔더볼(450)의 위치가 변하는 것을 방지할 수 있다. 상기 제4솔더 마스크(415)는 상기 제1반도체 디바이스(300)의 제1솔더 마스크(313)와 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제2도전성 비아(416)는 상기 제2절연층(411)의 제1면(411a)과 제2면(411b)사이를 관통하여 상기 제2절연층(411)의 제1면(411a)에 형성된 제3배선패턴(412)과 상기 제2절연층(411)의 제2면(411b)에 형성된 제4배선패턴(414)을 전기적으로 연결한다. 상기 제2도전성 비아(416)중 적어도 하나는 상기 제2반도체 디바이스(400)의 측부로 노출되어 상기 도전성 스프레이(21)와 전기적으로 연결된다. 상기 제2도전성 비아(416)는 상기 제1반도체 디바이스(300)의 제1도전성 비아(316)와 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
그리고 상기 솔더볼(450)은 상기 제2회로 기판(410)의 제4배선패턴(414)에 용착되어, 상기 제2도전성 비아(416), 상기 제3배선패턴(412)을 통해서 상기 제2반도체 다이(220)와 전기적으로 연결된다. 그리고 상기 솔더볼(450)은 상기 제1반도체 디바이스(300)의 도전성 접속부재(330)를 통해서, 상기 제1반도체 디바이스(300)의 상기 제1회로 기판(310)과 전기적으로 연결된다. 그리고 상기 제1회로기판(310)은 상기 외부 솔더볼(160)과 전기적으로 연결된다. 즉, 상기 제2반도체 다이(220)는 도전성 와이어(230), 제2회로기판(410), 솔더볼(450), 도전성 접속부 재(330) 및 제1회로기판(310)을 통해서 외부 솔더볼(160)과 전기적으로 연결된다. 그리고 상기 솔더볼(450)은 적어도 하나가 상기 제2반도체 디바이스(400)의 측부로 노출되어 상기 도전성 스프레이(21)와 전기적으로 연결된다. 그리고 상기 도전성 스프레이(21)와 전기적으로 연결된 상기 솔더볼(450)를 통해서 상기 제2반도체 디바이스(400)의 전원 및 그라운드를 일괄 연결할 수 있다. 즉, 상기 제2반도체 디바이스(400)에 전원 및 그라운드를 공급하기 위한 제4배선패턴(414)에 용착된 상기 솔더볼(450)은 상기 제2반도체 디바이스(400)의 측부로 노출되어 상기 도전성 스프레이(21)와 전기적으로 연결된다. 상기 솔더볼(450)은 주석/납, 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
즉, 상기 제2반도체 디바이스(400)는 제3배선패턴(412), 제4배선패턴(414), 제2도전성 비아(416) 및 솔더볼(450)이 제2반도체 디바이스(400)의 측부로 노출되며, 상기 제3배선패턴(412), 제4배선패턴(414), 제2도전성 비아(416) 및 솔더볼(450)는 서로 전기적으로 연결된다. 그리고 상기 제2반도체 디바이스(400)의 측부로 노출된 상기 제3배선패턴(412), 제4배선패턴(414), 제2도전성 비아(416) 및 솔더볼(450)은 도전성 스프레이(21)와 전기적으로 연결된다. 그리고 상기 제2반도체 디바이스(400)의 측부로 노출된 상기 제3배선패턴(412), 제4배선패턴(414), 제2도전성 비아(416) 및 솔더볼(450)을 통해서 상기 제2반도체 디바이스(400)의 제2반도체 다이(220)에 전원을 일괄 공급할 수 있다. 상기 제2반도체 디바이스(400)의 측부로 제3배선패턴(412), 제4배선패턴(414), 제2도전성 비아(416) 및 솔더볼(450) 를 노출시키는 방법은 디바이스를 형성한 후에, 측부를 소잉(Sawing)하여 노출시킬 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
그리고 상기 도전성 스프레이(21)는 상기 제1반도체 디바이스(300)의 상부에 상기 제2반도체 디바이스(400)가 적층된 후에 상기 제1반도체 디바이스(300)의 측부와 상기 제2반도체 디바이스(400)를 모두 덮도록 일정두께로 형성될 수 있다. 이때, 상기 도전성 스프레이(21)는 상기 제1반도체 디바이스(300)의 측부로 노출된 상기 제1배선패턴(312), 제2배선패턴(314), 제1도전성 비아(316) 및 도전성 접속부재(330)와 전기적으로 연결된다. 그리고 상기 도전성 스프레이(21)는 상기 제2반도체 디바이스(400)의 측부로 노출된 상기 제3배선패턴(412), 제4배선패턴(414), 제2도전성 비아(416) 및 솔더볼(450)과 전기적으로 연결된다. 즉, 상기 도전성 스프레이(21)는 상기 반도체 패키지(20)를 상부와 측부를 모두 덮도록 형성되어, 상기 제1반도체 디바이스(300)의 제1회로기판(310)과 도전성 접속부재(330) 및 상기 제2반도체 디바이스(400)의 제2회로기판(410)을 전기적으로 일괄 연결할 수 있다. 그러므로 상기 제2반도체 디바이스(400)의 상기 제2반도체 다이(220)는 상기 도전성 스프레이(21)와 전기적으로 연결된 제2회로기판(410), 솔더볼(450), 도전성 접속부재(330) 및 제1회로기판(310)을 통해서 상기 외부 솔더볼(160)과 전기적으로 연결된다. 그리고 상기 제2반도체 디바이스(400)의 상기 제2반도체 다이(220)는 도전성 스프레이(21)와 전기적으로 연결된 적어도 하나의 외부 솔더볼(160)을 통해서 외부전원을 공급 받을 수 있다. 상기 제2반도체 디바이스(400)의 상기 제2반도체 다이(220)는 외부전원을 적어도 하나의 외부 솔더볼(160)을 통해서 공급받을 수 있으 므로, 반도체 패키지(20)의 입출력 배선패턴을 줄일 수 있고, 전기적 특성을 향상시킬 수 있다. 그리고 상기 도전성 스프레이(21)를 통해서 그라운드를 일괄 연결할 경우에는 상기 제2반도체 다이(220)는 그라운드 쉴딩(shieling)되어 상기 제2반도체 다이(220)로 노이즈가 전달되는 것을 방지할 수 있다. 그리고 상기 도전성 스프레이(21)는 은(Ag), 은(Ag)/주석(Sn), 은(Ag)/알루미늄(Al) 및 이의 등가물을 스프레이로 도포하여 형성할 수 있으나, 본 발명에서 상기 도전성 스프레이(21)의 재료 및 형성 방법을 한정하는 것은 아니다.
이와 같이 상기 반도체 패키지(20)는 제2반도체 디바이스(400)의 전원 및 그라운드를 도전성 스프레이(21)을 통해서 일괄 연결하므로, 전원 및 그라운드로 사용되던 입/출력 단자인 배선패턴을 줄일 수 있다. 그리고 상기 반도체 패키지(20)는 입/출력 단자의 배선패턴을 줄일 수 있으므로, 이웃하는 배선패턴 사이의 거리가 좁아짐에 따라, 상기 제1반도체 디바이스(300)와 상기 제2반도체 디바이스(400)의 배선패턴을 전기적으로 연결하는 솔더볼이 단락되는 것을 방지할 수 있다.
그리고 상기 반도체 패키지(20)는 상기 제2반도체 디바이스(400)의 제2인캡슐란트(240)의 상부에 도전성 스프레이(21)가 형성되어, 상기 제2반도체 다이(220)는 쉴딩 될 수 있다.
그리고 다수의 반도체 다이를 포함하는 제1반도체 디바이스(300)와 제2반도체 디바이스(400)를 적층하여 형성하고, 전원 및 그라운드로 사용되던 입/출력 단자인 배선패턴을 줄일 수 있으므로, 소형화 및 고기능을 갖는 반도체 패키지를 제작할 수 있다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.
도 3에서 도시된 바와 같이 반도체 패키지(30)는 제1반도체 디바이스(300)와 제2반도체 디바이스(400)를 포함한다. 그리고 상기 제2반도체 디바이스(400)의 상부와 측부를 모두 덮도록 도전성 스프레이(31)가 형성된다. 이러한 상기 도전성 스프레이(31)는 상기 제2반도체 디바이스(400)의 전원 및 그라운드를 일괄 연결할 수 있다. 그리고 상기 제1반도체 디바이스(300)와 상기 반도체 디바이스(400)는 도 2의 반도체 패키지(20)와 동일하다. 그러므로 상기 반도체 패키지(30)에서 도 2의 반도체 패키지(20)와 상이한 도전성 스프레이(31)를 위주로 설명하고자 한다.
상기 도전성 스프레이(31)는 상기 제1반도체 디바이스(300)의 상부에 상기 제2반도체 디바이스(400)가 적층된 후에 상기 제2반도체 디바이스(400)를 모두 덮도록 일정두께로 형성될 수 있다. 이때, 상기 도전성 스프레이(31)는 상기 제2반도체 디바이스(400)의 측부로 노출된 상기 제3배선패턴(412), 제4배선패턴(414), 제2도전성 비아(416) 및 솔더볼(450)과 전기적으로 연결된다. 즉, 상기 도전성 스프레이(31)는 상기 반도체 패키지(30)의 상부와 상기 제2반도체 디바이스(400)의 측부를 덮도록 형성되어, 상기 제2반도체 디바이스(400)를 전기적으로 일괄 연결할 수 있다. 이때, 상기 제2반도체 디바이스(400)는 상기 제1반도체 디바이스(300)의 도전성 접속부재(330)와 제1회로기판(310)을 통해서 외부 솔더볼(160)과 전기적으로 연결된다. 그러므로 상기 제2반도체 디바이스(400)의 상기 제2반도체 다이(220)는 도전성 스프레이(31)와 전기적으로 연결된 적어도 하나의 외부 솔더볼(160)을 통해서 외부전원을 공급 받을 수 있다. 상기 제2반도체 디바이스(400)는 외부전원을 적어도 하나의 외부 솔더볼(160)을 통해서 공급받을 수 있으므로, 반도체 패키지(30)의 입출력 배선패턴을 줄일 수 있고, 전기적 특성을 향상시킬 수 있다. 그리고 상기 도전성 스프레이(31)를 통해서 상기 제2반도체 다이(220)의 그라운드를 일괄 연결할 경우에는 상기 제2반도체 다이(220)는 그라운드 쉴딩(shieling)되어 상기 제2반도체 다이(220)로 노이즈가 전달되는 것을 방지할 수 있다. 그리고 상기 도전성 스프레이(31)는 은(Ag), 은(Ag)/주석(Sn), 은(Ag)/알루미늄(Al) 및 이의 등가물을 스프레이로 도포하여 형성할 수 있으나, 본 발명에서 상기 도전성 스프레이(31)의 재료 및 형성 방법을 한정하는 것은 아니다.
이와 같이 상기 반도체 패키지(30)는 제2반도체 디바이스(400)의 전원 및 그라운드를 일괄 연결하므로, 전원 및 그라운드로 사용되던 입/출력 단자인 배선패턴을 줄일 수 있다. 그리고 상기 반도체 패키지(30)는 입/출력 단자의 배선패턴을 줄일 수 있으므로, 이웃하는 배선패턴 사이의 거리가 좁아짐에 따라, 상기 제1반도체 디바이스(300)와 상기 제2반도체 디바이스(400)의 배선패턴을 전기적으로 연결하는 솔더볼이 단락되는 것을 방지할 수 있다.
그리고 상기 반도체 패키지(30)는 상기 제2반도체 디바이스(400)의 제2인캡슐란트(240)의 상부에 도전성 스프레이(31)가 형성되어, 상기 제2반도체 다이(220)를 쉴딩할 수 있다.
그리고 다수의 반도체 다이를 포함하는 제1반도체 디바이스(300)와 제2반도 체 디바이스(400)를 적층하여 형성하고, 전원 및 그라운드로 사용되던 입/출력 단자인 배선패턴을 줄일 수 있으므로, 소형화 및 고기능을 갖는 반도체 패키지를 제작할 수 있다.
도 4을 참조하면, 도 1의 반도체 패키지의 제조 방법을 도시한 순서도가 도시되어 있다.
도 4에서 도시된 바와 같이 반도체 패키지(100)의 제조 방법은 기판 준비 단계(S1), 제1반도체 다이 어태치 단계(S2), 제1도전성 접속부재 형성 단계(S3), 인캡슐레이션 단계(S4), 도전성 스프레이 형성 단계(S5), 제2반도체 디바이스 어태치 단계(S6) 및 솔더볼 용착 단계(S7)를 포함할 수 있다.
도 5a 내지 도 5g를 참조하면, 도 4에 도시된 반도체 패키지의 제조 방법을 도시한 단면도가 도시되어 있다.
도 5a에 도시된 바와 같이, 상기 기판 준비 단계(S1)에서는 평평한 제1면(111a)과 상기 제1면(111a)의 반대면으로서, 평평한 제2면(111b)을 갖는 제1절연층(111)을 준비한다. 그리고 상기 제1절연층(111)의 제1면(111a)과 제2면(111b) 사이를 관통하는 적어도 하나의 제1도전성 비아(116)를 형성한다. 또한 상기 제1절연층(111)의 제1면(111a)에는 적어도 하나의 제1배선패턴(112)을 형성하고, 상기 제1배선패턴(112)의 외주연에는 제1솔더 마스크(113)를 형성한다. 또한 상기 제1절연층(111)의 제2면(111b)에는 적어도 하나의 제2배선패턴(114)을 형성하고, 상기 제2 배선패턴(114)의 외주연에는 제2솔더 마스크(115)를 형성하여 제1회로 기판(110)을 준비한다. 이때, 상기 제1절연층(111)의 제1면(111a)에 형성된 제1배선패턴(112)은 상기 제1도전성 비아(116)를 통해서 상기 제2면(111b)에 형성된 제2배선패턴(116)과 전기적으로 연결된다.
도 5b에 도시된 바와 같이, 상기 제1반도체 다이 어태치 단계(S2)에서는 적어도 하나의 도전성 범프(125)를 포함하는 제1반도체 다이(120)를 상기 제1절연층(111)의 제1면(111a)에 형성된 제1배선패턴(112)의 상부로 이송하여, 상기 도전성 범프(125)와 상기 제1배선패턴(112)이 접촉되도록 상기 제1반도체 다이(120)를 상기 제1회로 기판(110)에 안착시킨다. 이때, 상기 제1회로 기판(110)의 제1배선패턴(112)은 상기 도전성 범프(125)를 통해서 상기 제1반도체 다이(120)와 전기적으로 연결된다. 상기 제1반도체 다이(120)는 이송부재(미도시)에 흡착하여 상기 제1회로 기판(110)으로 이송할 수 있지만, 여기서 그 방법을 한정하는 것은 아니다.
도 5c에 도시된 바와 같이, 상기 제1도전성 접속부재 형성 단계(S3)에서는 상기 제1회로기판(110)의 적어도 하나의 제1배선패턴(112)에 제1도전성 접속부재(130)를 형성한다. 상기 제1도전성 접속부재(130)는 상기 제1배선패턴(112)의 상부에 형성되어, 상기 제1배선패턴(112)과 전기적으로 연결된다. 상기 제1도전성 접속부재(130)는 바람직하게는 전원공급을 위한 디커플링 캐패시터로 이루어질 수 있으며, 상기 제1도전성 접속부재(130)를 통해서 하기할 제2반도체 디바이스(200)에 전원을 공급할 수 있다. 상기 디커플링 캐패시터로 이루어진 제1도전성 접속부재(130)는 전원 공급부에 연결되어, 집적도가 높은 반도체 패키지(10)에서 고속 동작시 발생되는 전압강하를 방지하며, 고속 및 안정적으로 전원을 공급하여 동작의 지연을 방지할 수 있다.
도 5d에 도시된 바와 같이, 상기 인캡슐레이션 단계(S4)에서는 상기 제1회로 기판(110), 상기 제1반도체 다이(120) 및 상기 제1도전성 접속부재(130)를 제1인캡슐란트(140)를 이용하여 인캡슐레이션 한다. 즉, 상기 제1인캡슐란트(140)는 상기 제1회로 기판(110)의 제1면(111a)에 형성된, 제1배선패턴(112)과 제1솔더 마스크, 상기 제1반도체 다이(120) 및 제1도전성 접속부재(130)를 인캡슐레이션한다. 이때, 상기 제1도전성 접속부재(130)의 상부는 상기 제1인캡슐란트(140)의 상부로 노출되어, 하기할 제2반도체 디바이스(200)와 전기적으로 연결될 수 있다. 그리고 상기 제1인캡슐란트(140)에는 요홈이 형성되어 상기 제1회로기판(110)에서 적어도 하나의 제1배선패턴(112)을 외부로 노출시킬 수 있으며, 상기 요홈에는 제2도전성 접속부재(150)가 형성되어, 상기 제1배선패턴(112)과 전기적으로 연결될 수 있다. 그리고 상기 제2도전성 접속부재(150)와 전기적으로 연결된 제1배선패턴(112)은 상기 제2도전성 접속부재(150)를 통해서 제2반도체 디바이스(200)와 전기적으로 연결될 수 있다.
도 5e에 도시된 바와 같이, 상기 도전성 스프레이 형성 단계(S5)에서는 상기 제1인캡슐란트(140)의 상부로 노출된 상기 제1도전성 접속부재(130)의 상부에 상기 도전성 스프레이(11)를 형성한다. 상기 도전성 스프레이(11)는 상기 제1인캡슐란트(140)의 상부에도 일정두께로 형성할 수 있으며, 상기 도전성 스프레이(11)는 상기 제2도전성 접속부재(150)가 형성된 영역의 상부에는 형성하지 않는다. 즉, 상기 도전성 스프레이(11)는 상기 제1도전성 접속부재(130)와 상기 제1인캡슐란트(140)의 상부로 일정길이 연장되도록 형성한다. 그리고 상기 도전성 스프레이(11)는 은(Ag), 은(Ag)/주석(Sn), 은(Ag)/알루미늄(Al) 및 이의 등가물을 스프레이로 도포하여 형성할 수 있으나, 본 발명에서 상기 도전성 스프레이(11)의 재료 및 형성 방법을 한정하는 것은 아니다.
도 5f에 도시된 바와 같이, 상기 제2반도체 디바이스 어태치 단계(S6)에서는 적어도 하나의 솔더볼(250)을 포함하는 제2반도체 디바이스(200)를 상기 제1반도체 디바이스(100)의 상부로 이송하여, 상기 솔더볼(250)이 상기 제1반도체 디바이스(100)에서 제1인캡슐란트(140)의 상부로 노출된 제1도전성 접속부재(130) 또는 제2도전성 접속부재(140)와 접촉되도록 상기 제2반도체 디바이스(200)를 상기 제1반도체 디바이스(100)에 안착시킨다. 이때, 상기 제2반도체 디바이스(200)는 상기 솔더볼(250)을 통해서 상기 제1반도체 디바이스(100)의 제1도전성 접속부재(130) 또는 제2도전성 접속부재(140)와 전기적으로 연결된다. 상기 제2반도체 디바이스(200)는 제3배선패턴(212)과 제4배선패턴(214)을 포함하는 제2회로 기판(210), 상기 제2회로 기판(210)의 제3배선패턴(212)에 전기적으로 연결된 제2반도체 다 이(220), 상기 제2반도체 다이(220)와 상기 제2회로 기판(210)을 상호간 전기적으로 연결하는 도전성 와이어(230), 상기 제2반도체 다이(220)와 상기 제2회로 기판(210) 사이를 인캡슐레이션하는 제2인캡슐란트(240) 및 상기 제2회로 기판(210)의 제4배선패턴(214)에 형성된 솔더볼(250)로 이루어진다. 상기 제2반도체 디바이스는 이송부재(미도시)에 흡착하여 상기 제1반도체 디바이스(100)로 이송할 수 있지만, 여기서 그 방법을 한정하는 것은 아니다.
도 5g에 도시된 바와 같이, 상기 솔더볼 용착 단계(S7)에서는 상기 제1반도체 디바이스(100)의 제2배선패턴(114)에 외부 솔더볼(160)을 용착한다. 예를들면, 상기 제2배선패턴(114)에 점도가 있는 휘발성 플럭스(flux)를 도포한 후, 그것에 외부 솔더볼(160)을 임시로 안착한다. 이후, 반도체 패키지(10)를 대략 100 내지 300℃의 온도를 갖는 퍼니스(furnace)에 넣었다 꺼냄으로써, 상기 외부 솔더볼(160)이 상기 제2배선패턴(114)에 강하게 전기적 및 기계적으로 접속되도록 한다. 물론, 상기 퍼니스 내에서 상기 플럭스는 모두 휘발되어 제거된다. 상기 외부 솔더볼(160)은 상기 제1회로 기판(110)을 통해서 제1반도체 다이(120)와 전기적으로 연결되고, 제1회로 기판(110), 제1 내지 제2도전성 접속부재(130,150), 솔더볼(250) 및 제2회로기판(210)을 통해서 상기 제2반도체 다이(220)전기적으로 연결된다. 그래서 상기 반도체 패키지(10)의 제1반도체 디바이스(100)와 제2반도체 디바이스(200)는 상기 외부 솔더볼(160)을 통해서 외부 장치(미도시)에 실장되어, 외부 장치와 전기적으로 연결될 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 패키지를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명에 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명에 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 4는 도 1의 반도체 패키지의 제조 방법을 도시한 순서도이다.
도 5a 내지 도 5g는 도 4에 도시된 반도체 패키지의 제조 방법을 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 20, 30; 반도체 패키지 11,21,31; 도전성 스프레이
100,300; 제1반도체 디바이스 110,310; 제1회로기판
120; 제1반도체 다이 130; 제1도전성 접속부재
140, 240; 제1인캡슐란트 150; 제2도전성 접속부재
160; 외부 솔더볼 330; 도전성 접속부재
200,400; 제2반도체 디바이스 210, 410; 제2회로기판
220; 제2반도체 다이 230; 도전성 와이어
240; 제2인캡슐란트 250, 450; 솔더볼

Claims (19)

  1. 제1회로기판과, 상기 제1회로기판의 상부에 형성된 제1반도체 다이를 갖는 제1반도체 디바이스;
    상기 제1반도체 디바이스의 상부에 형성되고, 상기 제1회로기판과 전기적으로 연결된 제2회로기판과, 상기 제2회로기판의 상부에 형성된 제2반도체 다이 및, 상기 제2회로기판과 상기 제1반도체 디바이스 사이에 형성된 적어도 하나의 솔더볼을 갖는 제2반도체 디바이스; 및
    상기 제1반도체 디바이스 상부에 형성되며, 상기 제2회로기판에 형성된 적어도 하나의 솔더볼을 전기적으로 연결하는 도전성 스프레이를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 도전성 스프레이는 상기 제2반도체 다이의 그라운드 또는 전원을 상기 솔더볼을 통해서 일괄 연결하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1반도체 디바이스에는 상기 도전성 스프레이와 상기 제1회로기판 사이에 형성되어 상기 도전성 스프레이와 상기 제1회로기판을 전기적으로 연결하는 제1도전성 접속부재를 더 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1반도체 디바이스의 제1회로 기판은
    평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면으로 이루어진 제1절연층;
    상기 제1절연층의 제1면에 형성되어 상기 제1반도체 다이 또는 상기 제2반도체 디바이스의 상기 제2회로 기판과 전기적으로 연결된 적어도 하나의 제1배선패턴;
    상기 제1절연층의 제2면에 형성된 적어도 하나의 제2배선패턴; 및
    상기 제1절연층의 제1면과 제2면 사이를 관통하여, 상기 제1배선패턴과 상기 제2배선패턴을 전기적으로 연결하는 적어도 하나의 제1도전성 비아를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제1반도체 디바이스의 상기 제2배선패턴에 용착되어, 상기 제1반도체 디바이스와 전기적으로 연결된 외부 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제1반도체 디바이스는 상기 제1회로 기판의 상부 및 상기 제1반도체 다 이를 인캡슐레이션 하는 제1인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 제1반도체 디바이스는 상기 제1인캡슐란트의 상부에서 내측으로 형성되어, 상기 제1회로 기판과 상기 제2반도체 디바이스의 상기 제2회로 기판 사이를 전기적으로 연결하는 적어도 하나의 제2도전성 접속부재가 더 형성된 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제2반도체 디바이스의 제2회로 기판은
    평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면으로 이루어진 제2절연층;
    상기 제2절연층의 제1면에 형성되어 상기 제2반도체 다이와 전기적으로 연결된 적어도 하나의 제3배선패턴;
    상기 제2절연층의 제2면에 형성되어 상기 솔더볼을 통해서 상기 제1반도체 디바이스와 전기적으로 연결되는 적어도 하나의 제4배선패턴; 및
    상기 제2절연층의 제1면과 제2면 사이를 관통하여, 상기 제3배선패턴과 상기 제4배선패턴을 전기적으로 연결하는 적어도 하나의 제2도전성 비아를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제2회로 기판의 상부와 상기 제2반도체 다이를 인캡슐레이션 하는 제2인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제1회로기판과, 상기 제1회로기판의 상부에 형성된 제1반도체 다이를 갖는 제1반도체 디바이스;
    상기 제1반도체 디바이스의 상부에 형성되고, 상기 제1회로기판과 전기적으로 연결된 제2회로기판과, 상기 제2회로기판의 상부에 형성된 제2반도체 다이 및 상기 제2회로기판의 상부와 상기 제2반도체 다이를 인캡슐레이션 하는 제2인캡슐란트를 갖는 제2반도체 디바이스; 및
    상기 제2반도체 디바이스의 제2인캡슐란트를 모두 덮도록 형성되며, 상기 제2회로기판과 전기적으로 연결된 도전성 스프레이를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 도전성 스프레이는 상기 제1반도체 디바이스의 측부에도 형성되어, 상기 제1회로기판과 상기 제2회로기판을 전기적으로 연결하는 것을 특징으로 하는 반도체 패키지.
  12. 제 10 항에 있어서,
    상기 제1반도체 디바이스의 제1회로 기판은
    평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면으로 이루어진 제1절연층;
    상기 제1절연층의 제1면에 형성되어 상기 제1반도체 다이 또는 상기 제2반도체 디바이스의 상기 제2회로 기판과 전기적으로 연결된 적어도 하나의 제1배선패턴;
    상기 제1절연층의 제2면에 형성된 적어도 하나의 제2배선패턴; 및
    상기 제1절연층의 제1면과 제2면 사이를 관통하여, 상기 제1배선패턴과 상기 제2배선패턴을 전기적으로 연결하는 적어도 하나의 제1도전성 비아를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 제1반도체 디바이스의 상기 제2배선패턴에 용착되어, 상기 제1반도체 디바이스와 전기적으로 연결된 외부 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제 12 항에 있어서,
    상기 제1반도체 디바이스는 상기 제1회로 기판의 상부 및 상기 제1반도체 다이를 인캡슐레이션 하는 제1인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 제1반도체 디바이스는 상기 제1인캡슐란트의 상부에서 내측으로 형성되어, 상기 제1회로 기판과 상기 제2반도체 디바이스의 상기 제2회로 기판 사이를 전기적으로 연결하는 적어도 하나의 도전성 접속부재가 더 형성된 것을 특징으로 하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 도전성 접속부재, 상기 제1도전성 비아, 상기 제1배선패턴 및 상기 제2배선패턴은 상기 제1반도체 디바이스의 측부로 노출되는 것을 특징으로 하는 반도체 패키지.
  17. 제 15 항에 있어서,
    상기 제2반도체 디바이스의 제2회로 기판은
    평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면으로 이루어진 제2절연층;
    상기 제2절연층의 제1면에 형성되어 상기 제2반도체 다이와 전기적으로 연결된 적어도 하나의 제3배선패턴;
    상기 제2절연층의 제2면에 형성되어 상기 제1반도체 디바이스의 도전성 접속 부재와 전기적으로 연결되는 적어도 하나의 제4배선패턴; 및
    상기 제2절연층의 제1면과 제2면 사이를 관통하여, 상기 제3배선패턴과 상기 제4배선패턴을 전기적으로 연결하는 적어도 하나의 제2도전성 비아를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 제2반도체 디바이스는 상기 제2회로 기판의 제4배선패턴에 용착되어 상기 제1반도체 디바이스의 상기 도전성 접속부재와 전기적으로 연결하는 솔더볼을 더 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 도전성 접속부재, 상기 제1도전성 비아, 상기 제1배선패턴 및 상기 제2배선패턴은 상기 제1반도체 디바이스의 노출되어 상기 도전성 스프레이와 전기적으로 연결되고, 상기 제4배선패턴, 상기 제2도전성 비아 및 상기 솔더볼은 상기 제2반도체 디바이스의 측부로 노출되어 상기 도전성 스프레이와 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
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