KR100961310B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것으로, 해결하고자 하는 기술적 과제는 적층된 다수의 반도체 디바이스가 인터포저를 통해서 전기적으로 연결되어, 반도체 디바이스가 적층될 때, 입출력 패턴의 면적이 한정되는 것을 개선하는 데 있다.
이를 위해 본 발명은 제1회로 기판과, 제1회로 기판의 상부에 형성된 제1반도체 다이를 포함하는 제1반도체 디바이스와, 제1반도체 디바이스의 상부에 형성되며, 제1반도체 디바이스와 전기적으로 연결된 적어도 하나의 도전성 접속부재를 포함하는 인터포저 및 인터포저의 상부에 형성되고, 제2회로 기판과 제2회로 기판의 상부에 형성된 제2반도체 다이를 포함하는 제2반도체 디바이스를 포함하는 반도체 패키지를 개시한다.
인터포저, 패키지 온 패키지, 반도체 다이, 솔더볼

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로서, 보다 자세하게는 적층된 다수의 반도체 디바이스가 인터포저를 통해서 전기적으로 연결되어, 반도체 디바이스가 적층될 때, 입출력 패턴의 면적이 한정되는 것을 개선할 수 있는 반도체 패키지에 관한 것이다.
전자산업의 발달에 따라 전자 부품의 고기능화, 소형화 요구가 급증하고 있다. 이러한 요구에 대응하고자 기존의 인쇄회로 기판 상에 하나의 전자소자가 실장되는 추세에서 하나의 기판 상에 여러 개의 전자소자를 중첩하여 실장하는 스택(Stack)패키지 기판까지 등장하는 실정이다.
패키지 기판의 설계의 진화 과정에서 고속화와 고집적화의 요구에 부응하여 시스템 인 패키지(System in Package, 이하 SiP)가 탄생하였으며, 이러한 SiP는 패키지 인 패키지(Package in Package), 패키지 온 패키지(Package on Package) 등 여러 가지 형태로 발전되어 가고 있다.
나아가, 시장에서 요구되는 고성능, 고밀도 패키지 기판을 실현하기 위한 방안에 대한 연구개발과 그에 대한 수요가 증가함에 따라 패키지 기판을 형성하는 여 러 가지 방법 중에 패키지 기판 위에 패키지 기판을 적층하는 패키지 온 패키지(Package on Package, 이하 PoP)가 대안으로 떠오르게 되었다.
이러한 PoP의 성능을 더욱 높이기 위해 상부(TOP) 패키지와 하부(Bottom) 패키지에 한 개의 반도체 다이를 실장하는 상황에서 나아가 2개 이상의 반도체 다이를 실장하고자 하는 요구가 발생되었다. 그러나 상부(TOP) 패키지와 하부(Bottom) 패키지에 2개 이상의 반도체 다이를 실장할 경우에는 상부(TOP) 패키지와 하부(Bottom) 패키지 사이의 입/출력 접속단자의 수가 증가하게 되는데, 증가하는 입/출력 접속단자의 수에 비해서 면적은 한정되어 반도체 패키지가 파인피치(fine pitch)화되면서, 상부(Top) 패키지와 하부 패키지(Bottom)패키지 사이의 입/출력 접속 단자를 연결하는데 문제가 발생되었다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 적층된 다수의 반도체 디바이스가 인터포저를 통해서 전기적으로 연결되어, 반도체 디바이스가 적층될 때, 입출력 패턴의 면적이 한정되는 것을 개선할 수 있는 반도체 패키지를 제공하는데 있다.
또한, 본 발명의 다른 목적은 다수의 반도체 다이를 포함하는 반도체 디바이스를 적층하여, 소형화 및 고기능을 갖는 반도체 패키지를 제작 할 수 있는 반도체 패키지를 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 제1회로 기판과, 상기 제1회로 기판의 상부에 형성된 제1반도체 다이를 포함하는 제1반도체 디바이스와, 상기 제1반도체 디바이스의 상부에 형성되며, 상기 제1반도체 디바이스와 전기적으로 연결된 적어도 하나의 도전성 접속부재를 포함하는 인터포저 및 상기 인터포저의 상부에 형성되고, 제2회로 기판과 상기 제2회로 기판의 상부에 형성된 제2반도체 다이를 포함하는 제2반도체 디바이스를 포함할 수 있다.
상기 제2반도체 디바이스와 상기 인터포저는 솔더볼로 전기적으로 연결될 수 있다.
상기 제1반도체 디바이스의 제1반도체 다이는 평평한 제1면과, 상기 제1면의 반대면으로서 평평한 제2면을 갖고, 상기 제2면에는 적어도 하나의 도전성 범프가 형성될 수 있다.
상기 제1반도체 디바이스의 제1회로 기판은 평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면으로 이루어진 제1절연층과, 상기 제1절연층의 제1면에 형성되어 상기 제1반도체 다이 또는 상기 인터포저와 전기적으로 연결된 적어도 하나의 제1배선 패턴과, 상기 제1절연층의 제2면에 형성된 적어도 하나의 제2배선 패턴 및 상기 제1절연층의 제1면과 제2면 사이를 관통하여, 상기 제1배선 패턴과 상기 제2배선 패턴을 전기적으로 연결하는 적어도 하나의 제1도전성 비아를 포함할 수 있다.
상기 제1반도체 디바이스의 제1회로 기판은 상기 제1절연층의 제1면에 형성된 제1배선 패턴의 일부를 노출 시켜 상기 제1반도체 다이 또는 상기 인터포저의 도전성 접속부재와 전기적으로 연결되도록 하는 제1솔더 마스크 및 상기 제1절연층의 제2면에 형성된 제2배선 패턴의 일부를 노출 시키는 제2솔더 마스크를 더 포함할 수 있다.
상기 제1반도체 디바이스의 제2배선 패턴에 용착되어, 상기 제1반도체 디바이스와 전기적으로 연결된 외부솔더볼을 더 포함할 수 있다.
상기 제1반도체 디바이스는 상기 제1반도체 다이와 상기 제1회로 기판 사이를 인캡슐레이션 하되, 상기 인터포저의 도전성 접속부재와 전기적으로 연결된 제1배선 패턴이 상부로 노출되도록 하는 제1인캡슐란트를 더 포함할 수 있다.
상기 인터포저는 평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면으로 이루어진 제2절연층과, 상기 제2절연층의 제1면에 형성되어 제2반도체 디바이스 와 전기적으로 연결된 적어도 하나의 제3배선 패턴과, 상기 제2절연층의 제2면에 형성되어 제1반도체 디바이스와 전기적으로 연결된 적어도 하나의 제4배선 패턴과, 상기 제4배선 패턴과 제1반도체 디바이스 사이에 형성되어, 상기 제4배선 패턴과 상기 제1반도체 디바이스를 전기적으로 연결하는 적어도 하나의 도전성 접속부재 및 상기 제2절연층의 제1면과 제2면 사이를 관통하여, 상기 제3배선 패턴과 상기 제4배선 패턴을 전기적으로 연결하는 적어도 하나의 제2도전성 비아를 포함할 수 있다.
상기 인터포저는 상기 제2절연층의 제1면에 형성된 제3배선 패턴의 일부를 노출 시켜 상기 제2반도체 디바이스와 전기적으로 연결되도록 하는 제3솔더 마스크 및 상기 제2절연층의 제2면에 형성된 제4배선 패턴의 일부를 노출 시켜 상기 제1반도체 디바이스와 전기적으로 연결되도록 하는 제4솔더 마스크를 더 포함할 수 있다.
상기 제2반도체 디바이스의 제2반도체 다이는 평평한 제1면과, 상기 제1면의 반대면으로서 평평한 제2면을 갖고, 상기 제1면에는 적어도 하나의 본드 패드가 형성될 수 있다.
상기 제2반도체 디바이스의 제2회로 기판은 평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면으로 이루어진 제3절연층과, 상기 제3절연층의 제1면에 형성되어 상기 제2반도체 다이의 본드 패드와 전기적으로 연결된 적어도 하나의 제5배선 패턴과, 상기 제3절연층의 제2면에 형성된 적어도 하나의 제6배선 패턴 및 상기 제3절연층의 제1면과 제2면 사이를 관통하여, 상기 제5배선 패턴과 상기 제6배 선 패턴을 전기적으로 연결하는 적어도 하나의 제3도전성 비아를 포함할 수 있다.
상기 제2반도체 디바이스의 제2회로 기판은 상기 제3절연층의 제1면에 형성된 제5배선 패턴의 일부를 노출 시켜 상기 제2반도체 다이와 전기적으로 연결되도록 하는 제5솔더 마스크 및 상기 제3절연층의 제2면에 형성된 제6배선 패턴의 일부를 노출 시켜 상기 인터포저와 전기적으로 연결되도록 하는 제6솔더 마스크를 더 포함할 수 있다.
상기 제2반도체 디바이스는 상기 제6배선 패턴에 형성되어, 상기 인터포저와 전기적으로 연결된 솔더볼을 더 포함할 수 있다.
상기 제2반도체 디바이스는 상기 제2반도체 다이의 본드 패드와 상기 제5배선 패턴 사이를 전기적으로 연결하는 다수의 도전성 와이어를 더 포함할 수 있다.
상기 제2회로 기판, 상기 제2반도체 다이 및 상기 도전성 와이어를 인캡슐레이션 하되, 상기 제2회로 기판의 제6배선 패턴이 노출되도록 하는 제2인캡슐란트를 더 포함할 수 있다.
상술한 바와 같이, 본 발명에 의한 반도체 패키지는 적층된 다수의 반도체 디바이스가 인터포저를 통해서 전기적으로 연결되어, 반도체 디바이스가 적층될 때, 입출력 패턴의 면적이 한정되는 것을 개선할 수 있게 된다.
또한 상기와 같이 하여 본 발명에 의한 반도체 패키지는 반도체 패키지가 파인피치화 되면서 이웃하는 솔더볼이 단락되는 것을, 적층되는 반도체 디바이스 사 이에 인터포저를 형성하여 방지할 수 있다.
또한 상기와 같이 하여 본 발명에 의한 반도체 패키지는 다수의 반도체 다이를 포함하는 반도체 디바이스를 적층하여, 소형화 및 고기능을 갖는 반도체 패키지를 제작 할 수 있게 된다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.
도 1에서 도시된 바와 같이 반도체 패키지(10)는 제1반도체 디바이스(100), 인터포저(200) 및 제2반도체 디바이스(300)를 포함 한다.
우선 제1반도체 디바이스(100)는 제1배선 패턴(112)과 제2배선 패턴(116)을 포함하는 제1회로 기판(110), 상기 제1회로 기판(110)의 제1배선 패턴(112)에 전기적으로 연결된 제1반도체 다이(120), 상기 제1반도체 다이(120)와 상기 제1회로 기판(110) 사이를 인캡슐레이션하는 제1인캡슐란트(130) 및 상기 제1회로 기판(110)의 제2배선 패턴(116)에 전기적으로 연결된 외부솔더볼(140)을 포함한다. 그리고 상기 제1반도체 디바이스(100)에서 제1회로 기판(110)의 제1배선 패턴(112)은 상기 인터포저(200)와 전기적으로 연결된다.
여기서, 상기 제1회로 기판(110)은 제1절연층(111)과, 상기 제1절연층(111)에 형성된 적어도 하나의 제1배선 패턴(112), 상기 제1배선 패턴(112)의 일부를 노출시키는 제1솔더 마스크(114), 상기 제1절연층(111)에서 상기 제1배선 패턴(112)이 형성된 면의 반대면에 형성된 적어도 하나의 제2배선 패턴(116), 상기 제2배선 패턴(116)의 일부를 노출시키는 제2솔더 마스크(118) 및 상기 제1배선 패턴(112)과 상기 제2배선 패턴(116)을 전기적으로 연결하는 적어도 하나의 제1도전성 비아(119)를 포함할 수 있다.
상기 제1절연층(111)은 평평한 제1면(111a)과 상기 제1면(111a)의 반대면으로서 평평한 제2면(111b)으로 이루어진다.
상기 제1배선 패턴(112)은 상기 제1절연층(111)의 제1면(111a)에 형성되며, 상기 제1반도체 다이(120) 또는 상기 인터포저(200)와 전기적으로 연결된다. 이러한 제1배선 패턴(112)은 구리(Cu), 티나늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.
상기 제1솔더 마스크(114)는 상기 제1절연층(111)의 제1면(111a)에서 상기 제1배선 패턴(112)의 외주연에 일정두께로 형성되어, 상기 제1배선 패턴(112)을 외부환경으로부터 보호한다. 상기 제1솔더 마스크(114)는 상기 제1배선 패턴(112)에 상기 제1반도체 다이(120)의 도전성 범프(125)가 용착될 때, 상기 도전성 범프(125)의 위치가 변화되지 않도록 한다. 상기 제1솔더 마스크(114)는 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole) 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제2배선 패턴(116)은 상기 제1절연층(111)의 제2면(111b)에 형성되며, 상기 외부솔더볼(140)과 전기적으로 연결된다. 이러한 제2배선 패턴(116)은 상기 제1배선 패턴(112)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제2솔더 마스크(118)는 상기 제1절연층(111)의 제2면(111b)에서 상기 제2배선 패턴(116)의 외주연에 일정두께로 형성되어, 상기 제2배선 패턴(116)을 외부환경으로부터 보호한다. 상기 제2솔더 마스크(118)는 상기 제2배선 패턴(116)에 외부솔더볼(140)이 용착될 때, 상기 외부솔더볼(140)의 위치가 변화되지 않도록 한다. 상기 제2솔더 마스크(118)는 상기 제1솔더 마스크(114)와 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제1도전성 비아(119)는 상기 제1절연층(111)의 제1면(111a)과 제2면(111b)사이를 관통하여 상기 제1절연층(111)의 제1면(111a)에 형성된 제1배선 패턴(112)과 상기 제1절연층(111)의 제2면(111b)에 형성된 제2배선 패턴(116)을 전기적으로 연결한다.
그리고 상기 제1반도체 다이(120)는 평평한 제1면(120a)과, 상기 제1면(120a)의 반대면으로서 평평한 제2면(120b)을 갖고, 상기 제2면(120b)에 형성된 적어도 하나의 도전성 범프(125)를 포함한다. 상기 제1반도체 다이(120)의 도전성 범프(125)는 상기 제1회로 기판(110)의 제1배선 패턴(112)에 전기적으로 연결된다. 이러한 도전성 범프(125)는 주석/납(Pb/Sn), 납없는 주석(Leadless Sn)등의 금속재료 및 그 등가물중 선택된 어느 하나를 이용하여 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 그리고 도 1에서 상기 제1반도체 다이(120)는 수평방향으로 배열된 2개의 반도체 다이로 도시하였으나, 상기 제1반도체 다이(120)는 수평방향으로 적어도 하나 이상이 배열될 수 있고, 수직방향으로 적어도 하나 이상이 적층될 수 있으며, 본발명에서 제1반도체 다이(120)의 개수 및 배열형태를 한정하는 것은 아니다.
그리고 상기 제1인캡슐란트(130)는 상기 제1회로 기판(110)과 제1반도체 다이(120)를 외부 환경으로부터 보호하기 위해 이들을 인캡슐레이션(encapsulation)한다. 즉, 상기 제1인캡슐란트(130)는 상기 제1회로 기판(110)의 제1면(111a)에 형성된, 제1배선 패턴(112)과 제1솔더 마스크(114) 및 상기 제1반도체 다이(120)를 인캡슐레이션한다. 이때, 상기 제1회로 기판(110)의 제1배선 패턴(112)중 상기 인터포저(200)의 도전성 접속부재(270)가 연결되는 제1배선 패턴(112)은 외부로 노출되어 상기 인터포저(200)와 전기적으로 연결된다.
그리고 상기 외부솔더볼(140)은 상기 제1회로 기판(110)의 제2배선 패턴(116)에 용착되어, 상기 제1도전성 비아(119), 상기 제1배선 패턴(112)을 통해서 상기 제1반도체 다이(120) 또는 상기 인터포저(200)와 전기적으로 연결된다. 이러한 외부솔더볼(140)은 주석/납, 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
상기 인터포저(200)는 상기 제1반도체 디바이스(100)와 상기 제2반도체 디바 이스(300)사이에 형성되어, 상기 제1반도체 디바이스(100)와 상기 제2반도체 디바이스(300)를 전기적으로 연결한다. 상기 인터포저(200)는 제2절연층(210)과, 상기 제2절연층(210)에 형성된 적어도 하나의 제3배선 패턴(220), 상기 제3배선 패턴(220)의 일부를 노출시키는 제3솔더 마스크(230), 상기 제2절연층(210)에서 상기 제3배선 패턴(220)이 형성된 면의 반대면에 형성된 적어도 하나의 제4배선 패턴(240), 상기 제4배선 패턴(240)의 일부를 노출시키는 제4솔더 마스크(250), 상기 제3배선 패턴(220)과 상기 제4배선 패턴(240)을 전기적으로 연결하는 적어도 하나의 제2도전성 비아(260) 및 상기 제4배선 패턴(240)과 상기 제1반도체 디바이스(100)의 상기 제1회로 기판(110) 사이에 전기적으로 연결된 솔더와 같은 도전성 접속부재(270)를 포함할 수 있다.
상기 제2절연층(210)은 평평한 제1면(210a)과 상기 제1면(210a)의 반대면으로서 평평한 제2면(210b)으로 이루어진다.
상기 제3배선 패턴(220)은 상기 제2절연층(210)의 제1면(210a)에 형성되며, 상기 제2반도체 디바이스(300)와 전기적으로 연결된다. 이러한 제3배선 패턴(220)은 상기 제1반도체 디바이스(100)의 제1배선 패턴(112)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제3솔더 마스크(230)는 상기 제2절연층(210)의 제1면(210a)에서 상기 제3배선 패턴(220)의 외주연에 일정두께로 형성되어, 상기 제3배선 패턴(220)을 외부환경으로부터 보호한다. 상기 제3솔더 마스크(230)는 상기 제3배선 패턴(220)에 상기 제2반도체 디바이스(300)의 솔더볼(350)이 용착될 때, 상기 솔더볼(350)의 위 치가 변화되는 것을 방지할 수 있다. 상기 제3솔더 마스크(230)는 상기 제1반도체 디바이스(100)의 제1솔더 마스크(114)와 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제4배선 패턴(240)은 상기 제2절연층(210)의 제2면(210b)에 형성되며, 상기 도전성 접속부재(270)를 통해서, 상기 제1반도체 디바이스(100)에서 제1회로 기판(110)의 제1배선 패턴(112)과 전기적으로 연결된다. 이러한 제4배선 패턴(240)은 상기 제1반도체 디바이스(100)의 제1배선 패턴(112)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제4솔더 마스크(250)는 상기 제2절연층(210)의 제2면(210b)에서 상기 제4배선 패턴(240)의 외주연에 일정두께로 형성되어, 상기 제4배선 패턴(240)을 외부환경으로부터 보호한다. 상기 제4솔더 마스크(250)는 상기 제4배선 패턴(240)에 도전성 접속부재(270) 용착될 때, 상기 도전성 접속부재(270)의 위치가 변하는 것을 방지할 수 있다. 상기 제4솔더 마스크(250)는 상기 제1반도체 디바이스(100)의 제1솔더 마스크(114)와 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제2도전성 비아(260)는 상기 제2절연층(210)의 제1면(210a)과 제2면(210b)사이를 관통하여 상기 제2절연층(210)의 제1면(210a)에 형성된 제3배선 패턴(220)과 상기 제2절연층(210)의 제2면(210a)에 형성된 제4배선 패턴(240)을 전기적으로 연결한다.
상기 도전성 접속부재(270)는 상기 제4배선 패턴(240)에 용착되어, 상기 제1 반도체 디바이스(100)에서 제1회로 기판(110)의 상기 제1배선 패턴(112), 제1도전성 비아(119), 제2배선 패턴(116)을 통해서 상기 외부솔더볼(140)과 전기적으로 연결된다.이러한 도전성 접속부재(270)는 주석/납, 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
상기 제2반도체 디바이스(300)는 상기 인터포저(200)를 통해서 상기 제1반도체 디바이스(100)와 전기적으로 연결된다. 상기 제2반도체 디바이스(300)는 제5배선 패턴(312)과 제6배선 패턴(316)을 포함하는 제2회로 기판(310), 상기 제2회로 기판(310)의 제5배선 패턴(312)에 전기적으로 연결된 제2반도체 다이(320), 상기 제2반도체 다이(320)와 상기 제2회로 기판(310)을 상호간 전기적으로 연결하는 도전성 와이어(330), 상기 제2반도체 다이(320)와 상기 제2회로 기판(310) 사이를 인캡슐레이션하는 제2인캡슐란트(340) 및 상기 제2회로 기판(310)의 제6배선 패턴(316)에 전기적으로 연결된 솔더볼(350)을 포함한다.
여기서 상기 제2회로 기판(310)은 제3절연층(311)과, 상기 제3절연층(311)에 형성된 적어도 하나의 제5배선 패턴(312), 상기 제5배선 패턴(312)의 일부를 노출시키는 제5솔더 마스크(314), 상기 제3절연층(311)에서 상기 제5배선 패턴(312)이 형성된 면의 반대면에 형성된 적어도 하나의 제6배선 패턴(316), 상기 제6배선 패턴(316)의 일부를 노출시키는 제6솔더 마스크(318) 및 상기 제5배선 패턴(312)과 상기 제6배선 패턴(316)을 전기적으로 연결하는 적어도 하나의 제3도전성 비아(319)를 포함할 수 있다.
상기 제3절연층(311)은 평평한 제1면(311a)과 상기 제1면(311a)의 반대면으 로서 평평한 제2면(311b)으로 이루어진다.
상기 제5배선 패턴(312)은 상기 제3절연층(311)의 제1면(311a)에 형성되며, 상기 도전성 와이어(330)을 통해서 상기 제2반도체 다이(320)와 전기적으로 연결된다. 이러한 제5배선 패턴(312)은 상기 제1반도체 디바이스(100)의 제1배선 패턴(112)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제5솔더 마스크(314)는 상기 제3절연층(311)의 제1면(311a)에서 상기 제5배선 패턴(312)의 외주연에 일정두께로 형성되어, 상기 제5배선 패턴(312)을 외부환경으로부터 보호한다. 이러한 제5솔더 마스크(314)은 상기 제1반도체 디바이스(100)의 제1솔더 마스크(114)와 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제6배선 패턴(316)은 상기 제3절연층(311)의 제2면(311a)에 형성되며, 상기 솔더볼(350)을 통해서 상기 인터포저(200)와 전기적으로 연결된다. 이러한 제6배선 패턴(316)은 제1반도체 디바이스(100)의 제1배선 패턴(112)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다.
상기 제6솔더 마스크(318)는 상기 제3절연층(311)의 제2면(311b)에서 상기 제6배선 패턴(316)의 외주연에 일정두께로 형성되어, 상기 제6배선 패턴(316)을 외부환경으로부터 보호한다. 상기 제6솔더 마스크(318)는 상기 제6배선 패턴(316)에 솔더볼(350)이 용착될 때, 상기 제6배선 패턴(316)을 따라서, 상기 솔더볼(350)의 위치가 변하는 것을 방지할 수 있다. 상기 제6솔더 마스크(318)는 상기 제1반도체 디바이스(100)의 제1솔더 마스크(114)와 동일한 재질로 이루어질 수 있으므로, 재 질에 관한 설명을 생략한다.
상기 제3도전성 비아(319)는 상기 제3절연층(311)의 제1면(311a)과 제2면(311b)사이를 관통하여 상기 제3절연층(311)의 제1면(311a)에 형성된 제5배선 패턴(312)과 상기 제3절연층(311)의 제2면(311a)에 형성된 제6배선 패턴(316)을 전기적으로 연결한다.
그리고 상기 제2반도체 다이(320)는 평평한 제1면(320a)과, 상기 제1면(320a)의 반대면으로서 평평한 제2면(320b)을 가지며, 상기 제1면(320a)에는 적어도 하나의 본드 패드(325)가 형성된다. 상기 제2반도체 다이(320)의 본드 패드(325)는 상기 도전성 와이어(330)를 통해서 상기 제2회로 기판(310)의 제5배선 패턴(312)에 전기적으로 연결된다. 그리고 도 1에서 상기 제2반도체 다이(320)는 수직 방향으로 2개가 적층된 것을 도시 하였으나, 상기 제2반도체 다이(320)는 수평방향으로 적어도 하나 이상이 배열될 수 있고, 수직방향으로 적어도 하나 이상이 적층될 수 있으며, 본발명에서 제2반도체 다이(320)의 개수 및 배열형태를 한정하는 것은 아니다.
그리고 상기 도전성 와이어(330)는 상기 제2반도체 다이(320)의 본드 패드(325)와 상기 제2회로 기판(310)의 제5배선 패턴(312)를 상호간 전기적으로 연결한다. 상기 도전성 와이어(330)는 금(Au), 알루미늄(Al) 및 구리(Cu) 어느 하나 또는 그 합금을 이용하게 되는데, 본 발명에서 이를 한정하는 것은 아니다. 상기 도전성 와이어(330)는 바람직하게는 금(Au)으로 형성하는데, 연성과 전기전도도가 다른금속에 비해서 높아서, 도전성 와이어(330)를 얇게 형성할 수 있으며, 얇게 형성 하여도 전기전도도가 높아 와이어 본딩시에 용이하기 때문이다.
그리고 상기 제2인캡슐란트(340)는 상기 제2회로 기판(310), 상기 제2반도체 다이(320) 및 상기 도전성 와이어(330)를 외부 환경으로부터 보호하기 위해 이들을 인캡슐레이션(encapsulation)한다. 즉, 상기 제2인캡슐란트(340)는 상기 제2회로 기판(310)의 제1면(311a)에 형성된, 제5배선 패턴(312)과 제5솔더 마스크, 상기 제2반도체 다이(320) 및 상기 도전성 와이어(330)를 인캡슐레이션 한다.
그리고 상기 솔더볼(350)은 상기 제2회로 기판(310)의 제6배선 패턴(316)에 용착되어, 상기 제3도전성 비아(319), 상기 제5배선 패턴(312)을 통해서 상기 제2반도체 다이(320)와 전기적으로 연결된다. 그리고 상기 솔더볼(350)은 상기 제2반도체 디바이스(300)의 제2반도체 다이(320)와 상기 인터포저(200) 사이를 전기적으로 연결하여, 상기 제2반도체 다이(320)가 상기 인터포저(200)를 통해 상기 제1반도체 디바이스(100)와 전기적으로 연결되도록 한다. 상기 솔더볼(350)은 주석/납, 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
이와 같이 상기 반도체 패키지(10)는 제1반도체 디바이스(100)와 제2반도체 디바이스(300) 사이를 인터포저(200)를 통해서 전기적으로 연결하여, 상기 제1반도체 디바이스(100)와 상기 제2반도체 디바이스(300) 사이를 직접 연결할때, 입/출력 단자인 배선 패턴이 일정 면적에만 한정되는 것을 방지할 수 있다. 즉, 상기 반도체 패키지(10)는 상기 제1반도체 디바이스(100)와 상기 제2반도체 디바이스(300) 사이에 인터포저(200)를 형성하여 넓은 면적을 통해서 연결할 수 있다.
그리고 상기 반도체 패키지(10)는 인터포저(200)를 통해서 제1반도체 디바이스(100)와 제2반도체 디바이스(300)를 전기적으로 연결하므로, 제1반도체 디바이스(100)와 제2반도체 디바이스(300)를 직접 연결할 때 배선 패턴과 이웃하는 배선 패턴 사이의 거리가 좁아짐에 따라, 상기 제1반도체 디바이스(100)와 상기 제2반도체 디바이스(300)의 배선 패턴을 전기적으로 연결하는 솔더볼이 단락되는 것을 방지할 수 있다.
그리고 상기 반도체 패키지(10)는 다수의 반도체 다이를 포함하는 제1반도체 디바이스(100)와 제2반도체 디바이스(300)를 적층하여 소형화 및 고기능을 갖는 반도체 패키지를 제작할 수 있다.
도 2를 참조하면, 도 1의 반도체 패키지의 제조 방법을 도시한 순서도가 도시되어 있다.
도 2에 도시된 바와 같이 반도체 패키지의 제조 방법은 제1반도체 디바이스 준비 단계(S1), 인터포저 어태치 단계(S2), 제2반도체 디바이스 어태치 단계(S3) 및 솔더볼 용착 단계(S4)를 포함한다. 여기서, 상기 제1반도체 디바이스 준비 단계(S1)는 기판 준비 단계(S11), 제1반도체 다이 어태치 단계(S12) 및 인캡슐레이션 단계(S13)를 포함한다.
도 3a 내지 도 3f를 참조하면, 도 2에 도시된 반도체 패키지의 제조 방법을 도시한 단면도가 도시되어 있다.
도 3a 내지 도 3c에는 제1반도체 디바이스 준비 단계(S1)에서 기판 준비 단계(S11), 제1반도체 다이 어태치 단계(S12) 및 인캡슐레이션 단계(S13)가 도시되어 있다.
도 3a에 도시된 바와 같이 기판 준비 단계(S11)에서는 평평한 제1면(111a)과 상기 제1면(111a)의 반대면으로서, 평평한 제2면(111b)을 갖는 제1절연층(111)을 준비한다. 그리고 상기 제1절연층(111)의 제1면(111a)과 제2면(111b) 사이를 관통하는 적어도 하나의 제1도전성 비아(119)를 형성한다. 또한 상기 제1절연층(111)의 제1면(111a)에는 적어도 하나의 제1배선 패턴(112)을 형성하고, 상기 제1배선 패턴(112)의 외주연에는 제1솔더 마스크(114)를 형성한다. 또한 상기 제1절연층(111)의 제2면(111b)에는 적어도 하나의 제2배선 패턴(116)을 형성하고, 상기 제2배선 패턴(116)의 외주연에는 제2솔더 마스크(118)를 형성하여 제1회로 기판(110)을 준비한다. 이때, 상기 제1절연층(111)의 제1면(111a)에 형성된 제1배선 패턴(112)은 상기 제1도전성 비아(119)를 통해서 상기 제2면(111b)에 형성된 제2배선 패턴(116)과 전기적으로 연결된다.
도 3b에 도시된 바와 같이 제1반도체 다이 어태치 단계(S12)에서는 적어도 하나의 도전성 범프(125)를 포함하는 제1반도체 다이(120)를 상기 제1배선 패턴(112)의 제1면(111a)으로 이송하여, 상기 도전성 범프(125)와 상기 제1배선 패턴(112)이 접촉되도록 상기 제1반도체 다이(120)를 상기 제1회로 기판(110)에 안착시킨다. 이때, 상기 제1회로 기판(110)의 제1배선 패턴(112)은 상기 도전성 범 프(125)를 통해서 상기 제1반도체 다이(120)와 전기적으로 연결된다. 상기 제1반도체 다이(120)는 이송부재(미도시)에 흡착하여 상기 제1회로 기판(110)으로 이송할 수 있지만, 여기서 그 방법을 한정하는 것은 아니다.
도 3c에 도시된 바와 같이 인캡슐레이션 단계(S13)에서는 상기 제1회로 기판(110)과 상기 제1반도체 다이(120)를 제1인캡슐란트(130)를 이용하여 인캡슐레이션 한다. 즉, 상기 제1인캡슐란트(130)는 상기 제1회로 기판(110)의 제1면(111a)에 형성된, 제1배선 패턴(112)과 제1솔더 마스크 및 상기 제1반도체 다이(120)를 인캡슐레이션한다. 이때, 상기 제1회로 기판(110)의 제1배선 패턴(112)중 하기할 인터포저(200)의 도전성 접속부재(270)가 연결되는 제1배선 패턴(112)을 외부로 노출하기 위하여 상기 제1인캡슐란트(130)에는 요홈(131)이 형성된다. 상기 제1배선 패턴(112)은 상기 요홈(131)을 통해서 외부로 노출되어 상기 인터포저(200)와 전기적으로 연결될수 있다.
도 3d에 도시된 바와 같이 인터포저 어태치 단계(S2)에서는 적어도 하나의 도전성 접속부재(270)를 포함하는 인터포저(200)를 상기 제1반도체 디바이스(100)의 노출된 제1배선 패턴(112)으로 이송하여, 상기 제1배선 패턴(112)과 상기 도전성 접속부재(270)가 접촉되도록 상기 인터포저(200)를 상기 제1반도체 디바이스(100)에 안착시킨다. 이때, 상기 인터포저(200)는 상기 도전성 접속부재(270)를 통해서 상기 제1반도체 디바이스(100)의 제1배선 패턴(112)과 전기적으로 연결된 다. 상기 인터포저(200)는 평평한 제1면(210a)과 상기 제1면(210a)의 반대면으로 평평한 제2면(210b)을 포함하는 제2절연층(210)과, 상기 제2절연층(210)의 제1면(210a)에 형성된 적어도 하나의 제3배선 패턴(220), 상기 제3배선 패턴(220)의 외주연에 형성되어 상기 제3배선 패턴(220)의 일부를 노출시키는 제3솔더 마스크(230), 상기 제2절연층(210)의 제2면(210b)에 형성된 적어도 하나의 제4배선 패턴(240), 상기 제4배선 패턴(240)의 외주연에 형성되어 상기 제4배선 패턴(240)의 일부를 노출시키는 제4솔더 마스크(250), 상기 제3배선 패턴(220)과 상기 제4배선 패턴(240)을 전기적으로 연결하는 적어도 하나의 제2도전성 비아(260) 및 상기 제4배선 패턴과 상기 제1반도체 디바이스(100)의 상기 제1회로 기판(110) 사이에 전기적으로 연결된 도전성 접속부재(270)로 이루어진다. 상기 도전성 접속부재(270)는 상기 인캡슐란트(130)의 요홈(131)에 형성된 후, 상기 인터포저(200)와 전기적으로 연결될 수도 있으나, 상기 도전성 접속부재(270)가 형성되는 시기를 본 발명에서 한정하는 것은 아니다. 상기 인터포저(200)는 이송부재(미도시)에 흡착하여 상기 제1반도체 디바이스(100)로 이송할 수 있지만, 여기서 그 방법을 한정하는 것은 아니다.
도 3e에 도시된 바와 같이 제2반도체 디바이스 어태치 단계(S3)에서는 적어도 하나의 솔더볼(350)을 포함하는 제2반도체 디바이스(300)를 상기 인터포저(200)의 제3배선 패턴(220)으로 이송하여, 상기 제3배선 패턴(220)과 상기 솔더볼(350)이 접촉되도록 상기 제2반도체 디바이스(300)를 상기 인터포저(200)에 안착시킨다. 이때, 상기 제2반도체 디바이스(300)는 상기 솔더볼(350)을 통해서 상기 인터포저(200)의 제3배선 패턴(220)과 전기적으로 연결된다. 상기 제2반도체 디바이스(300)는 제5배선 패턴(312)과 제6배선 패턴(316)을 포함하는 제2회로 기판(310), 상기 제2회로 기판(310)의 제5배선 패턴(312)에 전기적으로 연결된 제2반도체 다이(320), 상기 제2반도체 다이(320)와 상기 제2회로 기판을 상호간 전기적으로 연결하는 도전성 와이어(330), 상기 제2반도체 다이(320)와 상기 제2회로 기판(310) 사이를 인캡슐레이션하는 제2인캡슐란트(340) 및 상기 제2회로 기판(310)의 제6배선 패턴(316)에 전기적으로 연결된 솔더볼(350)으로 이루어진다. 상기 제2반도체 디바이스는 이송부재(미도시)에 흡착하여 상기 인터포저(200)로 이송할 수 있지만, 여기서 그 방법을 한정하는 것은 아니다.
도 3f에 도시된 바와 같이 솔더볼 용착 단계(S4)에서는 상기 제1반도체 디바이스(100)의 제2배선 패턴(116)에 외부솔더볼(140)을 용착한다 .예를들면, 상기 제2배선 패턴(116)에 점도가 있는 휘발성 플럭스(flux)를 도포한 후, 그것에 외부솔더볼(140)을 임시로 안착한다. 이후, 반도체 패키지(10)를 대략 100 내지 300℃의 온도를 갖는 퍼니스(furnace)에 넣었다 꺼냄으로써, 상기 외부솔더볼(140)이 상기 제2배선 패턴(116)에 강하게 전기적 및 기계적으로 접속되도록 한다. 물론, 상기 퍼니스 내에서 상기 플럭스는 모두 휘발되어 제거된다. 상기 외부솔더볼(140)은 상기 제1회로 기판(110)을 통해서 제1반도체 다이(120)와 전기적으로 연결되고, 제1회로 기판, 인터포저(200) 및 상기 제2회로 기판(310)을 통해서 상기 제2반도체 다 이(320)전기적으로 연결된다. 그래서 상기 반도체 패키지(10)의 제1반도체 디바이스(100)와 제2반도체 디바이스(300)는 상기 외부솔더볼(140)을 통해서 외부 장치(미도시)에 실장되어, 외부 장치와 전기적으로 연결될 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 패키지를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 도 1의 반도체 패키지의 제조 방법을 도시한 순서도이다.
도 3a 내지 도 3f는 도 2에 도시된 반도체 패키지의 제조 방법을 도시한 단면도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10; 반도체 패키지
100; 제1반도체 디바이스 110; 제1회로 기판
120; 제1반도체 다이 130; 제1인캡슐란트
140; 외부솔더볼 200; 인터포저
210; 제2절연층 220; 제3배선패턴
230; 제3솔더 마스크 240; 제4배선패턴
250; 제4솔더 마스크 360; 제2도전성 비아
370; 도전성 접속부재 300; 제2반도체 디바이스
310; 제2회로 기판 320; 제2반도체 다이
330; 도전성 와이어 340; 제2인캡슐란트
350; 솔더볼

Claims (16)

  1. 제1회로 기판과, 상기 제1회로 기판의 상부에 형성된 제1반도체 다이를 포함하는 제1반도체 디바이스;
    상기 제1반도체 디바이스의 상부에 형성되며, 상기 제1반도체 디바이스와 전기적으로 연결된 적어도 하나의 도전성 접속부재를 포함하는 인터포저;및
    상기 인터포저의 상부에 형성되고, 상기 인터포저와 전기적으로 연결된 제2회로 기판과 상기 제2회로 기판의 상부에 형성된 제2반도체 다이를 갖는 제2반도체 디바이스를 포함하며,
    상기 인터포저는 평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면으로 이루어진 제2절연층;
    상기 제2절연층의 제1면에 형성되어 제2반도체 디바이스와 전기적으로 연결된 적어도 하나의 제3배선 패턴;
    상기 제2절연층의 제2면에 형성되어 제1반도체 디바이스와 전기적으로 연결된 적어도 하나의 제4배선 패턴; 및
    상기 제2절연층의 제1면과 제2면 사이를 관통하여, 상기 제3배선 패턴과 상기 제4배선 패턴을 전기적으로 연결하는 적어도 하나의 제2도전성 비아를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제2반도체 디바이스와 상기 인터포저는 솔더볼로 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1반도체 디바이스의 제1반도체 다이는 평평한 제1면과, 상기 제1면의 반대면으로서 평평한 제2면을 갖고, 상기 제2면에는 적어도 하나의 도전성 범프가 형성된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1반도체 디바이스의 제1회로 기판은
    평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면으로 이루어진 제1절연층;
    상기 제1절연층의 제1면에 형성되어 상기 제1반도체 다이 또는 상기 인터포저와 전기적으로 연결된 적어도 하나의 제1배선 패턴;
    상기 제1절연층의 제2면에 형성된 적어도 하나의 제2배선 패턴;및
    상기 제1절연층의 제1면과 제2면 사이를 관통하여, 상기 제1배선 패턴과 상기 제2배선 패턴을 전기적으로 연결하는 적어도 하나의 제1도전성 비아를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제1반도체 디바이스의 제1회로 기판은
    상기 제1절연층의 제1면에 형성된 상기 제1배선 패턴의 일부를 노출 시켜 상기 제1반도체 다이 또는 상기 인터포저의 도전성 접속부재와 전기적으로 연결되도록 하는 제1솔더 마스크;및
    상기 제1절연층의 제2면에 형성된 상기 제2배선 패턴의 일부를 노출 시키는 제2솔더 마스크를 더 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 제1반도체 디바이스의 제2배선 패턴에 용착되어, 상기 제1반도체 디바 이스와 전기적으로 연결된 외부솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 4 항에 있어서,
    상기 제1반도체 디바이스는 상기 제1반도체 다이와 상기 제1회로 기판 사이를 봉지 하되, 상기 인터포저의 도전성 접속부재와 전기적으로 연결된 제1배선 패턴이 상부로 노출되도록 하는 제1인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 도전성 접속부재는 상기 제4배선 패턴과 제1반도체 디바이스 사이에 형성되어, 상기 제4배선 패턴과 상기 제1반도체 디바이스를 전기적으로 연결하는 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 인터포저는 상기 제2절연층의 제1면에 형성된 상기 제3배선 패턴의 일부를 노출 시켜 상기 제2반도체 디바이스와 전기적으로 연결되도록 하는 제3솔더 마스크;및
    상기 제2절연층의 제2면에 형성된 상기 제4배선 패턴의 일부를 노출 시켜 상기 제1반도체 디바이스와 전기적으로 연결되도록 하는 제4솔더 마스크를 더 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 제2반도체 디바이스의 제2반도체 다이는 평평한 제1면과, 상기 제1면의 반대면으로서 평평한 제2면을 갖고, 상기 제1면에는 적어도 하나의 본드 패드가 형성된 것을 특징으로 하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 제2반도체 디바이스의 제2회로 기판은
    평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면으로 이루어진 제3절연층;
    상기 제3절연층의 제1면에 형성되어 상기 제2반도체 다이의 본드 패드와 전기적으로 연결된 적어도 하나의 제5배선 패턴;
    상기 제3절연층의 제2면에 형성되어 상기 인터포저와 전기적으로 연결된 적어도 하나의 제6배선 패턴; 및
    상기 제3절연층의 제1면과 제2면 사이를 관통하여, 상기 제5배선 패턴과 상기 제6배선 패턴을 전기적으로 연결하는 적어도 하나의 제3도전성 비아를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 제2반도체 디바이스의 제2회로 기판은
    상기 제3절연층의 제1면에 형성된 상기 제5배선 패턴의 일부를 노출 시켜 상기 제2반도체 다이와 전기적으로 연결되도록 하는 제5솔더 마스크;및
    상기 제3절연층의 제2면에 형성된 상기 제6배선 패턴의 일부를 노출 시켜 상기 인터포저와 전기적으로 연결되도록 하는 제6솔더 마스크를 더 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.
  14. 제 12 항에 있어서,
    상기 제2반도체 디바이스는 상기 제6배선 패턴에 형성되어, 상기 인터포저와 전기적으로 연결된 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 12 항에 있어서,
    상기 제2반도체 디바이스는 상기 제2반도체 다이의 본드 패드와 상기 제5배선 패턴 사이를 전기적으로 연결하는 다수의 도전성 와이어를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제2회로 기판, 상기 제2반도체 다이 및 상기 도전성 와이어를 봉지 하되, 상기 제2회로 기판의 제6배선 패턴이 노출되도록 하는 제2인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101452592B1 (ko) * 2012-04-11 2014-10-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 역 스터드 범프 관통 비아 상호 연결부를 갖는 패키지 온 패키지 디바이스를 위한 방법 및 장치
US8970023B2 (en) 2013-02-04 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and methods of forming same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102161173B1 (ko) * 2013-08-29 2020-09-29 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
KR101640078B1 (ko) * 2014-10-08 2016-07-15 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지 및 이의 제조 방법
KR101672640B1 (ko) * 2015-06-23 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070108583A1 (en) * 2005-08-08 2007-05-17 Stats Chippac Ltd. Integrated circuit package-on-package stacking system
US20080029884A1 (en) 2006-08-03 2008-02-07 Juergen Grafe Multichip device and method for producing a multichip device
KR100865125B1 (ko) 2007-06-12 2008-10-24 삼성전기주식회사 반도체 패키지 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070108583A1 (en) * 2005-08-08 2007-05-17 Stats Chippac Ltd. Integrated circuit package-on-package stacking system
US20080029884A1 (en) 2006-08-03 2008-02-07 Juergen Grafe Multichip device and method for producing a multichip device
KR100865125B1 (ko) 2007-06-12 2008-10-24 삼성전기주식회사 반도체 패키지 및 그 제조방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101452592B1 (ko) * 2012-04-11 2014-10-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 역 스터드 범프 관통 비아 상호 연결부를 갖는 패키지 온 패키지 디바이스를 위한 방법 및 장치
US8922005B2 (en) 2012-04-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices with reversed stud bump through via interconnections
US9293449B2 (en) 2012-04-11 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices with reversed stud bump through via interconnections
US8970023B2 (en) 2013-02-04 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and methods of forming same
KR101504820B1 (ko) * 2013-02-04 2015-03-20 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 구조 및 그 형성 방법
US10269586B2 (en) 2013-02-04 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and methods of forming same

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