KR100842921B1 - 반도체 패키지의 제조 방법 - Google Patents

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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명에 따른 반도체 패키지의 제조 방법은, 상면에 다수의 본딩 패드를 갖는 반도체 칩 상에 전도성 입자를 함유한 물질막을 형성하는 단계; 상기 물질막을 유동이 없도록 베이크하는 단계; 상기 반도체 칩을 상기 전도성 입자를 함유한 물질막을 매개로하여 상기 본딩 패드에 대응하는 위치에 접속 패드가 구비된 기판에 페이스―다운 타입으로 부착하는 단계; 상기 반도체 칩의 본딩 패드와 상기 기판의 접속 패드 사이에 전도성 입자들이 모이도록 상기 반도체 칩과 기판에 신호 교환을 위한 전압을 인가하는 단계; 및 상기 반도체 칩의 본딩 패드와 상기 기판의 접속 패드 사이에 모여진 전도성 입자들의 유동이 없도록 상기 전도성 입자를 함유한 물질막을 경화시키는 단계를 포함한다.

Description

반도체 패키지의 제조 방법{Method for fabricating of semiconductor package}
도 1은 종래 범프를 구비한 플립 칩 패키지를 도시한 단면도.
2a 내지 도 2d는 본 발명의 제1실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 제2실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도.
도 4a 내지 도 4d는 본 발명의 제3실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정별 단면도.
도 5는 본 발명의 제4실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 칩 202 : 제1본딩 패드
204 : 보호막 206 : 금속 배선
208 : 절연막 210 : 제2본딩 패드
212 : 물질막 214 : 전도성 입자
220 : 기판 222 : 접속 패드
224 : 볼랜드 230 : 솔더볼
240 : 봉지부
본 발명은 반도체 패키지의 제조 방법에 관한 것으로서, 보다 상세하게는, 미세 피치의 구현이 가능한 반도체 패키지의 제조 방법에 관한 것이다.
반도체 패키지는 반도체 칩을 외부 회로에 실장하는 방법으로서 리드프레임에 의한 솔더링(Soldering) 방식을 이용하고 있다. 그러나, 상기 리드프레임에 의한 솔더링 방식은 공정 진행이 용이하고 신뢰성 측면에서 우수하지만, 반도체 칩과 외부 회로 사이의 전기적 신호 전달 길어 전기적 특성 측면에서 단점이 있다.
이와 같은 문제를 해결하기 위하여, 고밀도 패키징이 가능한 플립 칩 패키지(Flip Chip Package)가 제안되었다. 상기 플립 칩 패키지는 반도체 칩의 본딩 패드와 기판의 접속 패드 사이에 범프(Bump)와 같은 전기적 연결이 가능한 물질을 배치하고, 이를 매개로 반도체 칩을 기판에 부착하여 구현한다.
도 1은 종래 범프를 구비한 플립 칩 패키지를 도시한 단면도이다.
도시된 바와 같이, 플립 칩 패키지는 다수의 본딩 패드(102)가 구비된 반도체 칩(100)이 솔더 범프(154)를 매개로 접속 패드(122)를 구비한 기판(120) 상에 부착되어 형성된다. 상기 솔더 범프(154)는 상기 본딩 패드(102)와 접속 패드(122) 사이에 배치되어 상기 반도체 칩(100)과 기판(120)을 전기적 및 물리적으로 연결시 킨다.
도 1에서 미설명된 도면부호 124는 볼랜드를, 130은 솔더볼을, 140은 봉지부를, 그리고, 150은 충진재를 각각 나타낸다.
상기 플립 칩 패키지는 전기적 신호 경로가 짧기 때문에 저항이 감소되어 소요 전력을 줄일 수 있고, 반도체 패키지의 동작 속도를 향상시킬 수 있어 전기적 특성이 우수하다. 그리고, 반도체 칩의 배면이 외부로 노출되어 있어 열적 특성이 우수하며, 두께를 줄어든 반도체 패키지를 구현할 수 있다.
그러나, 종래의 플립 칩 패키지는 솔더 범프에 의한 반도체 칩과 기판 간의 전기적인 연결 부분을 보호하기 위하여 충진재를 형성해야 하기 때문에 공정이 복잡해진다.
또한, 일반적으로 플립 칩 패키지에 사용되는 솔더 범프는 원형으로 형성되기 때문에 미세 피치를 구현하기 어렵고, 미세 피치를 형성하기 위하여 솔더 범프 형태를 일정 크기 이하로 형성하면 조인트부의 신뢰성이 떨어진다.
본 발명은 미세 피치의 구현이 가능한 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지의 제조 방법은, 상면에 다수의 본딩 패드를 갖는 반도체 칩 상에 전도성 입자를 함유한 물질막을 형성하는 단계; 상기 물질막을 유동이 없도록 베이크하는 단계; 상기 반도체 칩을 상기 전도성 입자를 함유한 물질막을 매개로하여 상기 본딩 패드에 대응하는 위치에 접속 패드가 구비된 기판에 페이스―다운 타입으로 부착하는 단계; 상기 반도체 칩의 본딩 패드와 상기 기판의 접속 패드 사이에 전도성 입자들이 모이도록 상기 반도체 칩과 기판에 신호 교환을 위한 전압을 인가하는 단계; 및 상기 반도체 칩의 본딩 패드와 상기 기판의 접속 패드 사이에 모여진 전도성 입자들의 유동이 없도록 상기 전도성 입자를 함유한 물질막을 경화시키는 단계를 포함하는 것을 특징으로 한다.
상기 본딩 패드는 재배선된 것을 특징으로 한다.
상기 물질막은 폴리머로 형성하는 것을 특징으로 한다.
상기 전도성 입자를 함유한 물질막은 스핀―코팅 방식으로 형성하는 것을 특징으로 한다.
상기 전도성 입자를 함유한 물질막은 5∼50㎛의 두께로 형성하는 것을 특징으로 한다.
상기 전도성 입자는 100∼10000nm의 직경을 갖도록 형성하는 것을 특징으로 한다.
상기 전도성 입자는 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성하는 것을 특징으로 한다.
상기 전도성 입자는 폴리머 입자의 표면에 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금을 코팅하여 형성하는 것을 특징으로 한다.
상기 베이크는 80∼120℃의 온도에서 수행하는 것을 특징으로 한다.
상기 물질막의 경화는 120∼250℃의 온도에서 수행하는 것을 특징으로 한다.
상기 물질막을 경화시키는 단계 후, 상기 기판 상면에 상기 반도체 칩을 덮도록 봉지부를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 물질막을 경화시키는 단계 후, 상기 기판 하면에 솔더볼을 부착하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 패키지의 제조 방법은, 접속 패드를 갖는 기판 상에 상기 접속 패드와 대응하는 위치에 본딩 패드와 연결된 비아 패턴을 갖고 상면에 전도성 입자를 함유한 물질막이 형성된 적어도 둘 이상의 반도체 칩을 페이스―다운 타입으로 스택하는 단계; 상기 스택된 반도체 칩의 본딩 패드를 포함하는 비아 패턴과 상기 기판의 접속 패드 사이에 전도성 입자들이 모이도록 상기 스택된 반도체 칩과 기판에 신호 교환을 위한 전압을 인가하는 단계; 및 상기 스택된 반도체 칩들의 비아 패턴 사이 및 최하부 반도체 칩과 기판의 접속 패드 사이에 모여진 전도성 입자들의 유동이 없도록 상기 전도성 입자를 함유한 물질막을 경화시키는 단계를 포함하는 것을 특징으로 한다.
상기 본딩 패드는 재배선된 것을 특징으로 한다.
상기 물질막은 폴리머로 형성하는 것을 특징으로 한다.
상기 비아 패턴은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성하는 것을 특징으로 한다.
상기 전도성 입자를 함유한 물질막은 5∼50㎛의 두께로 형성하는 것을 특징으로 한다.
상기 전도성 입자를 함유한 물질막은 스핀―코팅 방식으로 형성하는 것을 특징으로 한다.
상기 전도성 입자는 100∼10000nm의 직경을 갖도록 형성하는 것을 특징으로 한다.
상기 전도성 입자는 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성하는 것을 특징으로 한다.
상기 전도성 입자는 폴리머 입자의 표면에 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금을 코팅하여 형성하는 것을 특징으로 한다.
상기 물질막의 경화는 120∼250℃의 온도에서 수행하는 것을 특징으로 한다.
상기 반도체 칩들을 스택하는 단계는 웨이퍼 레벨로 수행하는 것을 특징으로 한다.
상기 웨이퍼 레벨로 반도체 칩들을 스택하는 단계 후, 스택된 반도체 칩들을 칩 레벨로 쏘잉하는 단계를 더 포함하는 것을 특징으로 한다.
상기 물질막을 경화시키는 단계 후, 상기 스택된 최상부 반도체 칩 상부에 형성된 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 물질막을 경화시키는 단계 후, 상기 기판 상면에 상기 스택된 반도체 칩들을 덮도록 봉지부를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 물질막을 경화시키는 단계 후, 상기 기판 하면에 솔더볼을 부착하는 단계를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 단품 형태 및 스택된 형태의 반도체 패키지를 형성함에 있어서, 반도체 칩들 사이 및 반도체 칩과 기판 사이에 전도성 입자를 함유한 물질막을 개재하고, 상기 반도체 칩과 기판 사이에 전압을 인가하는 것에 의해 상기 전도성 입자가 반도체 칩의 본딩 패드와 기판의 접속 패드 사이에만 배치되도록 하여 상기 반도체 칩과 기판 간의 전기적 연결을 이룬다.
따라서, 본 발명은 반도체 칩의 본딩 패드 및 기판의 접속 패드의 표면적 크기로 상호간의 전기적 연결 수단을 형성할 수 있으므로 미세 피치의 구현이 가능하고, 반도체 칩과 기판 간의 간격을 줄일 수 있어 보다 얇은 두께의 반도체 패키지를 구현할 수 있다.
또한, 상기 전기적 연결 수단이 전압 인가에 의해 형성되므로, 본 발명은 상기 전기적 연결 수단을 자기 정렬(Self align)적으로 형성할 수 있다. 아울러, 상기 물질막이 경화되어 플립 칩 패키지에서 충진재의 역할을 수행하므로 본 발명은 조인트부의 신뢰성을 향상시킬 수 있다.
이하에서는 본 발명의 제1실시예에 따른 반도체 패키지의 제조 방법을 도 2a 내지 도 2d를 참조하여 상세하게 설명하도록 한다.
도 2a를 참조하면, 상면에 제1본딩 패드(202)를 구비한 반도체 칩(200) 상에 금속 배선(206) 및 절연막(208)을 이용한 재배선 공정으로 재배선된 제2본딩 패 드(210)를 형성한 후, 상기 재배선된 제2본딩 패드(210)를 포함한 반도체 칩(200) 상에 전도성 입자(214)를 함유한 물질막(212)을 형성한다.
상기 전도성 입자(214)를 함유한 물질막(212)은 폴리머(Polymer)를 이용하여 5∼50㎛의 두께로 스핀―코팅(Spin―coating) 방식으로 형성한다. 상기 전도성 입자(214)는 100∼10000nm의 직경을 갖도록 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성한다. 또한, 상기 전도성 입자(214)는 100∼10000nm의 직경을 갖는 폴리머 입자의 표면에 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 또는 알루미늄(Al) 중 어느 하나 또는 이들의 합금을 코팅하여 형성한다.
상기 전도성 입자(214)를 함유한 물질막(212)을 80∼120℃의 온도에서 베이크(Bake) 한다. 상기 베이크는 상기 물질막(212) 내에 함유된 휘발 물질을 제거하여 상기 물질막(212)이 유동하는 것을 방지하기 위하여 수행하는 것으로서, 바람직하게, 상기 물질막(212) 내부에 함유된 전도성 입자(214)들이 유동할 수 있을 정도의 온도 및 시간 범위 내에서 수행한다.
미설명된 도면부호 204는 보호막을 나타낸다.
도 2b를 참조하면, 상면에 상기 반도체 칩(200)의 재배선된 제2본딩 패드(210)와 대응하는 위치에 접속 패드(222)가 구비되고, 하면에 볼랜드(224)가 구비된 기판(220)을 마련한 후, 상기 기판(220) 상에 상기 반도체 칩(200)을 상기 전도성 입자(214)를 함유한 물질막(212)을 매개로하여 페이스―다운(Face―down) 타입으로 부착한다.
도 2c를 참조하면, 상기 반도체 칩(200)의 본딩 패드(202)와 상기 기판(220)의 볼랜드(224)에 상기 반도체 칩(200)과 기판(220) 간의 전기적인 신호 전달을 위한 전압을 인가하여 상기 물질막(212) 내에 함유된 전도성 입자(214)들이 상기 반도체 칩(200)의 재배선된 본딩 패드(210)와 기판(220)의 접속 패드(222) 사이에 모이도록 한다. 그런 다음, 상기 반도체 칩(200)의 재배선된 제2본딩 패드(210)와 상기 기판(220)의 접속 패드(222) 사이에 모여진 전도성 입자(214)들의 유동이 발생하지 않도록 상기 전도성 입자(214)를 함유한 물질막(212)을 경화시킨다. 상기 경화 공정은 바람직하게 120∼250℃의 온도로 수행한다.
도 2d를 참조하면, 상기 기판(220) 하면의 볼랜드(224)에 외부접속단자, 예컨데, 솔더볼(230)을 부착하여 본 발명에 따른 반도체 패키지의 제조를 완성한다.
본 발명의 제2실시예로서, 도 3에 도시된 바와 같이, 상기 반도체 칩(200)과 물질막(212)을 보호하기 위하여, 상기 반도체 칩(200)을 감싸도록 상기 기판(220) 상에 봉지부(240)를 형성하고, 이후, 상기 기판(220) 하면의 볼랜드(224)에 외부접속단자, 예컨데, 솔더볼(230)을 부착하여 반도체 패키지를 제조할 수도 있다.
이와 같이, 본 발명은 반도체 칩과 기판 사이에 개재된 물질막에 함유된 전도성 입자를 매개로 반도체 칩의 본딩 패드와 기판의 접속 패드 사이를 전기적으로 연결함으로써 미세 피치의 구현이 가능하며, 또한, 반도체 칩과 기판 간의 간격을 줄일 수 있어서 더 얇은 두께의 반도체 패키지를 구현할 수 있다.
한편, 상술한 전도성 입자를 함유한 물질막을 이용하여 반도체 칩들 간을 상호 연결시켜 스택 패키지를 제조할 수 있다. 이하에서는 도 4a 내지 도 4d를 참조 하여 본 발명의 제3실시예에 따른 반도체 패키지의 제조 방법을 설명하도록 한다.
도 4a를 참조하면, 상면에 제1본딩 패드(302)를 구비한 반도체 칩(300) 상에 금속 배선(306) 및 절연막(308)을 이용한 재배선 공정으로 재배선된 제2본딩 패드(310)를 형성한다. 상기 재배선된 제2본딩 패드(310) 아래로 상기 반도체 칩(300) 부분을 식각하여 상기 재배선된 제2본딩 패드(310)를 노출시킨 후, 상기 재배선된 제2본딩 패드(310)와 접촉되도록 금속 물질을 매립하여 비아 패턴(360)을 형성한다. 상기 비아 패턴(360)은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성한다.
상기 재배선된 본딩 패드(310)를 포함한 반도체 칩(300) 상에 전도성 입자(314)를 함유한 물질막(312)을 형성한 후, 상기 전도성 입자(314)를 함유한 물질막(312)의 유동이 발생하지 않도록 하되 내부의 전도성 입자(314)는 유동 가능한 범위의 온도 및 시간 조건으로 상기 물질막(312)을 베이크한다.
미설명된 도면부호 304는 보호막을 나타낸다.
도 4b를 참조하면, 상술한 도 4a의 과정으로 얻어진 적어도 둘 이상의 반도체 칩(300)을 상기 재배선된 제2본딩 패드(310)와 대응하는 위치에 접속 패드(322)가 구비된 기판(320) 상에 전도성 입자(314)를 함유한 물질막(312)을 매개로 하여 페이스―다운 타입으로 스택한다.
도 4c를 참조하면, 상기 스택된 반도체 칩(300)들과 기판(320) 사이에 전기적인 신호 전달을 위한 전압을 인가하여, 상기 물질막(312)들 내에 함유된 전도성 입자(314)들을 상기 반도체 칩(300)들의 재배선된 제2본딩 패드(310)와 비아 패 턴(360) 사이 및 최하부 반도체 칩(300)의 재배선된 제2본딩 패드(310)와 기판(320)의 접속 패드(322) 사이에 모은다.
이어서, 상기 물질막(312)들에 대한 경화 공정을 진행하여 상기 스택된 반도체 칩(300)들의 재배선된 제2본딩 패드(310)를 포함한 비아 패턴(360) 사이와 스택된 최하부 반도체 칩의 재배선된 제2본딩 패드(310) 및 기판(320)의 접속 패드(322) 사이에 모여진 전도성 입자(314)들이 유동할 수 없도록 함으로써 상기 반도체 칩(300)들과 기판(320) 간에 안정적인 전기적 연결이 이루어지도록 한다.
도 4d를 참조하면, 상기 스택된 최상부 반도체 칩(300)을 전기적으로 절연하고 보호하기 위하여, 상기 스택된 최상부 반도체 칩(300) 상에 캡핑막(370)을 형성한다. 그런 다음, 상기 기판(320) 하면의 볼랜드(324)에 외부접속단자, 예컨데, 솔더볼(330)을 부착하여 반도체 패키지의 제조를 완성한다.
한편, 본 발명의 제4실시예에서는, 도 5에 도시된 바와 같이, 상기 반도체 칩(300)과 물질막(312)을 보호 및 절연을 위하여 상기 반도체 칩(300)을 감싸도록 상기 기판(320) 상에 봉지부(340)를 형성하여 반도체 패키지의 제조를 완성할 수 있다.
또한, 도시하지는 않았지만, 스택된 반도체 칩들의 최상부에는 비아 패턴이 형성되지 않은 반도체 칩을 배치하여 반도체 패키지를 제조할 수도 있다.
한편, 상기 도 4a 내지 도 4d에서 도시된 반도체 패키지의 제조 방법은, 웨이퍼 레벨 또는 칩 레벨로 진행할 수 있으며, 바람직하게, 웨이퍼 레벨로 진행한다. 그리고, 반도체 패키지의 형성이 웨이퍼 레벨로 진행된 경우, 반도체 칩들을 스택한 후, 쏘잉 공정을 진행하여 칩 레벨로 분리한다.
아울러, 본 발명에 따른 반도체 패키지들은 전도성 입자를 함유한 폴리머를 대신하여 내부에 전도성 입자를 함유한 필름을 사용하여 형성할 수도 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 단품 형태 및 스택된 형태의 반도체 패키지를 형성할 경우, 반도체 칩과 기판 또는 반도체 칩들 사이에 개지된 물질막에 함유된 전도성 입자를 매개로 반도체 칩의 본딩 패드 및 기판의 접속 패드간을 전기적 연결함으로써 미세 피치의 구현이 가능하고, 반도체 칩과 기판 간의 간격을 줄일 수 있어 보다 얇은 두께의 반도체 패키지를 형성할 수 있다.
또한, 상기 전기적 연결 수단이 전압 인가에 의해 형성되므로, 상기 전기적 연결 수단을 자기 정렬(Self align)적으로 형성할 수 있다. 아울러, 상기 물질막이 경화되어 플립 칩 패키지에서 충진재의 역할을 수행하므로 조인트부의 신뢰성을 향상시킬 수 있다.

Claims (27)

  1. 상면에 다수의 본딩 패드를 갖는 반도체 칩 상에 전도성 입자를 함유한 물질막을 형성하는 단계;
    상기 물질막을 유동이 없도록 베이크하는 단계;
    상기 반도체 칩을 상기 전도성 입자를 함유한 물질막을 매개로하여 상기 본딩 패드에 대응하는 위치에 접속 패드가 구비된 기판에 페이스―다운 타입으로 부착하는 단계;
    상기 반도체 칩의 본딩 패드와 상기 기판의 접속 패드 사이에 전도성 입자들이 모이도록 상기 반도체 칩과 기판에 신호 교환을 위한 전압을 인가하는 단계; 및
    상기 반도체 칩의 본딩 패드와 상기 기판의 접속 패드 사이에 모여진 전도성 입자들의 유동이 없도록 상기 전도성 입자를 함유한 물질막을 경화시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 본딩 패드는 재배선된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 제 1 항에 있어서,
    상기 물질막은 폴리머로 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  4. 제 1 항에 있어서,
    상기 전도성 입자를 함유한 물질막은 스핀―코팅 방식으로 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제 1 항에 있어서,
    상기 전도성 입자를 함유한 물질막은 5∼50㎛의 두께로 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 제 1 항에 있어서,
    상기 전도성 입자는 100∼10000nm의 직경을 갖도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제 1 항에 있어서,
    상기 전도성 입자는 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제 1 항에 있어서,
    상기 전도성 입자는 폴리머 입자의 표면에 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금을 코팅하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제 1 항에 있어서,
    상기 베이크는 80∼120℃의 온도에서 수행하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제 1 항에 있어서,
    상기 물질막의 경화는 120∼250℃의 온도에서 수행하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제 1 항에 있어서,
    상기 물질막을 경화시키는 단계 후, 상기 기판 상면에 상기 반도체 칩을 덮도록 봉지부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제 1 항에 있어서,
    상기 물질막을 경화시키는 단계 후, 상기 기판 하면에 솔더볼을 부착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 접속 패드를 갖는 기판 상에 상기 접속 패드와 대응하는 위치에 본딩 패드와 연결된 비아 패턴을 갖고 상면에 전도성 입자를 함유한 물질막이 형성된 적어도 둘 이상의 반도체 칩을 페이스―다운 타입으로 스택하는 단계;
    상기 스택된 반도체 칩의 본딩 패드를 포함하는 비아 패턴과 상기 기판의 접속 패드 사이에 전도성 입자들이 모이도록 상기 스택된 반도체 칩과 기판에 신호 교환을 위한 전압을 인가하는 단계; 및
    상기 스택된 반도체 칩들의 비아 패턴 사이 및 최하부 반도체 칩과 기판의 접속 패드 사이에 모여진 전도성 입자들의 유동이 없도록 상기 전도성 입자를 함유한 물질막을 경화시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제 13 항에 있어서,
    상기 본딩 패드는 재배선된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제 13 항에 있어서,
    상기 물질막은 폴리머로 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제 13 항에 있어서,
    상기 비아 패턴은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제 13 항에 있어서,
    상기 전도성 입자를 함유한 물질막은 5∼50㎛의 두께로 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 13 항에 있어서,
    상기 전도성 입자를 함유한 물질막은 스핀―코팅 방식으로 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제 13 항에 있어서,
    상기 전도성 입자는 100∼10000nm의 직경을 갖도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제 13 항에 있어서,
    상기 전도성 입자는 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  21. 제 13 항에 있어서,
    상기 전도성 입자는 폴리머 입자의 표면에 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금을 코팅하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  22. 제 13 항에 있어서,
    상기 물질막의 경화는 120∼250℃의 온도에서 수행하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  23. 제 13 항에 있어서,
    상기 반도체 칩들을 스택하는 단계는 웨이퍼 레벨로 수행하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  24. 제 23 항에 있어서,
    상기 웨이퍼 레벨로 반도체 칩들을 스택하는 단계 후, 스택된 반도체 칩들을 칩 레벨로 쏘잉하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  25. 제 13 항에 있어서,
    상기 물질막을 경화시키는 단계 후, 상기 스택된 최상부 반도체 칩 상부에 형성된 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  26. 제 13 항에 있어서,
    상기 물질막을 경화시키는 단계 후, 상기 기판 상면에 상기 스택된 반도체 칩들을 덮도록 봉지부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  27. 제 13 항에 있어서,
    상기 물질막을 경화시키는 단계 후, 상기 기판 하면에 솔더볼을 부착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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