CN104051383A - 封装的半导体器件、封装半导体器件的方法以及PoP器件 - Google Patents

封装的半导体器件、封装半导体器件的方法以及PoP器件 Download PDF

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Abstract

公开了封装的半导体器件、封装半导体器件的方法以及叠层封装（PoP）器件。在一些实施例中，一种封装半导体器件的方法包括在载具上方形成封装通孔（TPV），以及将半导体器件连接至载具。半导体器件包括设置在其表面上的接触焊盘以及设置在接触焊盘上方的绝缘材料。在载具上方且在TPV和半导体器件之间形成模塑材料。使用激光钻孔工艺在绝缘材料中且在接触焊盘上方形成开口，以及在绝缘材料和绝缘材料中的开口的上方形成再分布层（RDL）。将RDL的一部分连接至每个接触焊盘的顶面。

Description

封装的半导体器件、封装半导体器件的方法以及PoP器件
相关申请的交叉参考
本申请要求于2013年3月15日提交的名称为“Packaging Devices andMethods of Manufacture Thereof”的第61/794,882号的美国临时申请的权益，其全部内容结合于此作为参考。
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其封装方法和封装器件。
背景技术
半导体器件用于多种电子应用，举例来说，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方按顺序沉积绝缘层或介电层、导电层和半导体材料层，并且使用光刻对各种材料层进行图案化以在其上形成电路部件和元件来制造半导体器件。通常在单个半导体晶圆上生产数十个或数百个集成电路。通过沿着划线切割集成电路来分割独立管芯。然后，举例来说，单独地以多芯片模式、以其他封装类型对独立管芯进行封装或者在末端应用中将独立管芯直接安装的电路板或其他表面上。
半导体产业通过不断减小最小部件尺寸来不断地改进各种电子部件（例如晶体管、二极管、电阻器、电容器等）的集成密度，从而允许更多的器件被集成到给定区域中。在一些应用中，这些更小的电子部件也需要比过去的封装件利用更少面积的更小的封装件。三维集成电路（3DIC）和堆叠封装（PoP）器件是新近的一些封装设计，其中多个管芯垂直地堆叠在封装件中。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种封装半导体器件的方法，所述方法包括：在载具上方形成多个封装通孔（TPV）；将半导体器件连接至所述载具，所述半导体器件包括设置在其表面上的多个接触焊盘以及设置在所述多个接触焊盘上方的绝缘材料；在所述载具上方且在所述多个TPV和所述半导体器件之间形成模塑材料；使用激光钻孔工艺在所述绝缘材料中形成多个开口，所述多个开口中的每个开口均被设置在所述多个接触焊盘中的一个接触焊盘的上方；以及在所述绝缘材料以及所述绝缘材料中的所述多个开口的上方形成再分布层（RDL），其中所述RDL的一部分连接至所述多个接触焊盘中的每个接触焊盘的顶面。
在该方法中，所述绝缘材料包括钝化层和设置在所述钝化层上方的聚合物层。
在该方法中，所述绝缘材料中的所述多个开口中的每个开口在所述钝化层和所述聚合物层内都具有基本相同的宽度。
在该方法中，在所述绝缘材料中形成所述多个开口包括在所述聚合物层中形成多个第一开口，并且所述钝化层包括多个第二开口，所述钝化层中的所述多个第二开口中的每一个第二开口都设置在所述多个接触焊盘中的一个接触焊盘上方；并且在所述聚合物层中形成所述多个第一开口包括在所述钝化层中的一个第二开口内形成所述聚合物层中的所述多个第一开口中的一个第一开口。
在该方法中，所述多个第一开口中的每一个第一开口都包括所述聚合物层中的顶部开口，并且所述多个第二开口中的每一个第二开口都包括所述钝化层中的底部开口。
在该方法中，位于所述聚合物层中的多个顶部开口中的每一个顶部开口都具有第一宽度，位于所述钝化层中的多个底部开口中的每一个底部开口都具有第二宽度，并且所述第二宽度大于所述第一宽度。
在该方法中，所述绝缘材料包含具有第一高度的顶面，所述模塑材料包含具有第二高度的顶面，所述第二高度与所述第一高度基本相同，并且所述RDL的一部分的布线具有连接至所述绝缘材料的顶面的底面。
在该方法中，所述RDL的通孔部分连接至所述多个接触焊盘中的每个接触焊盘的顶面，并且每个通孔部分的底面具有第三高度，所述第三高度低于所述模塑材料的第二高度。
根据本发明的另一方面，提供了一种封装半导体器件的方法，所述方法包括：在载具上方形成多个封装通孔（TPV）；将多个集成电路管芯连接至所述载具，所述多个集成电路管芯中的每个都包括多个接触焊盘、设置在所述多个接触焊盘的一部分上方的钝化层以及设置在所述钝化层上方的聚合物层；在所述载具、所述多个TPV以及所述多个集成电路管芯的上方形成模塑材料；从所述多个集成电路管芯的所述聚合物层的顶面上方去除所述模塑材料；使用激光钻孔工艺在所述多个接触焊盘中的每个接触焊盘上方的所述多个集成电路管芯的所述聚合物层中形成开口；在所述聚合物层的顶面以及所述聚合物层中的多个开口的上方形成再分布层（RDL），所述RDL的一部分连接至所述多个接触焊盘中的每个接触焊盘的顶面；去除所述载具；以及分割所述多个集成电路管芯以形成多个封装的半导体器件。
在该方法中，形成所述多个TPV包括：在所述载具上方形成晶种层；以及将导电材料镀在所述晶种层上方。
在该方法中，形成所述多个TPV进一步包括：在所述晶种层上方形成光刻胶层；对所述光刻胶层进行图案化以露出所述晶种层的第一部分；将所述导电材料镀在所述晶种层的露出的第一部分的上方；去除所述光刻胶层以露出所述晶种层的第二部分；以及去除所述晶种层的露出的第二部分。
在该方法中，从所述多个集成电路管芯的所述聚合物层的顶面上方去除所述模塑料包括选自基本由化学机械抛光（CMP）工艺、研磨工艺、蚀刻工艺和它们的组合所组成的组中的工艺。
在该方法中，所述方法进一步包括：在形成所述多个TPV之前，在所述载具上方形成绝缘材料；以及在分割所述多个集成电路管芯之前，在所述绝缘材料中形成多个开口，所述绝缘材料中的所述多个开口中的每个开口都设置在所述多个TPV中的一个TPV上方。
该方法进一步包括：使所述多个TPV凹进。
该方法进一步包括：在所述多个TPV中的每个TPV的表面上方形成焊膏。
根据本发明的又一方面，提供了一种封装的半导体器件，包括：集成电路管芯，包括第一面和与第一面相对的第二面；多个接触焊盘，设置在所述集成电路管芯的第一面上；钝化层，设置在所述集成电路管芯的第一面的上方，所述钝化层包括所述多个接触焊盘中的每个接触焊盘上方的开口；聚合物层，设置在所述钝化层上方，所述聚合物层包括所述多个接触焊盘中的每个接触焊盘上方的激光钻孔开口；模塑材料，被设置成环绕所述集成电路管芯、所述钝化层和所述聚合物层，所述模塑材料的表面与所述聚合物层的表面基本共面；多个封装通孔（TPV），设置在所述模塑材料内；再分布层（RDL），设置在所述模塑材料、所述多个TPV以及所述聚合物层的上方，所述RDL的布线穿过所述聚合物层中的激光钻孔开口和所述钝化层中的开口连接至所述多个接触焊盘中的每个接触焊盘；以及绝缘材料，设置在所述集成电路管芯的第二面和所述模塑材料的上方，所述绝缘材料包括所述多个TPV中的每个TPV上方的开口。
在该封装的半导体器件中，所述钝化层中的开口和所述绝缘材料中的开口包含参差不齐的轮廓、粗糙的轮廓或基本光滑的轮廓；或者所述聚合物层中的激光钻孔开口包含参差不齐的轮廓或粗糙的轮廓。
在该封装的半导体器件中，所述RDL包括设置在其上的凸块下金属化（UBM）结构，并且所述封装的半导体器件包括连接至所述UBM结构的导电材料的多个部分。
根据本发明的又一方面，提供了一种叠层封装（PoP）器件，包括：根据权利要求16所述的封装的半导体器件，其中，所述封装的半导体器件包括第一封装的半导体器件；以及第二封装的半导体器件，通过所述绝缘材料中的开口经由导电材料连接至所述多个TPV中的每个TPV的端部。
该PoP器件进一步包括设置在所述第二封装的半导体器件上方的模塑材料或者设置在所述第一封装的半导体器件和所述第二封装的半导体器件之间的底部填充材料。
附图说明
为了更充分地理解本发明实施例及其优点，现将结合附图做出的下列描述作为参考，其中：
图1示出根据本发明的一些实施例的封装的半导体器件的一部分的截面图；
图2示出根据一些实施例的封装的半导体器件的截面图；
图3、图4和图5示出根据本发明的一些实施例的封装的半导体器件的一部分的截面图；
图6至图24示出根据一些实施例处于各个阶段的封装半导体器件的工艺流程的截面图；
图25是本文描述的封装的半导体器件与另一封装的半导体器件一起封装在3DIC配置中的截面图；以及
图26是根据一些实施例的封装半导体器件的方法的流程图。
具体实施方式
在下面详细地论述本发明实施例的制造和使用。然而，应该理解，本发明提供了许多可以在多种具体环境中实现的可应用的发明概念。所论述的具体实施例仅是制造和使用所公开的主题的示例性具体方式，而不限制不同实施例的范围。
本发明的实施例包括用于封装半导体器件的新型方法和结构。本文所描述的示例性实施例提供形成3DIC封装通孔（TPV）互连结构的新型低成本方法。封装件包括具有最小数量的薄绝缘材料层的再分布层（RDL），从而提供成本节约并降低或消除翘曲。
图1示出根据本发明的一些实施例的封装的半导体器件100的一部分的截面图。封装的半导体器件100包括根据本发明的实施例封装的半导体器件130。首先在半导体晶圆上制造多个半导体器件130。半导体器件130包括设置在其表面上的接触焊盘104、钝化层106和聚合物层108，在本文将进一步对其进行描述。对半导体器件130进行分割，然后单独地封装在模塑料114内，模塑料114包括在其中形成的多个封装通孔（TPV）112，多个封装通孔为封装件提供垂直电连接。封装的半导体器件100包括RDL120，RDL120包括：布线122a，通过钝化层106和聚合物层108中的开口131连接至半导体器件102的接触焊盘104；和布线122b，电连接在布线122a和凸块下金属化结构122c之间，凸块下金属化结构122c为导电材料126提供安装区域。布线122a在本文中也被称为RDL120的第一部分122a，而布线122b在本文中也被称为RDL120的第二部分。RDL120为封装件提供水平电连接。就用于根据本发明的实施例的封装的半导体器件100的新型封装方法将作进一步的描述。
半导体器件130包括衬底102。作为实例，衬底102可以包含硅、其他类型的块状半导体材料或其他材料。衬底102可以包括在其上形成的一个或多个IC（未示出）。作为实例，根据IC的电气设计，IC可以包含有源和无源器件、导电层和介电层。举例来说，衬底102包含已在半导体晶圆在制造多个IC并对该多个IC进行分割后的半导体晶圆的一部分。
在衬底102上方形成多个接触焊盘104。在图1中仅示出一个接触焊盘104；然而，在衬底102的表面上形成多个接触焊盘104（参见图2）。接触焊盘104与衬底102内的元件或部分布线（未示出）电连接并提供与衬底102的外部的电连接。使用沉积和图案化工艺由沉积在衬底102上方的导电层形成接触焊盘104。作为实例，接触焊盘104可以包含铝（Al）、铜（Cu）、锡（Sn）、镍（Ni）、金（Au）、银（Ag）、其他导电材料或他们的多层或组合。作为实例，可以使用物理汽相沉积（PVD）、化学汽相沉积（CVD）、电镀工艺或化学镀工艺来形成接触焊盘104。接触焊盘104可以具有相同的尺寸或具有不同的尺寸。
在衬底102的表面上方以及接触焊盘104的顶面上方形成钝化层106，以用于结构支撑和物理隔离。作为实例，钝化层106包含氮化硅（SiN）、二氧化硅（SiO2）、氮氧化硅（SiON）、聚酰亚胺（PI）、苯并环丁烯（BCB）、聚苯并恶唑（PBO）、其他绝缘材料或者他们的组合或多层。在一些实施例中，钝化层106具有约0.1μm至约6μm的厚度并且与衬底102和接触焊盘104的顶面的形貌（topography）基本共形。可选地，钝化层106可以包含其他材料和尺寸。在一些实施例中不包含钝化层106。
在一些实施例中，通过使用掩模限定的光刻胶蚀刻工艺去除钝化层106的一部分以露出接触焊盘104的一部分而覆盖接触焊盘104的另一部分来制造钝化层106中的开口。例如，在钝化层106中在每一个接触焊盘104上方都形成开口。在其他实施例中，在钝化层106中在接触焊盘104上方不形成开口。在一些实施例中，在后续沉积的聚合物层108中形成开口的同时，在钝化层106中形成开口，在本文中对其作进一步的描述。举例来说，在沉积聚合物108之前，使用光刻工艺在钝化层106中形成开口的实施例中，钝化层106中的开口可以具有基本光滑的侧壁。
在钝化层106上形成聚合物层108，如果在钝化层106中包括开口，则聚合物层108遵循钝化层106的轮廓并填充钝化层106的开口位于接触焊盘104上方的一部分。聚合物层108可以由诸如环氧树脂、PI、BCB、PBO等聚合物形成，但是其他相对软的、通常是有机的介电材料也可以用于聚合物层108。旋转涂布、胶带层压或其他常用的形成方法可以用于施加聚合物层108。举例来说，聚合物层108的厚度可以介于约5μm和约30μm之间。可选地，聚合物层108可以包含其他尺寸。聚合物层108和钝化层106在本文中被统称为绝缘材料106/108（例如在一些权利要求中）。
根据本发明的一些实施例，在分割半导体器件130之前对聚合物层108和钝化层106不进行图案化。通过在载具（未在图1中示出；参见本文中将进一步描述的图10中的载具150）上形成TPV112对分割的半导体器件130进行封装，然后通过粘合剂110（在图1中示出）将半导体器件130附接至载具150。举例来说，在一些实施例中，粘合剂110包含管芯附接膜（DAF）。
在一些实施例中，TPV112包括：晶种层116，包含Cu、Cu合金、Ti/Cu双层或其他导电材料；和导电材料118，镀在或形成在晶种层116上方并包含Cu、Cu合金或其他导电材料。举例来说，TPV112的厚度或高度（例如在图1中的垂直方向上）为约0.05μm至约2μm，其宽度（例如在图1中的水平方向上）包含封装的半导体器件100的关键尺寸（CD）。举例来说，在一些实施例中，CD可以为约20μm至约300μm。可选地，TPV112和CD可以包含其他材料和尺寸。
在TPV112以及半导体器件130上方形成模塑料114。作为实例，模塑料114包含由诸如环氧树脂的绝缘材料、填充材料、应力释放剂（SRA）、助粘剂（adhesion promoter）、其他材料或他们的组合组成的模塑料。作为实例，使用化学机械抛光（CMP）工艺、研磨工艺、蚀刻工艺、其他方法或他们的组合从聚合物层108的顶面上方去除模塑料114。在一些实施例中还去除了TPV112的顶部，从而降低他们的高度或厚度。
然后在聚合物层108中在每个接触焊盘104上方都形成开口131。在一些实施例中，开口131也形成在钝化层106中。在一些实施例中，使用激光钻孔工艺在聚合物层108或者聚合物层108和钝化层106中形成开口131。激光钻孔工艺使聚合物层108中或者聚合物层108和钝化层106中的开口131的例如侧壁形成参差不齐的或粗糙的轮廓。
然后在模塑料114、TPV112和图案化的聚合物层108或者图案化的聚合物层108和钝化层106的上方形成RDL120。在聚合物层108或者聚合物层108和钝化层106中的开口131内形成RDL120的一部分。有利地，不需要在聚合物层108或者聚合物层108和钝化层106内形成导电插塞，从而节省了时间和成本，并进一步使更少数量的钝化层、聚合物层或其他绝缘层用于封装的半导体器件100。
RDL120包括第一部分122a和与第一部分122a连接的第二部分122b。第一部分122a包含在聚合物层108的顶面的一部分上方以及在钝化层108或者聚合物层108和钝化层106中的开口131内形成的布线。第一部分122a包括设置在聚合物层108和钝化层106内的通孔部分123a。通孔部分123a的侧壁与开口131的侧壁的形貌一致，因此，通孔部分123a可以包含由于用于形成开口131的激光钻孔工艺而形成的参差不齐的或粗糙的侧壁。
在RDL120的第一部分122a、TPV112的上方以及在模塑料114和聚合物层108的露出部分的上方形成绝缘材料124a。举例来说，在一些实施例中，绝缘材料124a包含所描述的与聚合物层108类似的材料。举例来说，绝缘材料124a的厚度为约1μm至约20μm。可选地，绝缘材料124a可以可选地包含其他材料和尺寸。
对绝缘材料124a进行图案化以在RDL120的第一部分122a的一部分上方形成开口，以及在绝缘材料124a和RDL120的第一部分122a的露出部分的上方形成RDL120的第二部分122b。RDL120的第二部分122b包括在绝缘材料124a中的开口内延伸并与RDL120的第一部分122a的一部分的顶面接触的通孔部分123b。在RDL120的第二部分122b和绝缘材料124a的露出部分的上方形成绝缘材料124b，绝缘材料124b包含描述的与绝缘材料124a类似的材料和尺寸。对绝缘材料124b进行图案化以在RDL120的部分第二部分122b的上方形成开口，并且在绝缘材料124b的开口上方以及在绝缘材料124b的顶部上方形成UBM结构122c。UBM结构122c的一部分与RDL120的第二部分122b的一部分的顶面接触。
作为实例，在一些实施例中，RDL120的第一部分122a和第二部分122b以及UBM结构122c包含由诸如金属的导电材料所组成的厚度为约2μm至约10μm的布线。作为实例，RDL120的第一部分122a和第二部分122b以及UBM结构122c可以包含诸如Ti、Al、Ni、镍钒（NiV）、Cu或他们的组合或多层的金属。举例来说，可以使用电镀、化学镀、溅射、化学汽相沉积方法和/或光刻工艺来形成RDL120的第一部分122a和第二部分122b以及UBM结构122c。RDL120的第一部分122a和第二部分122b以及UBM结构122c可以包含单层或多层。举例来说，RDL120的第一部分122a和第二部分122b以及UBM结构122c可以包括Ti、TiW、Cr或其他材料的粘合层和/或包含约0.05μm至约2μm的Cu、Cu合金、Ti/Cu双层或其他导电材料的晶种层。可选地，RDL120的第一部分122a和第二部分122b以及UBM结构122c可以包含其他材料和尺寸，并且可以使用其他方法形成。
在UBM结构122c上方形成导电材料126。UBM结构122c用于将导电材料126通过RDL120的第一部分122a和第二部分122b电连接至接触焊盘104。导电材料126直径或宽度可以大于UBM结构122c的直径或宽度。导电材料126包含共晶材料并且可以包含导电凸块或导电球。作为实例，在一些实施例中，导电材料126包含焊料凸块或焊球。本文使用的词语“焊料”包括基于铅的焊料和无铅焊料，例如，用于基于铅的焊料的Pb-Sn组成；包括InSb；锡、银和铜（“SAC”）组分的无铅焊料；以及具有共同的熔点并在电气应用中形成导电焊料连接的其他共晶材料。对于无铅焊料，可以使用不同组分的SAC焊料，举例来说，诸如SAC105（Sn98.5%、Ag1.0%、Cu0.5%）、SAC305、SAC405，或者包括诸如重量百分比（wt%）约为0.5的Ni或Bi的微量元素的焊料。在不使用银（Ag）的情况下，也可以由SnCu化合物形成诸如焊球的无铅导电材料126。可选地，无铅焊料连接件可以包括锡和银（Sn-Ag）而不使用铜。导电材料126可以是形成为栅格（被称为“球栅阵列”或“BGA”）的导电材料126的阵列中的一个。导电材料126可以可选地被布置成其他形状。
在一些实施例中，导电材料126包含形状为部分球形的导电球。可选地，导电材料126可以包含其他形状。举例来说，导电材料126还可以包含非球形导电连接件。在一些实施例中，使用焊球滴落工艺（ball dropprocess）附接导电材料126。在一些实施例中，在导电材料126安装工艺期间或者在导电材料安装工艺之后，可以对导电材料126的共晶材料进行回流。本文中导电材料126（例如在一些权利要求中）被称为连接至UBM结构122c的导电材料的多个部分。
有利地，本文所述的新型封装方法需要减少数量的绝缘材料，诸如绝缘材料124a和124b。例如，避免了在聚合物层108和绝缘材料124a之间对附加绝缘材料的需要，因为通孔部分123a形成在聚合物层108内而不是形成在聚合物层108和绝缘材料124a之间的附加绝缘材料内。而且，在一些实施例中，RDL120不需要包括第二部分122b或绝缘材料124b。在一些实施例中，可以在绝缘材料124a中所形成的开口内以及在绝缘材料124a的一部分的顶面上方形成导电材料126，从而进一步减少绝缘材料和RDL120的布线层的数量。
举例来说，在一些实施例中，聚合物层108包含聚合物-1a层，绝缘材料124a包含聚合物-2层，以及绝缘材料124b包含聚合物-3层。根据一些实施例在聚合物-1a层内未形成导电凸块。而是使用激光钻孔在聚合物-1a层中形成开口131，使得RDL120的第一部分122a包含通孔部分123a。在一些实施例中，在接触焊盘104上方的聚合物-1a层中形成开口131，该接触焊盘包括在硅衬底102上方形成的铝（Al焊盘）。
在一些实施例中，RDL120的第一部分122a包含RDL1层，而RDL120的第二部分122b包含RDL2层。RDL1层形成在聚合物-1a层的一部分上方并在聚合物-1a层的开口131中作为衬层。RDL2层形成在聚合物-2层上方并且与RDL1层的一部分电接触。聚合物-3层形成在RDL2层和聚合物-2层上方。对聚合物-3层进行图案化，并且在聚合物-3层的一部分上方形成UBM结构122c。
图2示出根据一些实施例的封装的半导体器件100的截面图。图2所示的示图是翻转的图1所示的示图。例如，导电材料126在封装的半导体器件100的底面上形成在RDL120的上方。在图2中没有示出或者标记出图1所示的一些元件，诸如UBM结构122c。RDL120包括在图1所示的聚合物层108以及绝缘材料124a和124b内形成的第一部分122a和第二部分122b。
在图2中示出两个半导体器件130；然而，根据一些实施例，多个半导体器件130（例如两个或更多个半导体器件130）可以一起被封装在单个封装件中。可选地，随后沿着划线136分割半导体器件130以形成单独封装的半导体器件100。
图2还示出了在半导体器件130上与RDL120相对的面上所设置的绝缘材料132。在一些实施例中，在绝缘材料132中在每个TPV112上方形成开口134，以允许与封装的半导体器件100的另一面形成电连接，在本文中将进一步对其进行描述。可以使用激光钻孔或光刻工艺形成开口134。在一些实施例中，在封装的半导体器件100中不包括绝缘材料132。图2还示出了在图1中更详细地示出的其部分。
图3、图4和图5示出根据本发明的一些实施例的封装的半导体器件100的一部分的截面图。图3示出根据一些实施例的各种元件的一些高度和相对尺寸。绝缘材料106/108（例如，聚合物层108）包含具有第一高度h1的顶面125，模塑料114包含具有第二高度h2的顶面。在一些实施例中，第二高度h2与第一高度h1基本相同。RDL120的一部分（例如，第一部分122a）包含布线，该布线的底面与具有第一高度h1的绝缘材料106/108的顶面125连接。举例来说，在一些实施例中，第一部分122a包含RDL1层，RDL1层的底部高度h1基本等于研磨后的模塑材料114的顶部高度h2。
在一些实施例中，如图3所示，RDL120包括与接触焊盘104的顶面连接的通孔部分123a（例如RDL120的第一部分122a的通孔部分123a）。底部通孔123a的底面包含第三高度h3，第三高度h3小于模塑材料114的第二高度h2。举例来说，在一些实施例中，第一部分122a包含通孔部分123a的高度h3的RDL1层，通孔部分123a的高度h3小于研磨后的模塑材料114的顶部高度h2。举例来说，在一些实施例中，聚合物层108包含具有由于钝化所产生的连续轮廓和关键尺寸（CD）的聚合物-1a层。
图4示出一些实施例的截面图，其中，聚合物层108中的开口包含具有尺寸d1的第一宽度，钝化层106中的开口包含具有尺寸d2的第二宽度。在一些实施例中，具有尺寸d2的第二宽度大于具有尺寸d1的第一宽度。作为实例，尺寸d1可以为约5μm至约40μm，尺寸d2可以为约15μm至约40μm。可选地，尺寸d1和d2可以包含其他值。
具有尺寸d1的位于聚合物层108中的开口131在本文中也被称为位于聚合物层108中的第一开口或者顶部开口，并且具有尺寸d2的位于钝化层106中的开口在本文中也被称为位于钝化层106中的第二开口或者底部开口（例如在一些权利要求中）。在半导体器件130的制造工艺期间，可以对钝化层106进行图案化以在接触焊盘104上方形成钝化层106中的多个第二开口。位于钝化层106中的多个第二开口中的每一个均被设置在多个接触焊盘104中的一个接触焊盘上方。在一些实施例中，形成聚合物层108中的多个第一开口131包括在钝化层106的多个第二开口中的一个内形成聚合物层108的多个第一开口131中的每一个，从而使尺寸d2大于尺寸d1。举例来说，在一些实施例中，聚合物层108中的第一开口131可以使用激光钻孔形成并且可以包含参差不齐的轮廓或粗糙的轮廓，钝化层106中的较大的第二开口可以使用光刻形成并且可以包含基本光滑的轮廓。举例来说，在一些实施例中，聚合物层108包含具有接触焊盘104上的CD开口的聚合物-1a层，接触焊盘104上的CD开口小于接触焊盘104上的钝化层106的CD开口。
图5示出一些实施例，其中绝缘材料106/108的多个开口131中的每个开口在钝化层106和聚合物层108内均具有相同宽度。例如，在一些实施例中，尺寸d1与尺寸d2基本相同。在沉积聚合物层108之前可以对钝化层106进行图案化以在接触焊盘104上方形成第二开口，或者可选地，可以不对钝化层106进行图案化。举例来说，可以在形成开口131的同时去除钝化层106的一部分，或者可选地，通过形成开口131可以不去除钝化层106的一部分。举例来说，在一些实施例中，钝化层108中的第一开口131和钝化层106中的第二开口都可以使用激光钻孔来形成并且可以包含参差不齐的轮廓或者粗糙的轮廓。举例来说，在一些实施例中，聚合物层108包含具有接触焊盘104上的CD开口的聚合物-1a层，其中位于接触焊盘104上的CD开口基本等于接触焊盘104上的钝化层106的CD开口。
图6至图24示出根据一些实施例处于各个阶段的封装半导体器件130的工艺流程的截面图。图6至图9示出可以用于准备用于封装的半导体器件130的加工步骤。在图6中，提供了包含图1所示的多个衬底102的晶圆，该晶圆包括在其上形成的接触焊盘104、钝化层106和聚合物层108。在一些实施例中，在施加聚合物层108之后，该聚合物层108的厚度为约1μm至约30μm。在施加聚合物层108之后，对晶圆的相对面进行减薄，并且如图7所示将晶圆102附接至由框架140支撑的胶带138或者其他类型的载具器件。如图8所示，通过沿着划线142切割衬底102以及在衬底102上形成的材料来分割半导体器件130，从而如图9所示，形成独立半导体器件130。在将半导体器件130附接至载具150（参见图16，本文中将进一步对其进行描述）之前，对衬底102的减薄的面施加粘合剂110。
图10至图24示出根据一些实施例的半导体器件130的封装工艺流程的各个步骤。在图10中，提供包含载具晶圆的载具150。载具150可以包含玻璃、半导体材料或者其他材料。将粘合剂152连接至载具150。粘合剂152可以包含胶、胶带或者具有粘合性质的其他材料。在粘合剂152上方形成绝缘材料132。举例来说，绝缘材料132可以包含如与所述的聚合物层108相似的材料和尺寸。举例来说，在一些实施例中，绝缘材料132包含PBO、PI、阻焊剂（SR，solder resist）或他们的组合或多层。可选地，绝缘材料132可以包含其他材料。举例来说，在一些实施例中，层152和层132可以包含胶/聚合物基缓冲层。
如图11所示，在绝缘材料132上方形成晶种层116。举例来说，可以通过物理汽相沉积（PVD）或其他方法来形成晶种层116。举例来说，在一些实施例中，晶种层116用作凸块下金属化（UBM）层。例如，在图25中，晶种层116用作UBM层，其中将可以包含多个焊料凸块或者焊球的导电材料179连接至TPV112，本文中将进一步对其进行描述。
如图12所示，在晶种层116上方形成光刻胶154层。也如图12所示，使用光刻根据用于多个TPV的图案对光刻胶154层进行图案化，以露出晶种层116的第一部分。如图13所示，使用镀工艺在晶种层116的露出的第一部分上方形成导电材料118。如图14所示，然后剥离或者去除光刻胶154层，以露出晶种层116的第二部分。如图15所示，然后使用蚀刻工艺或者其他工艺去除晶种层116的露出的第二部分，保留形成在载具150的整个表面上的多个TPV112。作为实例，TPV在俯视图中可以包含约20μm至约300μm的宽度并且在俯视图中可以包含圆形、卵形、正方形、矩形或多边形。可选地，TPV112可以包含其他形状和尺寸。
如图16所示，将包括在其上形成的粘合剂110的多个半导体器件130放置到载具150上。作为实例，人工地使用拾取与放置机器或者使用其他方法将半导体器件130附接至设置在载具150上方的绝缘材料132。如图17所示，在TPV112、半导体器件130和绝缘材料132的露出部分的上方形成模塑材料114。如图18所示，去除模塑料114的顶面以露出聚合物层108的顶面和TPV112的顶面。也如图18所示以及如先前对于图1所述的，使用激光钻孔工艺在聚合物层108中形成开口131。
如图19和图20所示以及如本文中先前所述，然后继续进行封装工艺以形成RDL120并在RDL120上方形成导电材料126。在一些实施例中，在封装工艺中这时对封装的半导体器件进行电测试。
如图21所示，将封装的半导体器件与载具150解除接合（debond），然后将导电材料126附接至由框架160或其他载具支撑的胶带162。如图22所示，使用激光钻孔或光刻工艺在绝缘材料132中形成开口134。在使用激光钻孔工艺来形成开口134的实施例中，绝缘材料132中的开口134的侧壁包含参差不齐的或粗糙的轮廓。在使用光刻工艺来形成开口134的实施例中，绝缘材料132中的开口134的侧壁包含基本光滑的轮廓。在一些实施例中，在分割多个半导体器件130以形成封装的半导体器件100之前在绝缘材料132中形成开口134。
在一些实施例中，然后使TPV112的材料凹陷（未示出）。举例来说，可以使用蚀刻工艺使TPV112凹陷约0.1μm至约5μm。可选地，可以使TPV112凹陷其他量。在其他实施例中，不使TPV112凹陷。
然后，如图22所示，沿着划线136分割封装的半导体器件，并且如图23所示，将封装的半导体器件100从胶带162除去以形成独立封装的半导体器件100。在一些实施例中，如图24所示，在每个TPV112的表面上方形成焊膏164。在其他实施例中，未施加焊膏164。
根据本发明的一些实施例，如图24所示，封装的半导体器件100包括半导体器件102，半导体器件102包括设置在第一面166a上的RDL120和设置在第二面166b上的绝缘材料132。TPV112垂直地延伸穿过封装件。封装的半导体器件100包括新型的集成输出（InFO，fan out）互连方案。
图25是本文所述的封装的半导体器件100与另一封装的半导体器件170一起封装在包含堆叠封装（PoP）器件180的3DIC配置中的截面图。例如在一些权利要求中，封装的半导体器件100在本文中也被称为第一封装的半导体器件，以及封装的半导体器件170在本文中也被称为第二封装的半导体器件。
为了组装PoP器件180，提供封装的半导体器件170，其包括附接至中介层衬底172的一个或多个半导体器件130b和130c。根据一些实施例，封装的半导体器件170封装有包含图1所示的半导体器件130的半导体器件130a。作为实例，封装的半导体器件170的衬底172包含硅衬底、硅中介层或玻璃中介层、印刷电路板（PCB）、有机层压衬底或其他类型的衬底。衬底172包括在其中设置的多个衬底通孔（TSV）174。TSV174从衬底172的第一面延伸到衬底172的第二面。TSV174包含导电材料并提供从衬底172的第一面到第二面的垂直电连接。接合焊盘175连接至位于衬底172的第一面上的一个或多个TSV174，并且接触焊盘173连接至位于衬底172的第二面上的一个或多个TSV174。
半导体器件130b连接至位于衬底172的半导体器件安装区域中的衬底172。可以使用粘合剂、胶带或者其他装置将半导体器件130b附接至衬底172。使用接合引线176b将半导体衬底130b电连接至接合焊盘175。可以使用粘合剂、胶带或其他装置将半导体器件130c附接至半导体器件130b的顶面。使用接合引线176c将半导体器件130c电连接至接合焊盘175。在附图中，为简明起见，将半导体器件130b和130c示出为连接至同一接合焊盘175；然而，在一些实施例中，半导体器件130b和130c均连接至位于衬底172上的不同的接合焊盘175。
在一些实施例中，封装的半导体器件170可以包括一个半导体器件130b，或者封装的半导体器件170可以包括两个或多个堆叠的半导体器件130b和130c，半导体器件130b和130c可以具有不同的尺寸或者相同的尺寸。作为实例，半导体器件130b和130c可以包含一个或多个半导体材料层、一个或多个导电材料层、一个或多个介电材料层或者他们的组合。在一些实施例中，第二封装的半导体器件170通过导电材料179连接至第一封装的半导体器件100的每个TPV112的端部，导电材料179包含如所述的导电材料126的材料。
在一些实施例中，在第二封装的半导体器件170上方，例如在垂直堆叠的半导体器件130b和130c上方、在接合布线176b和176c上方以及在衬底172的露出部分上方形成模塑材料178，模塑材料178包含与所述的模塑材料114类似的材料。在其他实施例中，在PoP器件180中不包括模塑材料178。在一些实施例中，在第一封装的半导体器件100和第二封装的半导体器件170之间设置包含绝缘材料的底部填充材料182。在其他实施例中，在PoP器件180中不包含底部填充材料182。
在一些实施例中，半导体器件130a包含逻辑器件，并且半导体器件130b和130c包含存储器件，诸如动态随机存取存储器（DRAM）器件。可选地，半导体器件130a、130b和130c可以包含其他类型的器件和集成电路。
图26是根据一些实施例的封装半导体器件130的方法的流程图190。在步骤192中，在载具150上方形成TPV112（也参见图11至图15）；以及在步骤194中，将半导体器件130连接至载具150（参见图16）。半导体器件130包括在其表面上设置的接触焊盘104和在接触焊盘104上方设置的绝缘材料106/108（参见图1）。在步骤196中，在载具150上方且在TPV112和半导体器件130之间形成模塑材料114（参见图17和图18）。在步骤198中，在绝缘材料106/108中的接触焊盘104上方形成开口131（参见图18）。根据一些实施例使用激光钻孔工艺在绝缘材料106/108中形成开口131。在步骤199中，在绝缘材料106/108上方以及在绝缘材料106/108中的开口131的上方形成再分布层（RDL）120（参见图19）。将RDL120的一部分连接至每个接触焊盘104的顶面（参见图1）。
本发明的一些实施例包括封装半导体器件130的方法。其他实施例包括使用本文所述的新型方法进行封装的封装的半导体器件100。本发明的一些实施例包括PoP器件180，PoP器件180包括使用本文中参照图25所述的新型方法进行封装的封装的半导体器件100。
本发明的一些实施例的优点包括提供用于半导体器件的新型封装方法。本文所述的示例性实施例提供形成3DIC封装通孔（TPV）互连结构的新型低成本方法。提供具有位于再分布层（RDL）内的薄聚合物层的封装器件，从而有利于阻止或者降低管芯翘曲、管芯倾斜以及过研磨。在一些实施例中，在工艺流程中不包括或者不需要薄聚合物层（例如，聚合物层108）的钝化。在一些应用中，聚合物层的减薄提供了控制管芯翘曲的能力。聚合物层比在封装器件中常用的较厚的聚合物层更均匀。新型封装器件和方法在例如将其用于封装厚度为小于约40μm的薄集成电路管芯时是特别有利的。
在一些实施例中，通过激光钻孔形成位于集成电路管芯或者半导体器件130上的通孔金属（例如，RDL120的第一部分122a）。在一些实施例中，在管芯上未形成导电凸块；而是RDL的一部分用于与集成电路管芯上的接触焊盘104电接触。在一些实施例中，RDL底部高度约等于或者小于研磨后的模塑材料的顶部高度。薄聚合物层具有通过钝化的连续的轮廓和开口。与使用光刻对薄聚合物层进行图案化相比，激光钻孔的薄聚合物层具有更粗糙的轮廓。在一些实施例中，在聚合物层中位于接触焊盘上方的的开口具有小于或者等于在钝化层中位于接触焊盘上方的开口的宽度，其中钝化层被设置在薄聚合物层下方。
通过在聚合物层108内形成来减少或者消除RDL的断裂或者电气开路，其中通孔部分123a是RDL120的部分122a的一部分，从而增加了产量并降低成本。在一些实施例中，通过激光钻孔在聚合物层108中形成开口131避免了用于聚合物层108的聚合物材料以及模塑材料114的表面润湿敏感性。而且，新型的封装方法、结构和设计很容易应用于制造和封装工艺流程中。本领域技术人员在了解本发明时，容易理解其他有利的特征。
根据本发明的一些实施例，一种封装半导体器件的方法包括在载具上方形成多个TPV，以及将半导体器件连接至载具。半导体器件包括在其表面上设置的多个接触焊盘和设置在该多个接触焊盘上的绝缘材料。该方法包括在载具上方且在多个TPV和半导体器件之间形成模塑材料，以及使用激光钻孔工艺在绝缘材料中形成多个开口，多个开口中的每个开口均被设置在多个接触焊盘中的一个接触焊盘上方。该方法包括在绝缘材料和位于绝缘材料中的多个开口的上方形成RDL，其中，RDL的一部分与多个接触焊盘中的每个接触焊盘的顶面连接。
根据其他实施例，一种封装半导体器件的方法包括在载具上方形成多个TPV，以及将多个集成电路管芯连接至载具。多个集成电路管芯中的每个集成电路管芯均包括多个接触焊盘、设置在多个接触焊盘的一部分上方的钝化层以及设置在钝化层上方的聚合物层。在载具、多个TPV、多个集成电路管芯上方形成模塑材料，并且从多个集成电路管芯的聚合物层的顶面上方去除模塑材料。方法包括使用激光钻孔工艺在多个集成电路管芯的聚合物层中且在多个接触焊盘中的每个接触焊盘上方形成开口，以及在聚合物层的顶面和位于聚合物层中的多个开口的上方形成RDL。RDL的一部分与多个接触焊盘中的每个接触焊盘的顶面连接。该方法包括去除载具并分割多个集成电路管芯以形成多个封装的半导体器件。
根据其他实施例，封装的半导体器件包括集成电路管芯，该集成电路管芯包括第一面和与第一面相对的第二面；以及设置在集成电路管芯的第一面上的多个接触焊盘。钝化层设置在集成电路管芯的第一面的上方，钝化层包括位于多个接触焊盘中的每个接触焊盘上方的开口。聚合物层设置在钝化层上方，聚合物层包括位于多个接触焊盘中的每个接触焊盘上方的激光钻孔开口。模塑材料被设置成环绕集成电路管芯、钝化层和聚合物层，其中模塑材料的表面与聚合物层的表面基本共面。多个TPV设置在模塑材料内，并且RDL设置在模塑材料、多个TPV和聚合物层的上方。RDL包括穿过聚合物层中的激光钻孔开口和钝化层中的开口连接至多个接触焊盘中的每个接触焊盘的布线。绝缘材料设置在集成电路管芯的第二面和模塑材料的上方，其中绝缘材料包括位于多个TPV中的每个TPV上方的开口。
尽管已经详细地描述了本发明的一些实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明的精神和范围的情况下，进行各种改变、替换和更改。例如，本领域技术人员将很容易地理解本文所述的许多部件、功能、工艺和材料可以发生变化而仍保留在本发明的范围内。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明应很容易理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。

Claims (10)

1.一种封装半导体器件的方法，所述方法包括：
在载具上方形成多个封装通孔（TPV）；
将半导体器件连接至所述载具，所述半导体器件包括设置在其表面上的多个接触焊盘以及设置在所述多个接触焊盘上方的绝缘材料；
在所述载具上方且在所述多个TPV和所述半导体器件之间形成模塑材料；
使用激光钻孔工艺在所述绝缘材料中形成多个开口，所述多个开口中的每个开口均被设置在所述多个接触焊盘中的一个接触焊盘的上方；以及
在所述绝缘材料以及所述绝缘材料中的所述多个开口的上方形成再分布层（RDL），其中所述RDL的一部分连接至所述多个接触焊盘中的每个接触焊盘的顶面。
2.根据权利要求1所述的方法，其中，所述绝缘材料包括钝化层和设置在所述钝化层上方的聚合物层。
3.根据权利要求2所述的方法，其中，所述绝缘材料中的所述多个开口中的每个开口在所述钝化层和所述聚合物层内都具有基本相同的宽度。
4.根据权利要求2所述的方法，其中，在所述绝缘材料中形成所述多个开口包括在所述聚合物层中形成多个第一开口，并且所述钝化层包括多个第二开口，所述钝化层中的所述多个第二开口中的每一个第二开口都设置在所述多个接触焊盘中的一个接触焊盘上方；并且在所述聚合物层中形成所述多个第一开口包括在所述钝化层中的一个第二开口内形成所述聚合物层中的所述多个第一开口中的一个第一开口。
5.根据权利要求4所述的方法，其中，所述多个第一开口中的每一个第一开口都包括所述聚合物层中的顶部开口，并且所述多个第二开口中的每一个第二开口都包括所述钝化层中的底部开口。
6.根据权利要求5所述的方法，其中，位于所述聚合物层中的多个顶部开口中的每一个顶部开口都具有第一宽度，位于所述钝化层中的多个底部开口中的每一个底部开口都具有第二宽度，并且所述第二宽度大于所述第一宽度。
7.根据权利要求1所述的方法，其中，所述绝缘材料包含具有第一高度的顶面，所述模塑材料包含具有第二高度的顶面，所述第二高度与所述第一高度基本相同，并且所述RDL的一部分的布线具有连接至所述绝缘材料的顶面的底面。
8.一种封装半导体器件的方法，所述方法包括：
在载具上方形成多个封装通孔（TPV）；
将多个集成电路管芯连接至所述载具，所述多个集成电路管芯中的每个都包括多个接触焊盘、设置在所述多个接触焊盘的一部分上方的钝化层以及设置在所述钝化层上方的聚合物层；
在所述载具、所述多个TPV以及所述多个集成电路管芯的上方形成模塑材料；
从所述多个集成电路管芯的所述聚合物层的顶面上方去除所述模塑材料；
使用激光钻孔工艺在所述多个接触焊盘中的每个接触焊盘上方的所述多个集成电路管芯的所述聚合物层中形成开口；
在所述聚合物层的顶面以及所述聚合物层中的多个开口的上方形成再分布层（RDL），所述RDL的一部分连接至所述多个接触焊盘中的每个接触焊盘的顶面；
去除所述载具；以及
分割所述多个集成电路管芯以形成多个封装的半导体器件。
9.一种封装的半导体器件，包括：
集成电路管芯，包括第一面和与第一面相对的第二面；
多个接触焊盘，设置在所述集成电路管芯的第一面上；
钝化层，设置在所述集成电路管芯的第一面的上方，所述钝化层包括所述多个接触焊盘中的每个接触焊盘上方的开口；
聚合物层，设置在所述钝化层上方，所述聚合物层包括所述多个接触焊盘中的每个接触焊盘上方的激光钻孔开口；
模塑材料，被设置成环绕所述集成电路管芯、所述钝化层和所述聚合物层，所述模塑材料的表面与所述聚合物层的表面基本共面；
多个封装通孔（TPV），设置在所述模塑材料内；
再分布层（RDL），设置在所述模塑材料、所述多个TPV以及所述聚合物层的上方，所述RDL的布线穿过所述聚合物层中的激光钻孔开口和所述钝化层中的开口连接至所述多个接触焊盘中的每个接触焊盘；以及
绝缘材料，设置在所述集成电路管芯的第二面和所述模塑材料的上方，所述绝缘材料包括所述多个TPV中的每个TPV上方的开口。
10.一种叠层封装（PoP）器件，包括：
根据权利要求16所述的封装的半导体器件，其中，所述封装的半导体器件包括第一封装的半导体器件；以及
第二封装的半导体器件，通过所述绝缘材料中的开口经由导电材料连接至所述多个TPV中的每个TPV的端部。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206529A (zh) * 2015-01-23 2016-12-07 台湾积体电路制造股份有限公司 半导体器件和制造方法
WO2017055244A1 (de) * 2015-09-30 2017-04-06 Siemens Aktiengesellschaft Verfahren zur kontaktierung einer kontaktfläche eines halbleiterbauteils und elektronikmodul
CN107424969A (zh) * 2016-04-22 2017-12-01 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
CN108447849A (zh) * 2017-02-16 2018-08-24 日月光半导体制造股份有限公司 半导体封装
US10541198B2 (en) 2016-01-12 2020-01-21 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US10600759B2 (en) 2016-01-12 2020-03-24 Advanced Semiconductor Engineering, Inc. Power and ground design for through-silicon via structure
CN112117248A (zh) * 2019-06-20 2020-12-22 矽品精密工业股份有限公司 电子封装件及其制法
CN112233989A (zh) * 2016-04-13 2021-01-15 台湾积体电路制造股份有限公司 叠层封装结构及其形成方法
CN113161323A (zh) * 2021-04-23 2021-07-23 长鑫存储技术有限公司 半导体结构及其制作方法
TWI757194B (zh) * 2020-07-21 2022-03-01 南亞科技股份有限公司 具有應力釋放結構的半導體元件及其製備方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200917393A (en) * 2007-07-30 2009-04-16 Stats Chippac Ltd Semiconductor device and method of providing common voltage bus and wire bondable redistribution
US20090140441A1 (en) * 2007-12-03 2009-06-04 Stats Chippac, Ltd. Wafer Level Die Integration and Method
US20100035384A1 (en) * 2007-06-25 2010-02-11 Epic Technologies, Inc. Methods of fabricating a circuit structure with a strengthening structure over the back surface of a chip layer
US20110024916A1 (en) * 2008-12-01 2011-02-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming an Interposer Package with Through Silicon Vias
CN101981655A (zh) * 2008-06-30 2011-02-23 英特尔公司 用于在c4焊盘之间制造线/间隔布线的方法
US20110049695A1 (en) * 2009-08-31 2011-03-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Pre-Molded Semiconductor Die Having Bumps Embedded in Encapsulant
US20110068468A1 (en) * 2008-12-08 2011-03-24 Stats Chippac, Ltd. Semiconductor Package with Semiconductor Core Structure and Method of Forming the Same
CN102842537A (zh) * 2011-06-24 2012-12-26 台湾积体电路制造股份有限公司 具有位于后钝化部上方的势垒层的凸块结构
US20130026618A1 (en) * 2011-07-27 2013-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for circuit routing by way of under-bump metallization
US20130062761A1 (en) * 2011-09-09 2013-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Structures for Semiconductor Devices

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100035384A1 (en) * 2007-06-25 2010-02-11 Epic Technologies, Inc. Methods of fabricating a circuit structure with a strengthening structure over the back surface of a chip layer
TW200917393A (en) * 2007-07-30 2009-04-16 Stats Chippac Ltd Semiconductor device and method of providing common voltage bus and wire bondable redistribution
US20090140441A1 (en) * 2007-12-03 2009-06-04 Stats Chippac, Ltd. Wafer Level Die Integration and Method
CN101981655A (zh) * 2008-06-30 2011-02-23 英特尔公司 用于在c4焊盘之间制造线/间隔布线的方法
US20110024916A1 (en) * 2008-12-01 2011-02-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming an Interposer Package with Through Silicon Vias
US20110068468A1 (en) * 2008-12-08 2011-03-24 Stats Chippac, Ltd. Semiconductor Package with Semiconductor Core Structure and Method of Forming the Same
US20110049695A1 (en) * 2009-08-31 2011-03-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Pre-Molded Semiconductor Die Having Bumps Embedded in Encapsulant
CN102842537A (zh) * 2011-06-24 2012-12-26 台湾积体电路制造股份有限公司 具有位于后钝化部上方的势垒层的凸块结构
US20130026618A1 (en) * 2011-07-27 2013-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for circuit routing by way of under-bump metallization
US20130062761A1 (en) * 2011-09-09 2013-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Structures for Semiconductor Devices

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206529B (zh) * 2015-01-23 2019-07-16 台湾积体电路制造股份有限公司 半导体器件和制造方法
CN106206529A (zh) * 2015-01-23 2016-12-07 台湾积体电路制造股份有限公司 半导体器件和制造方法
WO2017055244A1 (de) * 2015-09-30 2017-04-06 Siemens Aktiengesellschaft Verfahren zur kontaktierung einer kontaktfläche eines halbleiterbauteils und elektronikmodul
US10600759B2 (en) 2016-01-12 2020-03-24 Advanced Semiconductor Engineering, Inc. Power and ground design for through-silicon via structure
US10541198B2 (en) 2016-01-12 2020-01-21 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
CN112233989B (zh) * 2016-04-13 2024-09-06 台湾积体电路制造股份有限公司 叠层封装结构及其形成方法
CN112233989A (zh) * 2016-04-13 2021-01-15 台湾积体电路制造股份有限公司 叠层封装结构及其形成方法
CN107424969B (zh) * 2016-04-22 2020-08-07 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
CN107424969A (zh) * 2016-04-22 2017-12-01 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
CN108447849B (zh) * 2017-02-16 2019-09-20 日月光半导体制造股份有限公司 半导体封装
US10867899B2 (en) 2017-02-16 2020-12-15 Advanced Semiconductor Engineering, Inc. Semiconductor packages
CN108447849A (zh) * 2017-02-16 2018-08-24 日月光半导体制造股份有限公司 半导体封装
CN112117248A (zh) * 2019-06-20 2020-12-22 矽品精密工业股份有限公司 电子封装件及其制法
CN112117248B (zh) * 2019-06-20 2022-07-05 矽品精密工业股份有限公司 电子封装件及其制法
TWI757194B (zh) * 2020-07-21 2022-03-01 南亞科技股份有限公司 具有應力釋放結構的半導體元件及其製備方法
US11456242B2 (en) 2020-07-21 2022-09-27 Nanya Technology Corporation Semiconductor device with stress-relieving structures and method for fabricating the same
CN113161323A (zh) * 2021-04-23 2021-07-23 长鑫存储技术有限公司 半导体结构及其制作方法
CN113161323B (zh) * 2021-04-23 2022-03-22 长鑫存储技术有限公司 半导体结构及其制作方法

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