TW202407943A - 半導體裝置和在主動半導體晶圓上形成具有整合式被動裝置的混合基板的方法 - Google Patents

半導體裝置和在主動半導體晶圓上形成具有整合式被動裝置的混合基板的方法 Download PDF

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Abstract

本發明提供一種半導體裝置，其具有半導體晶圓，該半導體晶圓具有複數個半導體晶粒。該半導體晶圓具有低電阻率。絕緣層形成於該半導體晶圓上。第一IPD形成於該絕緣層上。該第一IPD可為電容器、電阻器或電感器。第二IPD形成於與該半導體晶圓之該第一表面相對的該半導體晶圓之第二表面上。互連結構形成於該第一IPD上。互連基板經設置為使得該半導體晶粒安置於該互連基板上。接合導線形成於該互連結構與該互連基板之間。替代地，主動裝置形成於與該半導體晶粒之該第一表面相對的該半導體晶粒之第二表面中。該半導體晶粒併有混合基板以允許IPD及主動裝置由單個基板形成。

Description

半導體裝置和在主動半導體晶圓上形成具有整合式被動裝置的混合基板的方法
本發明大體上係關於半導體裝置，且更特定而言，係關於半導體裝置及在半導體晶圓上之主動區域上形成具有IPD之混合基板的方法。
半導體裝置通常發現於現代電性產品中。半導體裝置執行廣泛範圍之功能，諸如信號處理、高速計算、發射及接收電磁信號、控制電性裝置、光電及產生電視顯示器之視覺影像。半導體裝置見於通信、功率轉換、網路、電腦、娛樂及消費型產品領域。半導體裝置亦見於軍事應用、航空、汽車、工業控制器及辦公裝備。
半導體裝置常常含有半導體晶粒及一或多個整合式被動裝置（integrated passive device；IPD）以執行必需電功能。舉例而言，倒裝晶片晶粒及導線接合IPD係使用兩個晶圓製造，此係由於兩個程序係不同的。具有低電阻率矽（Si）之MOS矽晶圓用作主動裝置，且高電阻率Si晶圓用於IPD以改良電特性。由於主動晶粒及導線接合IPD晶粒使用不同Si晶圓，因此需要高阻矽晶圓用於額外IPD製造。主動晶粒及導線接合IPD晶粒可經堆疊或並排。形成主動裝置及IPD兩者所需要的額外晶圓增加製造成本。
本發明的一態樣為一種半導體裝置，其包含：半導體晶圓，其包括複數個半導體晶粒；絕緣層，其形成於該半導體晶圓上；及第一整合式被動裝置，其形成於該絕緣層上。
在如本發明的態樣所述之半導體裝置中，該第一整合式被動裝置包括電容器、電阻器或電感器。
如本發明的態樣所述之半導體裝置進一步包括第二整合式被動裝置，該第二整合式被動裝置形成於與該半導體晶圓之該第一表面相對的該半導體晶圓之第二表面上。
如本發明的態樣所述之半導體裝置進一步包括互連結構，該互連結構形成於該第一整合式被動裝置上。
如本發明的態樣所述之半導體裝置進一步包括主動裝置，該主動裝置形成於與該半導體晶圓之該第一表面相對的該半導體晶圓之第二表面中。
本發明的另一態樣為一種半導體裝置，其包含：半導體晶圓，其包括複數個半導體晶粒；及第一整合式被動裝置，其在該半導體晶粒之第一表面上方。
在如本發明的另一態樣所述之半導體裝置中，該第一整合式被動裝置包括電容器、電阻器或電感器。
如本發明的另一態樣所述之半導體裝置進一步包括第二整合式被動裝置，該第二整合式被動裝置形成於與該半導體晶粒之該第一表面相對的該半導體晶粒之第二表面上。
如本發明的另一態樣所述之半導體裝置進一步包括互連結構，該互連結構形成於該第一整合式被動裝置上。
如本發明的另一態樣所述之半導體裝置進一步包括主動裝置，該主動裝置形成於與該半導體晶粒之該第一表面相對的該半導體晶粒之第二表面中。
如本發明的又一態樣為一種製造半導體裝置之方法，其包含：提供半導體晶圓；及在該半導體晶圓之第一表面上方形成第一整合式被動裝置。
在如本發明的又一態樣所述之方法中，該第一整合式被動裝置包括一電容器、電阻器或電感器。
在如本發明的又一態樣所述之方法中，該半導體晶圓具有低電阻率。
在如本發明的又一態樣所述之方法進一步包括在與該半導體晶圓之該第一表面相對的該半導體晶圓之第二表面上形成第二整合式被動裝置。
如本發明的另一態樣所述之方法進一步包括在與該半導體晶圓之該第一表面相對的該半導體晶圓之第二表面中形成主動裝置。
於以下描述中參考諸圖於一或多個具體實例中描述本發明，在諸圖中，相似編號表示相同或類似元件。雖然本發明係依據用於達成本發明目標之最佳模式來描述，但所屬領域中具通常知識者將瞭解，其意欲涵蓋如可包括如由所附申請專利範圍及如由以下揭示內容及附圖支援之其等效物所界定的本發明之精神及範圍內的替代方案、修改及等效物。如本文所使用之術語「半導體晶粒」係指詞之單數形式及複數形式兩者，並且因此，可指單個半導體裝置及多個半導體裝置兩者。
通常使用兩種複雜製造程序來製造半導體裝置：前端製造及後端製造。前端製造包括在半導體晶圓之表面上形成複數個晶粒。晶圓上之各晶粒含有主動及被動電組件，該等電組件電連接以形成功能性電路。諸如電晶體及二極體之主動電組件具有控制電流之流動的能力。諸如電容器、電感器及電阻器之被動電組件在執行電路功能所需之電壓與電流之間建立了關係。
後端製造係指將成品晶圓切割或單粒化成個別半導體晶粒且對半導體晶粒進行封裝以用於結構支撐、電互連及環境隔離。為了單粒化半導體晶粒，沿著稱為鋸切道或劃線之晶圓之非功能性區刻劃及打破晶圓。使用雷射切割工具或鋸片單粒化晶圓。在單粒化之後，將個別半導體晶粒安置於封裝基板上，該封裝基板包括接腳或接觸襯墊以用於與其他系統組件互連。接著將形成於半導體晶粒上之接觸襯墊連接至封裝內之接觸襯墊。可藉由導電層、凸塊、柱形凸塊、導電膏或導線接合進行電連接。封裝物或其他模製材料沈積於封裝上以提供實體支撐及電隔離。接著將成品封裝插入至電系統中，且使半導體裝置之功能性可用於其他系統組件。
圖1a展示具有基底基板材料102之半導體晶圓100，諸如矽、鍺、磷化鋁、砷化鋁、砷化鎵、氮化鎵、磷化銦、碳化矽或用於結構支撐之其他塊狀材料。複數個半導體晶粒或組件104形成於藉由非主動晶粒間晶圓區域或鋸切道106分隔開的晶圓100上。鋸切道106提供切割區域以將半導體晶圓100單粒化成個別半導體晶粒104。在一個具體實例中，半導體晶圓100具有100至450毫米（mm）之寬度或直徑。
圖1b展示半導體晶圓100之一部分的橫截面視圖。使用PVD、CVD、電解電鍍、無電極電鍍程序或其他合適金屬沈積程序來形成導電層112。導電層112可為一或多層之鋁（Al）、銅（Cu）、錫（Sn）、鎳（Ni）、金（Au）、銀（Ag）或其他合適導電材料。導電層112操作為電連接至電路之接觸襯墊。
使用蒸發、電解電鍍、無電極電鍍、落球或網版印刷程序將導電凸塊材料沈積於導電層112上。凸塊材料可為Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其組合，以及視情況選用之助熔劑溶液。舉例而言，凸塊材料可為共晶Sn/Pb、高鉛焊料或無鉛焊料。使用合適之附接或接合程序將凸塊材料接合至導電層112。在一個具體實例中，凸塊材料藉由將材料加熱超過其熔點而回焊以形成球或凸塊114。在一個具體實例中，凸塊114形成於具有潤濕層、障壁層及黏著層之凸塊下金屬化物（under bump metallization；UBM）上。凸塊114亦可經壓縮接合或熱壓縮接合至導電層112。凸塊114表示可形成於導電層112上之一種類型之互連結構。互連結構亦可使用接合導線、導電膏、柱形凸塊、微型凸塊或其他電互連件。
圖2a展示在一個半導體晶粒104內的來自圖1a之半導體晶圓100的一部分。各半導體晶粒104具有第一表面108及第二表面110。表面108及/或110可含有實施為形成於晶粒內並根據晶粒之電性設計及功能電互連的主動裝置、被動裝置、導電層及介電層的類比或數位電路。舉例而言，電路可包括形成於表面108或110內之一或多個電晶體、二極體及其他電路元件以實施類比電路或數位電路，諸如數位信號處理器（digital signal processor；DSP）、特定應用積體電路（application specific integrated circuits；ASIC）、記憶體或其他信號處理電路。
使用PVD、CVD、印刷、層壓、旋塗、噴塗、燒結或熱氧化在表面110上形成絕緣或鈍化層120。絕緣層120含有二氧化矽（SiO 2）、氮化矽（Si 3N 4）、氮氧化矽（SiON）、五氧化二鉭（Ta 2O 5）、氧化鋁（Al 2O 3）、阻焊劑、聚醯亞胺、苯并環丁烯（BCB）、聚苯并唑（PBO）及具有類似絕緣及結構性質之其他材料的一或多個層。在一個具體實例中，絕緣層120為氧化物。絕緣層120提供與表面110之隔離。
在圖2b中，導電層122係使用PVD、CVD、電解電鍍、無電極電鍍程序或其他合適之金屬沈積程序而形成於半導體晶圓100之絕緣層120及表面110上。導電層122可為一或多層之Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料。導電層122操作為一方法電容器（M-cap）基底層，亦即隨後形成之電容器的底部電極。
電阻層124形成於導電層122及絕緣層120上。電阻層124可為矽化鉭（TaSi 2）或其他金屬矽化物、TaN、鎳鉻合金（NiCr）、TiN或摻雜之多晶矽。電阻層124之沈積可涉及PVD或CVD，其中厚度匹配經設計表面電阻率（Rs）。電阻層124之部分經移除，從而如所展示，留下電阻層124a及124b。
絕緣或鈍化層126係使用PVD、CVD、印刷、層壓、旋塗、噴塗、燒結或熱氧化而形成於絕緣層120、導電層122及電阻層124上。絕緣層126含有一或多個層之SiO 2、Si 3N 4、SiON、Ta 2O 5、Al 2O 3、阻焊劑、聚醯亞胺、BCB、PBO及具有類似絕緣及結構性質之其他材料。在一個具體實例中，絕緣層126為氮化物。
在圖2c中，絕緣層126之部分經移除以曝露導電層122及絕緣層120，如所展示。導電層130係使用PVD、CVD、電解電鍍、無電極電鍍程序或其他合適金屬沈積程序形成於絕緣層120、電阻層124及絕緣層126上。導電層130可為一或多層之Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料。導電層130之部分可取決於半導體晶粒及附接至其的其他電性組件之設計及功能而為電共用或電隔離。詳言之，導電層130a形成於絕緣層120上，導電層130b經由絕緣層126中之開口形成於電阻層124a上，導電層130c形成於絕緣層126上，且導電層130d及130e經由絕緣層126中之開口形成於電阻層124b上。導電層130c、絕緣層126、電阻層124a及M-cap導電層122之組合構成電容器或整合式被動裝置（IPD）134。導電層130d、電阻層124b及導電層130e之組合構成電阻器135。導電層130的一部分可捲繞成一螺線以具有電感性質。因此，一或多個IPD形成於半導體晶圓100之表面110上或上方。
絕緣或鈍化層132係使用PVD、CVD、印刷、層壓、旋塗、噴塗、燒結或熱氧化而形成於絕緣層120及導電層130上。絕緣層132含有一或多層之SiO 2、Si 3N 4、SiON、Ta 2O 5、Al 2O 3、阻焊劑、聚醯亞胺、BCB、PBO及具有類似絕緣及結構性質之其他材料。絕緣層132提供圍繞導電層130之隔離。絕緣層132之部分經移除以曝露導電層130以用於另外電互連。
在圖2d中，導電層136係使用PVD、CVD、電解電鍍、無電極電鍍程序或其他合適金屬沈積程序形成於導電層130及絕緣層132上。導電層136可為一或多層之Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料。導電層136之部分可取決於半導體晶粒及附接至其的其他電性組件之設計及功能而為電共用或電隔離的。詳言之，導電層136a形成於導電層130a上並電連接至該導電層，導電層136b形成於導電層130b上並電連接至該導電層，導電層136c形成於導電層130c上並電連接至該導電層，導電層136d形成於導電層130d上並電連接至該導電層，且導電層136e形成於導電層130e上並電連接至該導電層。導電層130及136構成形成於類似於134及135之IPD上的互連結構以提供用於IPD之電連接，以及形成於晶圓100之表面108內的任何主動電路。
絕緣或鈍化層138係使用PVD、CVD、印刷、層壓、旋塗、噴塗、燒結或熱氧化而形成於絕緣層132及導電層136的表面170上。絕緣層138含有一或多層之SiO 2、Si 3N 4、SiON、Ta 2O 5、Al 2O 3、阻焊劑、聚醯亞胺、BCB、PBO及具有類似絕緣及結構性質之其他材料。絕緣層138提供圍繞導電層136之隔離。絕緣層138之部分經移除以曝露導電層136以用於另外電互連，例如，導電層136a及136c。
在圖2e中，總成經倒置且絕緣或鈍化層140係使用PVD、CVD、印刷、層壓、旋塗、噴塗、燒結或熱氧化形成於半導體晶圓100之表面108上。絕緣層140含有一或多層之SiO 2、Si 3N 4、SiON、Ta 2O 5、Al 2O 3、阻焊劑、聚醯亞胺、BCB、PBO及具有類似絕緣及結構性質之其他材料。在一個具體實例中，絕緣層140為氧化物。絕緣層140提供與表面108之隔離。
在圖2f中，導電層142係使用PVD、CVD、電解電鍍、無電極電鍍程序或其他合適之金屬沈積程序而形成於晶圓100之絕緣層140及表面108上。導電層142可為一或多層之Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料。導電層142操作為一M-cap基底層，亦即隨後形成之電容器的底部電極。
電阻層144形成於導電層142及絕緣層140上。電阻層144可為TaSi 2或其他金屬矽化物、TaN、NiCr、TiN或摻雜之多晶矽。電阻層144之沈積可涉及PVD或CVD，其中厚度匹配經設計表面電阻率。電阻層144之部分經移除，從而如所展示，留下電阻層144a及144b。
絕緣或鈍化層146係使用PVD、CVD、印刷、層壓、旋塗、噴塗、燒結或熱氧化而形成於絕緣層140、導電層142及電阻層144上。絕緣層146含有一或多層之SiO 2、Si 3N 4、SiON、Ta 2O 5、Al 2O 3、阻焊劑、聚醯亞胺、BCB、PBO及具有類似絕緣及結構性質之其他材料。在一個具體實例中，絕緣層146為氮化物。
在圖2g中，絕緣層146之部分經移除以曝露導電層142及絕緣層140，如所展示。導電層150係使用PVD、CVD、電解電鍍、無電極電鍍程序或其他合適金屬沈積程序形成於絕緣層140、電阻層144及絕緣層146上。導電層150可為一或多層之Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料。導電層150之部分可取決於半導體晶粒及附接至其的其他電性組件之設計及功能而為電共用或電隔離的。詳言之，導電層150a形成於絕緣層140上，導電層150b經由絕緣層146中之開口形成於電阻層144a上，導電層150c形成於絕緣層146上，且導電層150d及150e經由絕緣層146中之開口形成於電阻層144b上。導電層150c、絕緣層146、電阻層144a及M-cap導電層142之組合構成電容器或IPD 151。導電層150d、電阻層144b及導電層150e之組合構成電阻器153。導電層150的一部分可捲繞成一螺線以具有電感性質。因此，一或多個IPD形成於半導體晶圓100之表面108上。
絕緣或鈍化層152係使用PVD、CVD、印刷、層壓、旋塗、噴塗、燒結或熱氧化而形成於絕緣層140及導電層150上。絕緣層152含有一或多層之SiO 2、Si 3N 4、SiON、Ta 2O 5、Al 2O 3、阻焊劑、聚醯亞胺、BCB、PBO及具有類似絕緣及結構性質之其他材料。絕緣層152提供圍繞導電層150之隔離。絕緣層152之部分經移除以曝露導電層150以用於另外電互連。
在圖2h中，導電層156係使用PVD、CVD、電解電鍍、無電極電鍍程序或其他合適金屬沈積程序形成於導電層150及絕緣層152上。導電層156可為一或多層之Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料。導電層156之部分可取決於半導體晶粒及附接至其的其他電性組件之設計及功能而為電共用或電隔離的。詳言之，導電層156a形成於導電層150a上並電連接至該導電層，導電層156b形成於導電層150b上並電連接至該導電層，導電層156c形成於導電層150c上並電連接至該導電層，導電層156d形成於導電層150d上並電連接至該導電層，且導電層156e形成於導電層150e上並電連接至該導電層。
絕緣或鈍化層158係使用PVD、CVD、印刷、層壓、旋塗、噴塗、燒結或熱氧化而形成於絕緣層152及導電層156上。絕緣層158含有一或多層之SiO 2、Si 3N 4、SiON、Ta 2O 5、Al 2O 3、阻焊劑、聚醯亞胺、BCB、PBO及具有類似絕緣及結構性質之其他材料。絕緣層158提供圍繞導電層156之隔離。絕緣層158之部分經移除以曝露導電層156以用於另外電互連。導電層150及156構成形成於類似於151及153之IPD上的互連結構以提供用於IPD之電連接，以及形成於晶圓100之表面110內的任何主動電路。
圖3a展示互連基板180之橫截面視圖，該互連基板包括導電層182及絕緣層184。導電層182可為一或多層之Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料。可使用PVD、CVD、電解電鍍、無電極電鍍程序或其他合適金屬沈積程序形成導電層。導電層182提供跨基板180之水平電互連件，及基板180之頂表面186與底表面188之間的垂直電互連件。導電層182之部分可取決於半導體晶粒104及其他電性組件之設計及功能而為電共用或電隔離的。絕緣層184含有一或多層之SiO 2、Si 3N 4、SiON、Ta 2O 5、Al 2O 3、阻焊劑、聚醯亞胺、BCB、PBO及具有類似絕緣及結構性質之其他材料。可使用PVD、CVD、印刷、層壓、旋塗、噴塗、燒結或熱氧化形成絕緣層。絕緣層184提供導電層182之間的隔離。
在圖3b中，類似於圖1a之半導體104併有來自圖2h之混合基板160。亦即，混合基板160包括單個基板102，其中主動裝置形成於該基板內且一或多個IPD形成於該混合基板之相對側上，如圖2a至圖2h中所描述。
類似於圖1b，導電凸塊材料係使用蒸發、電解電鍍、無電極電鍍、落球（ball drop）或網版印刷程序沈積於導電層136（例如，導電層136a及136c）上。凸塊材料可為Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其組合，以及視情況選用之助熔劑溶液。舉例而言，凸塊材料可為共晶Sn/Pb、高鉛焊料或無鉛焊料。使用合適之附接或接合程序將凸塊材料接合至導電層136。在一個具體實例中，凸塊材料藉由將材料加熱超過其熔點而回焊以形成球或凸塊162。在一個具體實例中，凸塊162形成於具有潤濕層、障壁層及黏著層之UBM上。凸塊162亦可經壓縮接合或熱壓縮接合至導電層136。凸塊162表示可形成於導電層136上之一種類型之互連結構。互連結構亦可使用接合導線、導電膏、柱形凸塊、微型凸塊或其他電互連件。
類似於圖1c，使用鋸片或雷射切割工具經由鋸切道106將半導體晶圓100單粒化成含有混合基板160之個別半導體晶粒104。可檢測個別半導體晶粒104且對其進行電測試以識別單粒化之後的良裸晶粒或單元（KGD/KGU）。
具有形成於相對表面108及110上之IPD的半導體晶粒104經安置於互連基板180之表面186上並且電及機械地連接至導電層182。半導體晶粒104係運用朝向基板180之表面186定向的凸塊162使用取放操作定位於基板180上。
半導體晶粒104接觸互連基板180之表面186。圖3c說明電及機械地連接至基板180之導電層182的半導體晶粒104。
在圖3d中，接合導線190附接於來自圖2h之導電層150f與導電層182之間。
在3e中，使用膏印刷、壓縮模製、轉移模製、液體封裝物模製、真空層壓、旋塗或其他適合之塗覆器將封裝物或模製化合物194沈積於半導體晶粒104、接合導線190及互連基板180上及周圍。封裝物194可為聚合物複合材料，諸如具有填充劑之環氧樹脂、具有填充劑之環氧丙烯酸酯或具有適當填充劑之聚合物。封裝物194不導電、提供結構支撐且在環境上保護半導體裝置免受外部元件及污染物影響。
使用蒸發、電解電鍍、無電極電鍍、落球或網版印刷程序將導電凸塊材料沈積於表面188上之導電層182上。凸塊材料可為Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其組合，以及視情況選用之助熔劑溶液。舉例而言，凸塊材料可為共晶Sn/Pb、高鉛焊料或無鉛焊料。使用合適之附接或接合程序將凸塊材料接合至導電層182。在一個具體實例中，凸塊材料藉由將材料加熱超過其熔點而回焊以形成球或凸塊196。在一個具體實例中，凸塊196形成於具有潤濕層、障壁層及黏著層之UBM上。凸塊196亦可經壓縮接合或熱壓縮接合至導電層182。在一個具體實例中，凸塊196為用於耐久性並維持其高度的銅芯凸塊。凸塊196表示可形成於導電層182上之一種類型之互連結構。互連結構亦可使用接合導線、導電膏、柱形凸塊、微型凸塊或其他電互連件。
互連基板180與含有混合基板160之半導體晶粒104的組合構成半導體封裝198。在半導體封裝198內，接合導線190、導電層150及156、互連基板180及凸塊196提供用於形成於半導體晶圓100之表面108上的類似於151及153之IPD的電互連件，以及表面108內的主動組件。凸塊162、導電層130及136、互連基板180及凸塊196提供用於形成於半導體晶圓100之表面110上的類似於134及135之IPD的電互連件，以及表面110內的主動組件。半導體封裝體198中之混合基板160使用一個半導體晶圓100以在晶圓之兩側上形成IPD，因此相較於背景技術中描述的先前技術，減少所需要晶圓之數目。形成IPD之單個晶圓減少製造成本。
在另一具體實例中，圖4a說明形成於低電阻率半導體晶圓200內的主動半導體裝置，例如，雙極電晶體。在一個具體實例中，半導體晶圓200包括具有10 Ohm-cm之低電阻率的矽。N型半導體區208表示集極區，p型半導體區210表示基極區，n型半導體區212表示射極區，且區214可為NPN雙極電晶體216及218之集極接觸。替代地，PNP電晶體以及其他主動裝置可形成於晶圓200中。
在圖4b中，絕緣或鈍化層220係使用PVD、CVD、印刷、層壓、旋塗、噴塗、燒結或熱氧化形成於半導體晶圓200之表面221上。絕緣層220含有一或多層之SiO 2、Si 3N 4、SiON、Ta 2O 5、Al 2O 3、阻焊劑、聚醯亞胺、BCB、PBO及具有類似絕緣及結構性質之其他材料。在一個具體實例中，絕緣層220為氧化物。絕緣層220提供與表面222之隔離。
絕緣或鈍化層222係使用PVD、CVD、印刷、層壓、旋塗、噴塗、燒結或熱氧化而形成於絕緣層220上。絕緣層222含有一或多層之SiO 2、Si 3N 4、SiON、Ta 2O 5、Al 2O 3、阻焊劑、聚醯亞胺、BCB、PBO及具有類似絕緣及結構性質之其他材料。
在圖4c中，導電層224係使用PVD、CVD、電解電鍍、無電極電鍍程序或其他合適之金屬沈積程序而形成於半導體晶圓200之絕緣層222及表面221上。導電層224可為一或多層之Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料。導電層224操作為一M-cap基底層，亦即隨後形成之電容器的底部電極。
電阻層226形成於導電層224及絕緣層222上。電阻層226可為TaSi2或其他金屬矽化物、TaN、NiCr、TiN或摻雜之多晶矽。電阻層226之沈積涉及PVD或CVD，其中厚度匹配經設計表面電阻率。電阻層226之部分經移除，從而如所展示，留下電阻層226a及226b。
絕緣或鈍化層228係使用PVD、CVD、印刷、層壓、旋塗、噴塗、燒結或熱氧化而形成於絕緣層222、導電層224及電阻層226上。絕緣層228含有一或多層之SiO 2、Si 3N 4、SiON、Ta 2O 5、Al 2O 3、阻焊劑、聚醯亞胺、BCB、PBO及具有類似絕緣及結構性質之其他材料。在一個具體實例中，絕緣層228為氮化物。
在圖4d中，絕緣層228之部分經移除以曝露導電層224及絕緣層222，如所展示。導電層230係使用PVD、CVD、電解電鍍、無電極電鍍程序或其他合適金屬沈積程序形成於絕緣層222、電阻層226及絕緣層228上。導電層230可為一或多層之Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料。導電層230之部分可取決於半導體晶粒及附接至其的其他電性組件之設計及功能而為電共用或電隔離的。詳言之，導電層230a形成於絕緣層222上，導電層230b經由絕緣層228中之開口形成於電阻層226a上，導電層230c形成於絕緣層228上，且導電層230d及230e經由絕緣層228中之開口形成於電阻層226b上。導電層230c、絕緣層228、電阻層226a及M-cap導電層224之組合構成電容器或IPD 231。導電層230d、電阻層226b及導電層230e之組合構成電阻器233。導電層230的一部分可捲繞成一螺線以具有電感性質。因此，一或多個IPD形成於半導體晶圓200之表面221上。
絕緣或鈍化層232係使用PVD、CVD、印刷、層壓、旋塗、噴塗、燒結或熱氧化而形成於絕緣層222及導電層230上。絕緣層232含有一或多層之SiO 2、Si 3N 4、SiON、Ta 2O 5、Al 2O 3、阻焊劑、聚醯亞胺、BCB、PBO及具有類似絕緣及結構性質之其他材料。絕緣層232提供圍繞導電層230之隔離。絕緣層232之部分經移除以曝露導電層230以用於另外電互連。
在圖4e中，導電層234係使用PVD、CVD、電解電鍍、無電極電鍍程序或其他合適金屬沈積程序形成於導電層230及絕緣層232上。導電層234可為一或多層之Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料。導電層234之部分可取決於半導體晶粒及附接至其的其他電性組件之設計及功能而為電共用或電隔離。詳言之，導電層234a形成於導電層230a上並電連接至該導電層，導電層234b形成於導電層230b上並電連接至該導電層，導電層234c形成於導電層230c上並電連接至該導電層，導電層234d形成於導電層230d上並電連接至該導電層，且導電層234e形成於導電層230e上並電連接至該導電層。
絕緣或鈍化層236係使用PVD、CVD、印刷、層壓、旋塗、噴塗、燒結或熱氧化而形成於絕緣層232及導電層234上。絕緣層236含有一或多層之SiO2、Si3N4、SiON、Ta2O5、Al2O3、阻焊劑、聚醯亞胺、BCB、PBO及具有類似絕緣及結構性質之其他材料。絕緣層236提供圍繞導電層234之隔離。絕緣層236之部分經移除以曝露導電層234以用於另外電互連。
圖5a展示互連基板240之橫截面視圖，該互連基板包括導電層242及絕緣層244。導電層242可為一或多層之Al、Cu、Sn、Ni、Au、Ag或其他合適導電材料。可使用PVD、CVD、電解電鍍、無電極電鍍程序或其他合適金屬沈積程序形成導電層。導電層242提供跨基板240之水平電互連件，及基板240之頂表面246與底表面248之間的垂直電互連件。導電層242之部分可取決於半導體晶粒104及其他電性組件之設計及功能而為電共用或電隔離的。絕緣層244含有一或多層之SiO 2、Si 3N 4、SiON、Ta 2O 5、Al 2O 3、阻焊劑、聚醯亞胺、BCB、PBO及具有類似絕緣及結構性質之其他材料。可使用PVD、CVD、印刷、層壓、旋塗、噴塗、燒結或熱氧化形成絕緣層。絕緣層244提供導電層242之間的隔離。
在圖5b中，來自圖1a至圖1b之半導體晶粒104併有來自圖4e之混合基板238。亦即，混合基板238包括具有形成於基板內之主動裝置的單個基板200及形成於混合基板之一側上的一或多個IPD，如圖4a至圖4e中所描述。
在圖1c中，使用鋸片或雷射切割工具118經由鋸切道106將半導體晶圓100單粒化成含有混合基板238之個別半導體晶粒104。可檢測個別半導體晶粒104且對其進行電測試以識別單粒化之後的良裸晶粒或單元（KGD/KGU）。
具有形成於表面221上IPD的半導體晶粒104經安置於互連基板240之表面246上並且電及機械地連接至導電層242。半導體晶粒104係運用朝向基板240之表面246定向的凸塊114使用取放操作定位於基板240上。
半導體晶粒104接觸互連基板240之表面246。圖5c說明電及機械地連接至基板240之導電層242的半導體晶粒104。
在圖5d中，接合導線250附接於來自圖4e之導電層230f與導電層242之間。接合導線250提供用於形成於表面221上的類似於231及233之IPD的電互連。
在5e中，使用膏印刷、壓縮模製、轉移模製、液體封裝物模製、真空層壓、旋塗或其他適合之塗覆器將封裝物或模製化合物252沈積於半導體晶粒104、接合導線250及互連基板240上及周圍。封裝物252可為聚合物複合材料，諸如具有填充劑之環氧樹脂、具有填充劑之環氧丙烯酸酯或具有適當填充劑之聚合物。封裝物252不導電、提供結構支撐且在環境上保護半導體裝置免受外部元件及污染物影響。
使用蒸發、電解電鍍、無電極電鍍、落球或網版印刷程序將導電凸塊材料沈積於表面248上之導電層242上。凸塊材料可為Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其組合，以及視情況選用之助熔劑溶液。舉例而言，凸塊材料可為共晶Sn/Pb、高鉛焊料或無鉛焊料。使用合適之附接或接合程序將凸塊材料接合至導電層242。在一個具體實例中，凸塊材料藉由將材料加熱超過其熔點而回焊以形成球或凸塊196。在一個具體實例中，凸塊254形成於具有潤濕層、障壁層及黏著層之UBM上。凸塊254亦可經壓縮接合或熱壓縮接合至導電層242。在一個具體實例中，凸塊254為用於耐久性並維持其高度的銅芯凸塊。凸塊196表示可形成於導電層242上之一種類型之互連結構。互連結構亦可使用接合導線、導電膏、柱形凸塊、微型凸塊或其他電互連件。
互連基板240與具有形成於晶粒之一側上之IPD的半導體晶粒104之組合構成半導體封裝256。在半導體封裝256內，接合導線250、導電層230及234、互連基板240及凸塊254提供用於形成於表面221上的類似於231及233之IPD的電互連。凸塊114、互連基板240及凸塊254提供用於電晶體216及218之電互連，以及形成於半導體晶圓100之表面110內的其他主動裝置。半導體封裝體256中之混合基板238使用一個半導體晶圓200以在晶圓之一側上形成IPD，因此相較於背景技術中描述的先前技術，減少所需要晶圓之數目。減少形成IPD所需要的晶圓之數目減少製造成本。
圖6說明具有晶片載體基板或PCB 402之電性裝置400，其中複數個半導體封裝安置於PCB 402的表面上，包括半導體封裝198及256。電性裝置400可取決於應用而具有一種類型之半導體封裝，或多種類型之半導體封裝。
電性裝置400可為使用半導體封裝以執行一或多個電功能之獨立系統。替代地，電性裝置400可為較大系統之子組件。舉例而言，電性裝置400可為平板電腦、蜂巢式電話、數位攝影機、通信系統或其他電性裝置之部分。替代地，電性裝置400可為圖形卡、網路介面卡或可插入至電腦中之其他信號處理卡。半導體封裝可包括微處理器、記憶體、ASIC、邏輯電路、類比電路、RF電路、離散裝置或其他半導體晶粒或電性組件。小型化及減重為市場所接受之產品所必需的。可減小半導體裝置之間的距離以達成較高密度。
在圖6中，PCB 402提供通用基板以用於安置於PCB上之半導體封裝的結構支撐及電互連。使用蒸發、電解電鍍、無電極電鍍、網版印刷或其他適合之金屬沈積程序於PCB 402之表面上或層內形成導電信號跡線404。信號跡線404在半導體封裝、安裝組件及其他外部系統組件中之各者之間提供電連通。跡線404亦向半導體封裝中之各者提供電力及接地連接。
在一些具體實例中，半導體裝置具有兩個封裝層級。第一層級封裝為用於將半導體晶粒機械地且電附接至中間基板之技術。第二層級封裝涉及將中間基板機械附接且電附接至PCB。在其他具體實例中，半導體裝置僅可具有第一層級封裝，其中晶粒以機械方式及以電性方式直接安置於PCB上。出於說明之目的，包括接合導線封裝406及倒裝晶片408之若干類型之第一層級封裝展示於PCB 402上。另外，若干類型之第二層級封裝（包括球柵陣列（ball grid array；BGA）410、凸塊晶片載體（bump chip carrier；BCC）412、平面柵格陣列（land grid array；LGA）416、多晶片模組（multi-chip module；MCM）或SIP模組418、四邊扁平無引線封裝（quad flat non-leaded package；QFN）420、四邊扁平封裝422、嵌入式晶圓級球柵陣列（embedded wafer level ball grid array；eWLB）424及晶圓級晶片尺度封裝（wafer level chip scale package；WLCSP）426）經展示安置於PCB 402上。在一個具體實例中，eWLB 424係扇出晶圓級封裝（fan-out wafer level package；Fo-WLP）且WLCSP 426係扇入晶圓級封裝（fan-in wafer level package；Fi-WLP）。取決於系統要求，經組態有第一及第二層級封裝式樣以及其他電子組件之任何組合的半導體封裝之任何組合可連接至PCB 402。在一些具體實例中，電性裝置400包括單個附接之半導體封裝，而其他具體實例需要多個互連之封裝。藉由在單個基板上組合一或多個半導體封裝，製造商可將預製組件併入至電性裝置及系統中。由於半導體封裝包括複雜功能性，因此可使用較不昂貴組件及流線型的製造程序來製造電性裝置。所得裝置不大可能發生故障且製造起來不太昂貴，由此降低了消費者成本。
雖然已詳細說明本發明之一或多個具體實例，但熟習此項技術者將瞭解，可在不脫離如以下申請專利範圍中所闡述之本發明之範圍的情況下對彼等具體實例進行修改及調適。
100,200:半導體晶圓 102:基底基板材料 104:半導體晶粒/組件/半導體 106:鋸切道 108:第一表面 110:第二表面 112,122,130a,130b,130c,130d,130e,136,136a,136b,136c,136d,136e,142,150a,150b,150c,150d,150e,150f,156a,156b,156c,156d,156e,182,224,230a,230b,230c,230d,230e,230f,234a,234b,234c,234d,234e,242:導電層 114,162,196,254:球/凸塊 118:雷射切割工具 120,132,138,140,146,152,158,220,228,232,236:絕緣層/鈍化層 124a,124b,144a,144b,226a,226b:電阻層 126,184,222,244:絕緣層 134,151,231:電容器或整合式被動裝置（IPD） 135,153,233:電阻器 160,238:混合基板 180,240:互連基板 186,246:頂表面 188,248:底表面 190,250:接合導線 194,252:封裝物/模製化合物 198,256:半導體封裝 208,212:n型半導體區 210:p型半導體區 214:區 216,218:NPN雙極電晶體 221:表面 400:電性裝置 402:印刷電路板（PCB） 404:導電信號跡線 406:接合導線封裝 408:倒裝晶片 410:球狀柵格陣列（BGA） 416:平面柵格陣列（LGA） 418:多個晶片模組（MCM）/SIP模組 420:四邊扁平無引線封裝（QFN） 422:四邊扁平封裝 424:嵌入式晶圓級球狀柵格陣列（eWLB） 426:晶圓級晶片尺度封裝（WLCSP）
[圖1a]至[圖1c]說明具有由鋸切道分隔開之複數個第一半導體晶粒的第一半導體晶圓； [圖2a]至[圖2h]說明形成具有在主動半導體晶圓之相對側上之IPD之混合基板的程序； [圖3a]至[圖3e]說明在半導體封裝中安置圖2a至圖2h的具有IPD之混合基板； [圖4a]至[圖4e]說明形成具有在主動半導體晶圓之一側上之IPD之混合基板的另一程序； [圖5a]至[圖5e]說明在半導體封裝中安置圖4a至圖4e的具有IPD之混合基板；且 [圖6]說明具有安置於PCB之表面上的不同類型之封裝的印刷電路板（printed circuit board；PCB）。
100:半導體晶圓
102:基底基板材料
108:第一表面
110:第二表面
120,132,138,140,146,152,158:絕緣層/鈍化層
122,130a,130b,130c,130d,130e,136a,136b,136c,136d,136e,150a,150b,150c,150d,150e,150f,156a,156b,156c,156d,156e:導電層
124a,124b,144a,144b:電阻層
126:絕緣層
142:導電層
160:混合基板
170:表面

Claims (15)

  1. 一種半導體裝置，其包含： 半導體晶圓，其包括複數個半導體晶粒； 絕緣層，其形成於該半導體晶圓上；及 第一整合式被動裝置，其形成於該絕緣層上。
  2. 如請求項1之半導體裝置，其中該第一整合式被動裝置包括電容器、電阻器或電感器。
  3. 如請求項1之半導體裝置，其進一步包括第二整合式被動裝置，該第二整合式被動裝置形成於與該半導體晶圓之該第一表面相對的該半導體晶圓之第二表面上。
  4. 如請求項1之半導體裝置，其進一步包括互連結構，該互連結構形成於該第一整合式被動裝置上。
  5. 如請求項1之半導體裝置，其進一步包括主動裝置，該主動裝置形成於與該半導體晶圓之該第一表面相對的該半導體晶圓之第二表面中。
  6. 一種半導體裝置，其包含： 半導體晶圓，其包括複數個半導體晶粒；及 第一整合式被動裝置，其在該半導體晶粒之第一表面上方。
  7. 如請求項6之半導體裝置，其中該第一整合式被動裝置包括電容器、電阻器或電感器。
  8. 如請求項6之半導體裝置，其進一步包括第二整合式被動裝置，該第二整合式被動裝置形成於與該半導體晶粒之該第一表面相對的該半導體晶粒之第二表面上。
  9. 如請求項6之半導體裝置，其進一步包括互連結構，該互連結構形成於該第一整合式被動裝置上。
  10. 如請求項6之半導體裝置，其進一步包括主動裝置，該主動裝置形成於與該半導體晶粒之該第一表面相對的該半導體晶粒之第二表面中。
  11. 一種製造半導體裝置之方法，其包含： 提供半導體晶圓；及 在該半導體晶圓之第一表面上方形成第一整合式被動裝置。
  12. 如請求項11之方法，其中該第一整合式被動裝置包括一電容器、電阻器或電感器。
  13. 如請求項11之方法，其中該半導體晶圓具有低電阻率。
  14. 如請求項11之方法，其進一步包括在與該半導體晶圓之該第一表面相對的該半導體晶圓之第二表面上形成第二整合式被動裝置。
  15. 如請求項11之方法，其進一步包括在與該半導體晶圓之該第一表面相對的該半導體晶圓之第二表面中形成主動裝置。
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