KR20240019026A - 능동형 반도체 웨이퍼 위에 ipd를 갖는 하이브리드기판을 형성하는 반도체 디바이스 및 그 제조 방법 - Google Patents

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용택 이
오영 권
승만 홍
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스태츠 칩팩 피티이. 엘티디.
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Abstract

반도체 디바이스는 다수의 반도체 다이를 갖는 반도체 웨이퍼를 갖는다. 반도체 웨이퍼는 저 저항성이다. 반도체 웨이퍼 위에는 절연층이 형성된다. 제1 IPD는 절연층 위에 형성된다. 제1 IPD는 커패시터, 저항 또는 인덕터일 수 있다. 제2 IPD는 반도체 웨이퍼의 제1 표면과 반대편인 반도체 웨이퍼의 제2 표면 위에 형성된다. 제1 IPD 위에는 상호 접속 구조가 형성된다. 상호 접속 기판에는 상호 접속 기판 위에 배치된 반도체 다이가 제공된다. 상호 접속 구조와 상호 접속 기판 사이에는 본드 와이어가 형성된다. 선택적으로, 반도체 다이의 제1 표면과 반대편인 반도체 다이의 제2 표면에는 능동 소자가 형성된다. 반도체 다이는 하이브리드 기판을 통합하여 IPD와 능동 소자가 단일 기판으로부터 형성될 수 있도록 한다.

Description

능동형 반도체 웨이퍼 위에 IPD를 갖는 하이브리드 기판을 형성하는 반도체 디바이스 및 그 제조 방법{semiconductor device and mETHOD OF FORMING hybrid substrate with IPD over active semiconductor wafer}
본 발명은 일반적으로 반도체 디바이스에 관한 것으로, 보다 상세하게는 반도체 웨이퍼 액티브 영역 위에 IPD를 갖는 하이브리드 기판을 형성하는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
반도체 디바이스는 현대 전기 제품에서 흔히 볼 수 있다. 반도체 디바이스는 신호 처리, 고속 계산, 전자기 신호 송수신, 전기 디바이스 제어, 광 전기, 그리고 텔레비전 디스플레이용 시각적 이미지 생성과 같은 광범위한 기능을 수행한다. 반도체 디바이스는 통신, 전력 변환, 네트워크, 컴퓨터, 엔터테인먼트 및 소비자 제품 분야에서 사용된다. 반도체 디바이스는 군용 애플리케이션, 항공, 자동차, 산업용 컨트롤러 및 사무 장비에서도 찾아볼 수 있다.
반도체 디바이스는 필요한 전기적 기능을 수행하기 위해 종종 반도체 다이 및 하나 이상의 집적 수동 소자(IPD)를 포함한다. 예를 들어, 플립 칩 다이와 와이어 본드 IPD는 두 공정이 다르기 때문에 두 개의 웨이퍼를 사용하여 제조된다. 저 저항성 실리콘(Si)을 갖는 MOS 실리콘 웨이퍼는 능동 소자로 사용되며, 고 저항 Si 웨이퍼는 전기적 특성을 개선하기 위해 IPD를 위해 사용된다. 액티브 다이와 와이어 본드 IPD 다이는 서로 다른 Si 웨이퍼를 사용하기 때문에 추가 IPD 제작을 위해서는 고 저항 실리콘 웨이퍼가 필요하다. 액티브 다이와 와이어 본드 IPD 다이는 쌓이거나 나란히 놓일 수 있다. 액티브 디바이스와 IPD를 모두 형성하는 데 필요한 추가 웨이퍼는 제조 비용을 증가시킨다.
도 1a-1c은 쏘우 스트리트(saw street)로 분리된 다수의 제1 반도체 다이가 있는 제1 반도체 웨이퍼를 도시한다.
도 2a-2h는 액티브 반도체 웨이퍼의 반대쪽에 IPD가 있는 하이브리드 기판 형성 과정을 도시한다.
도 3a-3e는 도 2a-2h의 IPD가 있는 하이브리드 기판을 반도체 패키지 내에 배치하는 것을 도시한다.
도 4a-4e는 액티브 반도체 웨이퍼의 한쪽에 IPD가 있는 하이브리드 기판을 형성하는 또 다른 공정을 도시한다.
도 5a-5e는 도 4a-4e의 IPD가 있는 하이브리드 기판을 반도체 패키지 내에 배치하는 것을 도시한다.
도 6은 PCB 표면에 배치된 다양한 종류의 패키지가 있는 프린트된 회로 기판(PCB)을 도시한다.
본 발명은 숫자가 동일하거나 유사한 요소를 나타내는 도면을 참조하여 다음 설명에서 하나 이상의 실시 예로 설명된다. 본 발명은 본 발명의 목적을 달성하기 위한 최선의 형태의 관점에서 설명되지만, 첨부된 청구범위에 의해 정의된 발명 및 다음 상세한 설명 및 도면에 의해 뒷받침되는 이들의 등가물에 의해 정의되는 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 수정 및 등가물을 포함하도록 의도됨을 당업자는 이해할 것이다. 본 명세서에서 사용되는 "반도체 다이"라는 용어는 단어의 단수형 및 복수형을 모두 지칭하므로, 단일 반도체 디바이스 및 다중 반도체 디바이스 모두를 지칭할 수 있다.
반도체 디바이스는 일반적으로 프론트-엔드 제조 및 백엔드 제조의 두 가지 복잡한 제조 프로세스를 사용하여 제조된다. 프론트 엔드 제조는 반도체 웨이퍼의 표면에 다수의 다이를 형성하는 것을 포함한다. 웨이퍼의 각 다이는 기능적 전기 회로를 형성하기 위해 전기적으로 연결되는 능동 및 수동 전기 컴포넌트를 포함한다. 트랜지스터 및 다이오드와 같은 능동 전기 컴포넌트는 전류의 흐름을 제어하는 기능이 있다. 커패시터, 인덕터 및 저항과 같은 수동 전기 컴포넌트는 전기 회로 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 생성한다.
백-엔드 제조(Back-end manufacturing)는 완성된 웨이퍼를 개별 반도체 다이로 절단하거나 싱귤레이팅하고 구조적 지지, 전기적 상호 연결 및 환경적 격리를 위해 반도체 다이를 패키징하는 것을 지칭한다. 반도체 다이를 싱귤레이팅하기 위해 웨이퍼는 쏘우 스트리트(saw street) 또는 스크라이브(scribe)라고 불리는 웨이퍼의 비기능 영역을 따라 스코어링되고 절단된다. 웨이퍼는 레이저 절단 도구 또는 톱날을 사용하여 개별화된다. 싱귤레이션 후에, 개별 반도체 다이는 다른 시스템 컴포넌트와의 상호 연결을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판 상에 배치된다. 반도체 다이 위에 형성된 접촉 패드는 패키지 내의 접촉 패드에 연결된다. 전기 연결은 도전층, 범프, 스터드 범프, 도전성 페이스트 또는 와이어본드로 이루어질 수 있다. 물리적 지지와 전기적 절연을 제공하기 위해 패키지 위에 인캡슐런트 또는 기타 몰딩 재료가 증착된다. 그런 다음 완성된 패키지를 전기 시스템에 삽입하고 반도체 디바이스의 기능을 다른 시스템 컴포넌트에서 사용할 수 있게 된다.
도 1a는 구조적 지지를 위해 실리콘, 게르마늄, 인화알루미늄, 비화알루미늄, 비소화갈륨, 질화갈륨, 인화인듐, 탄화규소, 또는 다른 벌크 재료와 같은 베이스 기판 재료(102)를 갖는 반도체 웨이퍼(100)를 도시한다. 복수의 반도체 다이 또는 컴포넌트(104)는 비활성 다이 간 웨이퍼 영역 또는 쏘우 스트리트(106)에 의해 분리된 웨이퍼(100) 상에 형성된다. 쏘우 스트리트(saw street)(106)는 반도체 웨이퍼(100)를 개별 반도체 다이(104)로 싱귤레이트하기 위한 절단 영역을 제공한다. 일 실시 예에서, 반도체 웨이퍼(100)는 100-450 밀리미터(mm)의 폭 또는 직경을 갖는다.
도 1b는 반도체 웨이퍼(100)의 일부의 단면도를 도시한다. 전기 도전층(112)은 PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 다른 적절한 금속 증착 공정을 사용하여 형성된다. 도전층(112)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 또는 다른 적절한 전기 전도성 재료의 하나 이상의 층일 수 있다. 도전층(112)은 회로에 전기적으로 연결된 접촉 패드로서 작동한다.
전기 도전성 범프 재료는 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 인쇄 공정을 사용하여 도전층(112) 위에 증착된다. 범프 재료는 선택적인 플럭스 솔루션을 갖는, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납, 그리고 이들의 조합일 수 있다. 예를 들어, 범프 재료는 공융 Sn/Pb, 고연 땜납(high-lead solder) 또는 무연 땜납(lead-free solder)일 수 있다. 상기 범프 재료는 적절한 부착 또는 본딩 프로세스를 사용하여 도전층(112)에 본딩된다. 한 실시 예에서, 범프 재료는 볼 또는 범프(114)를 형성하기 위해 재료를 융점 이상으로 가열함으로써 리플로우 될 수 있다. 한 실시 예에서, 범프(114)는 선택적으로 습윤층, 장벽층, 및 접착 층을 갖는 하부 범프 금속화(UBM) 위에 형성된다. 범프(114)는 또한 도전층(112)에 압축 본딩되거나 열압착 본딩될 수 있다. 범프(114)는 도전층(112) 위에 형성될 수 있는 한 유형의 상호 연결 구조를 나타낸다. 상기 상호 연결 구조는 또한 본드 와이어, 도전성 페이스트, 스터드 범프, 마이크로 범프, 또는 기타 전기적 상호 접속을 사용할 수 있다.
도 2a는 반도체 다이(104) 내 도 1a의 반도체 웨이퍼(100)의 일부를 도시한다. 각 반도체 다이(104)는 제1 표면(108)과 제2 표면(110)을 갖는다. 제1 표면(108) 또는 제2 표면(110) 중 하나 또는 둘 모두는 다이 내부에 형성되고 다이의 전기 설계와 기능에 따라 전기적으로 상호 접속된, 능동 소자, 수동 소자, 도전체 층 및 유전체 층으로 구성된 아날로그 또는 디지털 회로를 포함한다. 예를 들어, 이 회로에는 아날로그 회로 또는 디지털 회로를 구현하기 위해 표면(108 또는 110) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 기타 회로 요소가 포함될 수 있다. 이 같은 회로로는 디지털 신호 프로세서(DSP), 주문형 반도체(ASIC), 메모리 또는 기타 신호 처리 회로가 있다.
PVD, CVD, 인쇄, 적층, 스핀 코팅, 분무 코팅, 소결 또는 열 산화를 사용하여 절연 또는 패시베이션 층(120)이 표면(110) 위에 형성된다. 절연층(120)은 규산화 실리콘(SiO2), 질화 실리콘(Si3N4), 산화질소 실리콘(SiON), 탄탈룸 오산화물(Ta2O5), 알루미늄 산화물(Al2O3), 솔더 저항, 폴리이미드, 벤젠싸이클로부텐(BCB), 폴리벤조아자올(PBO) 및 유사한 절연 및 구조적 특성을 가진 다른 물질의 한 개 이상의 층을 포함한다. 한 실시 예에서는 절연층(120)이 산화물로 구성된다. 절연층(120)은 표면(110)으로부터 절연을 제공한다.
도 2b에서는 PVD, CVD, 전해 도금, 비전기 도금 공정 또는 기타 적절한 금속 증착 공정을 사용하여 절연층(120)과 반도체 웨이퍼(100)의 표면(110) 위에 도전층(conductive layer)(122)이 형성된다. 도전층(122)은 Al, Cu, Sn, Ni, Au, Ag 또는 기타 적절한 전기 전도성 물질의 한 개 이상의 층으로 구성될 수 있다. 도전층(122)은 메소드 커패시터(M-cap) 기저 층, 즉 뒤이어 형성된 커패시터의 하부 전극으로서 작용한다.
도전층(122)과 절연층(120) 위에 저항층(124)이 형성된다. 저항층(124)은 탄탈룸 실리사이드(TaSi2) 또는 다른 금속 실리사이드, TaN, 니크롬(NiCr), TiN, 또는 도핑된 폴리실리콘 일 수 있다. 저항층(124)의 증착은 설계된 표면 저항(Rs)과 매치하는 두께를 갖는 PVD 또는 CVD를 포함할 수 있다. 저항층(124)의 일부가 제거되어, 도면에 도시된 것처럼 저항층(124a)(124b)을 남긴다.
절연 또는 패시베이션 층(126)은 PVD, CVD, 인쇄, 적층, 스핀 코팅, 분무 코팅, 소결 또는 열 산화를 사용하여 절연층(120), 도전층(122) 및 저항층(124) 위에 형성된다. 절연층(126)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 솔더 저항, 폴리이미드, BCB, PBO 및 유사한 절연 및 구조적 특성을 가진 다른 재료의 한 개 이상의 층을 포함한다. 한 실시 예에서 절연층(126)은 질화물로 구성된다.
도 2c에서는 도시된 바와 같이, 절연층(126)의 일부가 제거되어 도전층(122)과 절연층(120)을 노출하도록 한다. PVD, CVD, 전해 도금, 비전기 도금 공정 또는 기타 적절한 금속 증착 공정을 사용하여 절연층(120), 저항층(124) 및 절연층(126) 위에 도전층(130)이 형성된다. 도전층(130)은 Al, Cu, Sn, Ni, Au, Ag 또는 기타 적절한 전기 전도성 물질의 한 개 이상의 층으로 구성될 수 있다. 도전층(130)의 일부는 반도체 다이 및 해당되는 기타 전기 컴포넌트의 설계 및 기능에 따라 전기적으로 공통되거나 전기적으로 격리될 수 있다. 특히, 도전층(130a)은 절연층(120) 위에 형성되고, 도전층(130b)은 절연층(126)의 개구부를 통해 저항층(124a) 위에 형성된다. 도전층(130c)은 절연층(126) 위에 형성되고, 도전층(130d)(130e)은 절연층(126)의 개구부를 통해 저항층(124b) 위에 형성된다. 도전층(130c), 절연층(126), 저항층(124a), 그리고 M-캡 도전층(122)의 조합은 커패시터 또는 통합 패시브 디바이스(IPD)(134)를 구성한다. 도전층(130d), 저항층(124b), 그리고 도전층(130e)의 조합은 저항기(135)를 구성한다. 도전층(130)의 일부는 나선형으로 감겨 인덕턴스 특성을 나타낼 수 있다. 이에 따라, 반도체 웨이퍼(100)의 표면(110) 위에 하나 이상의 IPD가 형성된다.
절연 또는 패시베이션 층(132)은 PVD, CVD, 인쇄, 적층, 스핀 코팅, 분무 코팅, 소결 또는 열 산화를 사용하여 절연층(120)과 도전층(130) 위에 형성된다. 절연층(132)에는 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 솔더 저항, 폴리이미드, BCB, PBO 및 유사한 절연 및 구조적 특성을 가진 다른 재료의 한 개 이상의 층이 포함되어 있다. 절연층(132)의 부분은 도전층(130) 주위에 절연을 제공한다. 절연층(132)의 일부는 제거되어서, 추가적인 전기적 연결을 위해 도전층(130)을 노출시키도록 한다.
도 2d에서는 PVD, CVD, 전해 도금, 비전기 도금 공정 또는 기타 적절한 금속 증착 공정을 사용하여 도전층(130)과 절연층(132) 위에 도전층(136)이 형성된다. 도전층(136)은 Al, Cu, Sn, Ni, Au, Ag 또는 기타 적절한 전기 전도성 물질의 한 개 이상의 층으로 구성될 수 있다. 도전층(136)의 일부는 반도체 다이와 이에 부착된 다른 전기 컴포넌트의 설계 및 기능에 따라 전기적으로 공통되거나 전기적으로 격리될 수 있다. 특히, 도전층(136a)은 도전층(130a) 위에 형성되고 전기적으로 연결되며, 도전층(136b)는 도전층(130b) 위에 형성되고 전기적으로 연결된다. 또한, 도전층(136c)은 도전층(130c) 위에 형성되고 전기적으로 연결되며, 도전층(136d)은 도전층(130d) 위에 형성되고 전기적으로 연결된다. 마지막으로, 도전층(136e)는 도전층(130e) 위에 형성되고 전기적으로 연결된다. 도전층(130)(136)은 IPD(134)(135)와 같은 IPD 위에 형성된 연결 구조를 구성하며, IPD에 대한 전기적 연결 그리고 웨이퍼(100)의 표면(108) 내에 형성된 임의의 액티브 회로에 대한 전기적 연결을 제공한다.
절연 또는 패시베이션 층(138)은 PVD, CVD, 인쇄, 적층, 스핀 코팅, 분무 코팅, 소결 또는 열 산화를 사용하여 절연층(132)과 도전층(136) 위에 형성된다. 절연층(138)에는 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 솔더 저항, 폴리이미드, BCB, PBO 및 유사한 절연 및 구조적 특성을 가진 다른 재료의 한 개 이상의 층이 포함되어 있다. 절연층(138)은 도전층(136) 주위에 절연을 제공한다. 절연층(138)의 일부는 제거되어 전기적 연결을 위해 예를 들어, 도전층(136a)(136c)과 같은 도전층(136)을 노출시키도록 한다.
도 2e에서는 어셈블리가 뒤집히고, PVD, CVD, 인쇄, 적층, 스핀 코팅, 분무 코팅, 소결 또는 열 산화를 사용하여 반도체 웨이퍼(100)의 표면(108) 위에 절연 또는 패시베이션 층(140)이 형성된다. 절연층(140)에는 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 솔더 저항, 폴리이미드, BCB, PBO 및 유사한 절연 및 구조적 특성을 가진 다른 재료의 한 개 이상의 층이 포함되어 있다. 한 실시 예에서 절연층(140)은 산화물로 구성된다. 절연층(140)은 표면(108)으로부터 절연을 제공한다.
도 2f에서는, 도전층(142)이 PVD, CVD, 전해 도금, 비전기 도금 공정 또는 기타 적절한 금속 증착 공정을 사용하여 절연층(140)과 웨이퍼(100)의 표면(108) 위에 형성된다. 도전층(142)은 Al, Cu, Sn, Ni, Au, Ag 또는 기타 적절한 전기 전도성 물질의 한 개 이상의 층으로 구성될 수 있다. 도전층(142)은 M-cap기반층으로 작용하며, 특히 이후에 형성되는 커패시터의 하부 전극으로 작용한다.
도전층(142)과 절연층(140) 위에 저항층(144)이 형성된다. 저항층(144)은 TaSi2 또는 다른 금속 실리사이드, TaN, NiCr, TiN 또는 도핑된 폴리 실리콘으로 구성될 수 있다. 저항층(144)의 증착은 설계된 표면 저항에 맞는 두께를 갖는 PVD 또는 CVD를 사용하여 이루어질 수 있다. 저항층(144)의 일부가 제거되어 저항층(144a)(144b)을 남긴다.
절연 또는 패시베이션 층 146은 PVD, CVD, 인쇄, 적층, 스핀 코팅, 분무 코팅, 소결 또는 열 산화를 사용하여 절연층(140), 도전층(142) 및 저항층(144) 위에 형성된다. 절연층(146)에는 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 솔더 저항, 폴리이미드, BCB, PBO 및 유사한 절연 및 구조적 특성을 가진 다른 재료의 한 개 이상의 층이 포함되어 있다. 한 실시 예에서, 절연층(146)은 질화물로 구성된다.
도 2g에서 절연층(146)의 일부를 제거하여, 도전층(142)과 절연층(140)을 노출시키도록 한다. PVD, CVD, 전해 도금, 무전도 도금 공정 또는 기타 적절한 금속 증착 공정을 사용하여 도전층(150)이 절연층(140), 저항층(144) 및 절연층(146) 위에 형성된다. 도전층(150)은 Al, Cu, Sn, Ni, Au, Ag 또는 기타 적절한 전기 전도 재료로 구성될 수 있다. 도전층(150)의 일부는 반도체 다이의 설계 및 기능에 따라 전기적으로 공통적이거나 전기적으로 격리될 수 있다. 특히, 도전층(150a)은 절연층(140) 위에 형성되고, 도전층(150b)는 절연층(146)의 개방부를 통해 저항층(144a) 위에 형성되며, 도전층(150c)은 절연층(146) 위에 형성되고, 도전층(150d)(150e)은 절연층(146)의 개방부를 통해 저항층(144b) 위에 형성된다. 도전층(150c), 절연층(146), 저항층(144a) 및 M-cap 도전층(142)의 조합은 커패시터 또는 IPD(151)를 형성한다. 도전층(150d), 저항층(144b) 및 도전층(150e)의 조합은 저항기(153)를 형성한다. 도전층(150)의 일부는 나선형으로 감겨 인덕티브 특성을 갖출 수 있다. 따라서, 하나 이상의 IPD가 반도체 웨이퍼(100)의 표면(108) 위에 형성된다.
절연 또는 패시베이션 층(152)은 PVD, CVD, 인쇄, 적층, 스핀 코팅, 분무 코팅, 소결 또는 열 산화 공정을 사용하여 절연층(140)과 도전층(150) 위에 형성된다. 절연층(152)에는 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 솔더 저항, 폴리이미드, BCB, PBO 및 유사한 절연 및 구조적 특성을 가진 다른 재료의 하나 이상의 층이 포함된다. 절연층(152)은 도전층(150) 주변에 절연을 제공한다. 절연층(152)의 일부를 제거하여 추가적인 전기적 연결을 위해 도전층(150)을 노출시킬 수 있다.
도 2h에서, 도전층(156)은 PVD, CVD, 전해 도금, 비전해 도금 공정 또는 기타 적절한 금속 증착 공정을 사용하여 도전층(150)과 절연층(152) 위에 형성된다. 도전층(156)은 Al, Cu, Sn, Ni, Au, Ag 또는 기타 적절한 전기 전도성 재료의 하나 이상의 층일 수 있다. 도전층(156)의 일부는 반도체 다이의 설계 및 기능에 따라 전기적으로 공통이거나 전기적으로 격리될 수 있다. 특히, 도전층(156a)은 도전층(150a)과 전기적으로 연결되어 그 위에 형성되며, 도전층(156b)은 도전층(150b)과 전기적으로 연결되어 그 위에 형성되고, 도전층(156c)은 도전층(150c)과 전기적으로 연결되어 그 위에 형성되며, 도전층(156d)은 도전층(150d)과 전기적으로 연결되어 그 위에 형성되고, 도전층(156e)은 도전층(150e)과 전기적으로 연결되어 그 위에 형성된다.
절연층 또는 패시베이션 층(158)은 PVD, CVD, 인쇄, 라미네이션, 스핀 코팅, 분사 도장, 소결 또는 열 산화를 사용하여 절연층(152)과 도전층(156) 위에 형성된다. 절연층(158)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 솔더 저항, 폴리이미드, BCB, PBO 및 유사한 절연 및 구조적 특성을 가진 다른 재료 중 하나 이상으로 이루어져 있다. 절연층(158)은 도전층(156)을 둘러싸고 절연을 제공한다. 절연층(158)의 일부가 제거되어 추가적인 전기적 연결을 위해 도전층(156)을 노출시키도록 한다. 도전층(150)(156)은 (151)(153)과 같은 IPD 위에 형성된 상호 접속 구조를 구성하여, IPD 및 웨이퍼(100)의 표면(110) 내에 형성된 모든 액티브 회로에 대한 전기적 연결을 제공한다.
도 3a는 상호 접속 기판(180)을 나타내며, 이 기판은 도전층(182)과 절연층(184)을 포함한다. 도전층(182)은 Al, Cu, Sn, Ni, Au, Ag 또는 기타 적절한 전기 전도 재료로 이루어질 수 있다. 도전층은 PVD, CVD, 전해 도금, 무전 도금 공정 또는 기타 적절한 금속 증착 공정을 사용하여 형성될 수 있다. 도전층(182)은 기판(180) 상에서 수평적인 상호 접속을 제공하며, 기판(180)의 상부 표면(186)과 하부 표면(188) 사이에서 수직적인 상호 접속을 제공한다. 도전층(182)의 일부는 반도체 다이(104) 및 기타 전기적 구성 요소의 설계 및 기능에 따라 전기적으로 공통되거나 분리될 수 있다. 절연층(184)에는 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 솔더 저항, 폴리이미드, BCB, PBO 및 유사한 절연 및 구조적 특성을 가진 다른 재료의 하나 이상의 층이 포함되어 있다. 절연층은 PVD, CVD, 인쇄, 라미네이션, 스핀 코팅, 스프레이 코팅, 소결 또는 열 산화 공정을 사용하여 형성될 수 있다. 절연층(184)은 도전층(182)들 간의 격리를 제공한다.
도 3b에서는 도 1a와 유사한 반도체(104)가 도 2h의 하이브리드 기판(160)을 포함하고 있다. 즉, 하이브리드 기판(160)은 도 2a-2h에서 도시한 것과 같이, 기판 내에 형성된 능동 소자를 갖는 단일 기판(102) 그리고 하이브리드 기판의 반대쪽 면에 형성된 하나 이상의 IPD를 포함한다.
도 1b와 유사하게, 전기적으로 전도성인 범프 재료가 증발, 전해 도금, 비전해 도금, 볼 드롭 또는 스크린 인쇄 공정을 통해 도전층(136a)(136b) 위에 적층된다. 범프 재료는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더(solder) 등과 이들의 조합으로 이루어질 수 있으며, 선택적으로 플럭스 용액(flux solution)이 함께 사용될 수 있다. 예를 들어, 범프 재료는 유텍틱(eutectic) Sn/Pb, 높은 납 땜납(lead solder), 또는 무납 땜납일 수 있다. 범프 재료는 적절한 부착 또는 결합 공정을 통해 도전층(136)과 결합된다. 한 예에서는, 범프 재료가 재료를 용융점 이상으로 가열함에 의해 리플로우 되어서, 볼 또는 범프(162)를 형성하도록 한다. 한 실시 예에서는, 범프(162)가 웨팅(wetting)층, 차폐층 및 접착층을 갖춘 UBM 위에 형성된다. 범프(162)는 또한 압축 결합 또는 열압축 결합을 통해 도전층(136)에 결합될 수도 있다. 범프(162)는 도전층(136) 위에 형성될 수 있는 한 유형의 상호 접속 구조를 나타낸다. 상기 상호 접속 구조는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프 또는 기타 전기적 상호 접속을 사용할 수 있다.
도 1c와 유사하게, 반도체 웨이퍼(100)는 톱날이나 레이저 절단 도구를 사용하여 쏘우 스트리트(106)를 따라 하이브리드 기판(160)을 포함하는 개별적인 반도체 다이(104)로 분리된다. 이 같은 개별적인 반도체 다이(104)는 싱귤레이션 후에 잘 작동하는 다이나 잘 작동하는 유닛 (KGD/KGU)을 식별하기 위해, 검사되며 전기적인 테스트를 받을 수 있다.
반도체 다이(104)는 IPD가 마주하는 표면(108)(110)상에 형성되며, 상호 접속 기판(180)의 표면(186) 상에 배치되고, 전기적으로 기계적으로 도전층(182)에 연결된다. 반도체 다이(104)는 픽 앤 플레이스 작업을 통해 기판(180) 위에 위치시키며, 범프(162)는 기판(180)의 표면(186)을 향하도록 배치된다.
반도체 다이(104)가 상호 접속 기판(180)의 표면(186)과 접촉하게 되었다. 도 3c에서는 반도체 다이(104)가 기판(180)의 도전층(182)에 전기적으로 기계적으로 연결됨을 도시한다.
도 3d에서는 도 2h의 도전층(150f)과 도전층(182) 사이에 본드 와이어(190)가 연결되어 있다.
도 3e에서는 페이스트 프린팅, 압축 성형, 전달 성형, 액체 캡슐링 성형, 진공 라미네이션, 스핀 코팅 또는 기타 적절한 방법을 사용하여 인캡슐런트 또는 몰딩 화합물(194)이 반도체 다이(104), 본드 와이어(190) 및 상호 접속 기판(180) 위에 증착된다. 인캡슐런트(194)는 에폭시 수지와 충진제, 에폭시 아크릴레이트와 충진제, 또는 적절한 충진제가 포함된 폴리머와 같은, 폴리머 복합 재료일 수 있다. 인캡슐런트(194)는 비 전도성이고, 구조적인 지지를 제공하며, 외부 요소와 오염물로부터 반도체 디바이스를 환경적으로 보호한다.
전기적으로 전도성을 가진 범프 재료가 증발, 전기적 도금, 비전기적 도금, 볼 드롭 또는 스크린 인쇄 공정을 사용하여 표면(188)의 도전층(182) 위에 적층된다. 범프 재료는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 또는 이들의 조합일 수 있으며, 선택적인 플럭스 용액이 함께 사용될 수 있다. 예를 들어, 범프 재료는 유텍틱(eutectic) Sn/Pb, 고납 솔더 또는 무납 솔더일 수 있다. 범프 재료는 적절한 부착 또는 접합 공정을 사용하여 도전층(182)에 접착된다. 한 실시 예에서는, 범프 재료가 용융점 이상으로 가열되어 볼 또는 범프(196)를 형성하기 위해 리플로우된다. 한 실시 예에서, 범프(196)는 웨팅(wetting)층, 차폐층, 접착제 층을 갖는 UBM 위에 형성된다. 범프(196)는 또한 압축 접착 또는 열 압착을 통해 도전층(182)에 접착될 수 있다. 한 실시 예에서, 범프(196)는 내구성을 제공하고 높이를 유지하기 위한 구리 코어 범프로 구성된다. 범프(196)는 도전층(182) 위에 형성될 수 있는 한 종류의 상호 접속 구조를 나타낸다. 이 같은 상호 접속 구조는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프 또는 기타 형태의 전기적 상호 접속을 사용할 수 있다.
하이브리드 기판(160)을 포함하는 반도체 다이(104)와 상호 접속 기판(180)의 조합은 반도체 패키지(198)를 구성한다. 반도체 패키지(198) 내에서, 본드 와이어(190), 도전층(150)(156), 상호 접속 기판(180), 그리고 범프(196)는 반도체 웨이퍼(100)의 표면(108) 위에 형성된 IPD(151)(153) 및 표면(108) 내의 능동 구성요소들을 위한 전기적 상호 접속을 제공한다. 또한, 범프(162), 도전층(130)(136), 상호 접속 기판(180), 그리고 범프(196)는 반도체 웨이퍼(100)의 표면(110) 위에 형성된 IPD(134)(135) 및 표면(110) 내의 능동 구성요소들을 위한 전기적 상호 접속을 제공한다. 반도체 패키지(198) 내의 하이브리드 기판(160)은 하나의 반도체 웨이퍼(100)를 사용하여, 웨이퍼의 양면에서 IPD를 형성하므로, 기존 기술에서 설명된 것과 비교하여 필요한 웨이퍼의 수를 줄일 수 있다. IPD를 형성하기 위한 단일 웨이퍼는 생산 비용을 절감할 수 있다.
또 다른 실시 예에서, 도 4a에서는 저 저항성 반도체 웨이퍼(200) 내에 형성된 능동형 반도체 디바이스, 즉 양극성 트랜지스터를 도시한다. 한 실시 예에서, 반도체 웨이퍼(200) 에는 10 옴-센티미터의 저 저항성을 가진 실리콘이 포함된다. n-형 반도체 영역(208)은 컬렉터 영역을 나타내고, p-형 반도체 영역(210)은 베이스 영역을 나타내며, n-형 반도체 영역(212)은 에미터 영역을 나타내고, 영역(214)는 NPN 양극성 트랜지스터(216)(218)의 컬렉터 접점일 수 있다. 선택적으로, PNP 트랜지스터 및 다른 능동 소자들은 웨이퍼(200) 내에 형성될 수 있다.
도 4b에서는, PVD, CVD, 인쇄, 적층, 스핀 코팅, 스프레이 코팅, 소결 또는 열 산화 공정을 사용하여 절연 또는 패시베이션 층(220)이 반도체 웨이퍼(200) 의 표면(221) 위에 형성된다. 절연층(220)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 솔더 저항, 폴리이미드, BCB, PBO 및 이들과 유사한 절연 및 구조적 특성을 가진 다른 재료의 하나 이상의 층을 포함한다. 한 실시 예에서, 절연층(220)은 산화물로 이루어져 있다. 절연층(220)은 표면(222)로부터의 절연을 제공한다.
절연 또는 패시베이션 층(222)은 PVD, CVD, 인쇄, 적층, 스핀 코팅, 스프레이 코팅, 소결 또는 열 산화 공정을 사용하여 절연층(220) 위에 형성된다. 절연층(222)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 솔더 저항, 폴리이미드, BCB, PBO 및 이들과 유사한 절연 및 구조적 특성을 가진 다른 재료의 하나 이상의 층을 포함한다.
도 4c에서는 PVD, CVD, 전해 도금, 비전기 도금 공정 또는 기타 적절한 금속 증착 공정을 사용하여 절연층(222)과 반도체 웨이퍼(200)의 표면(221) 위에 도전층(224)이 형성된다. 도전층(224)은 Al, Cu, Sn, Ni, Au, Ag 또는 기타 적절한 전기 전도성 재료로 이루어진 하나 이상의 층일 수 있다. 도전층(224)은 M-cap 기저층, 즉 뒤에 형성되는 커패시터의 하부 전극으로 작용한다.
도전층(224)과 절연층(222) 위에 저항층(226)이 형성된다. 저항층(226)은 TaSi2 또는 기타 금속 실리사이드, TaN, NiCr, TiN 또는 도핑된 폴리실리콘으로 구성될 수 있다. 저항층(226)의 증착은 설계된 표면 저항에 맞는 두께를 갖는 PVD 또는 CVD를 포함한다. 저항층(226) 일부가 제거되어, 도면에 도시된 바와 같이 저항층(226a)(226b)을 남긴다.
절연층(222), 도전층(224), 그리고 저항층(226) 위에 PVD, CVD, 인쇄, 라미네이션, 스핀 코팅, 스프레이 코팅, 소결 또는 열 산화법을 사용하여 절연 또는 패시베이션 층(228)이 형성된다. 절연층(228)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 솔더 저항, 폴리이미드, BCB, PBO, 및 이들과 유사한 절연 및 구조적 특성을 가진 하나 이상의 층을 포함한다. 일부 실시 예에서, 절연층(228)은 질화물로 이루어져 있다.
도 4d에서, 절연층(228)의 일부가 제거되어 도시된 바와 같이 도전층(224)과 절연층(222)을 노출시킨다. 도전층(230)은 PVD, CVD, 전해 도금, 비전해 도금 공정 또는 기타 적절한 금속 증착 공정을 사용하여 절연층(222), 저항층(226), 그리고 절연층(228) 위에 형성된다. 도전층(230)은 Al, Cu, Sn, Ni, Au, Ag 또는 기타 적절한 전기 전도재로 이루어진 하나 이상의 층일 수 있다. 도전층(230)의 일부는 반도체 다이와 그에 부착된 다른 전기 컴포넌트의 설계 및 기능에 따라 전기적으로 공통 또는 격리될 수 있다. 특히, 도전층(230a)은 절연층(222)위에 형성되며, 도전층(230b)은 절연층(228)의 개구부를 통해 저항층(226a) 위에 형성되고, 도전층(230c)은 절연층(228) 위에 형성되며, 도전층(230d)(230e)은 절연층(228)의 개구부를 통해 저항층(226b) 위에 형성된다. 도전층(230c), 절연층(228), 저항층(226a), M-cap 도전층(224)의 조합은 커패시터 또는 IPD(231)를 구성한다. 도전층(230d), 저항층(226b), 도전층(230e)의 조합은 저항기(233)를 구성한다. 도전층(230)의 일부는 나선 형태로 감겨져 유도 특성을 가질 수 있다. 따라서, 하나 이상의 IPD가 반도체 웨이퍼(200)의 표면(221) 위에 형성된다.
절연 또는 패시베이션 층(232)은 PVD, CVD, 인쇄, 적층, 스핀 코팅, 분무 도장, 소결 또는 열 산화법을 사용하여 절연층(222)과 도전층(230) 위에 형성된다. 절연층(232)에는 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 솔더 저항, 폴리이미드, BCB, PBO 및 이들과 유사한 절연 및 구조적 특성을 가진 다른 재료의 하나 이상의 층이 포함되어 있다. 절연층(232)은 도전층(230) 주변에 절연을 제공한다. 절연층(232)의 일부를 제거하여 전기적 상호 접속을 위해 도전층(230)을 노출시킨다.
도 4e에서 도전층(234)이 PVD, CVD, 전해 도금, 비전기 도금 공정 또는 기타 적절한 금속 증착 공정을 사용하여 도전층(230)과 절연층(232) 위에 형성된다. 도전층(234)은 Al, Cu, Sn, Ni, Au, Ag 또는 기타 적절한 전기 전도 재료의 하나 이상의 층으로 구성될 수 있다. 도전층(234)의 일부는 반도체 다이 및 연결된 다른 전기 구성 요소의 설계 및 기능에 따라 전기적으로 공통이거나 전기적으로 분리될 수 있다. 특히, 도전층(234a)은 도전층(230a) 위에 형성되고 전기적으로 연결되며, 도전층(234b)은 도전층(230b) 위에 형성되고 전기적으로 연결되며, 도전층(234c)은 도전층(230c) 위에 형성되고 전기적으로 연결되며, 도전층(234d)은 도전층(230)d 위에 형성되고 전기적으로 연결되고, 도전층(234e)은 도전층(230e) 위에 형성되고 전기적으로 연결된다.
PVD, CVD, 인쇄, 적층, 스핀 코팅, 스프레이 코팅, 소결 또는 열 산화 공정을 사용하여 절연 또는 패시베이션 층(236)이 절연층(232)과 도전층(234) 위에 형성된다. 절연층(236)에는 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 솔더 저항, 폴리이미드, BCB, PBO 및 이들과 유사한 절연 및 구조적 특성을 가진 다른 재료의 하나 이상의 층이 포함된다. 절연층(236)은 도전층(234) 주위에 격리 기능을 제공한다. 절연층(236)의 일부는 제거되어서, 추가적인 전기적 상호 접속을 위해 도전층(234)을 노출하도록 한다.
도 5a는 도전층(242)과 절연층(244)을 포함하는 상호 접속 기판(240)의 단면도를 도시한다. 도전층(242)은 Al, Cu, Sn, Ni, Au, Ag 또는 기타 적절한 전기 전도재의 하나 이상의 층으로 구성될 수 있다. 도전층은 PVD, CVD, 전해 도금, 비전해 도금 공정 또는 기타 적절한 금속 증착 공정을 통해 형성될 수 있다. 도전층(242)은 기판(240)을 횡방향으로 가로질러 전기적으로 상호 접속하며, 또한 기판(240)의 상부 표면(246)과 하부 표면(248) 사이에서 수직 방향으로 전기적 상호 접속을 제공한다. 도전층(242)의 일부는 반도체 다이(104)와 다른 전기 컴포넌트의 설계 및 기능에 따라 전기적으로 공통되거나 전기적으로 격리될 수 있다. 절연층(244)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 솔더 저항, 폴리이미드, BCB, PBO, 및 이들과 유사한 절연 및 구조적 특성을 가진 하나 이상의 층으로 구성된다. 절연층은 PVD, CVD, 인쇄, 적층, 스핀 코팅, 분무 코팅, 소결 또는 열 산화 공정을 사용하여 형성될 수 있다. 절연층(244)은 도전층(242)들 사이의 격리 기능을 제공한다.
도 5b에서는, 도 1a-1b에서의 반도체 다이(104)가 도 4e에서의 하이브리드 기판(238)을 포함한다. 즉, 도 4a-4e에서 도시된 바와 같이, 하이브리드 기판(238)이 단일 기판(200)을 포함하고 있으며, 동일 기판 내에서 능동 소자가 형성되고, 상기 하이브리드 기판의 한 측면 위에서 하나 이상의 IPD가 형성된다.
도 1c에서 반도체 웨이퍼(100)는 쏘우 스트리트(106)을 통해 톱날이나 레이저 절단 도구(118)를 사용하여 하이브리드 기판(238)을 포함하는 개별 반도체 다이(104)로 싱귤레이트된다. 개별 반도체 다이(104)는 싱귤레이션 후에 알려진 잘 동작하는 다이 또는 잘 동작하는 유닛(KGD/KGU)을 확인하기 위해 점검되고 전기적으로 테스트될 수 있다.
IPD가 표면(221) 상에 형성된 반도체 다이(104)는 상호 접속 기판(240)의 표면(246)에 배치되며, 전기적으로 및 기계적으로 도전층(242)에 연결된다. 반도체 다이(104)는 범프(114)가 기판(240)의 표면(246)을 향하도록 배치하는 픽 앤 플레이스(pick and place)를 사용하여 기판(240) 위에 위치하여진다.
반도체 다이(104)는 상호 접속 기판(240)의 표면(246)과 접촉된다. 도 5c는 반도체 다이(104)가 기판(240)의 도전층(242)에 전기적으로 및 기계적으로 연결됨을 도시한다.
도 5d에서는, 도 4e로부터의 도전층(230f)과 도전층(242) 사이에 본드 와이어(250)가 부착된다. 본드 와이어(250)는 표면(221) 위에 형성된 (231)(233)과 같은 IPD를 위한 전기적 상호 접속을 제공한다.
도 5e에서는 페이스트 프린팅, 압축 성형, 전달 성형, 액체 인캡슐런트 몰딩, 진공 라미네이션, 스핀 코팅 또는 기타 적절한 애플리케이터를 사용하여 인캡슐런트 또는 몰딩 화합물(252)이 반도체 다이(104), 본드 와이어(250) 및 상호 접속 기판(240) 위와 그 주위에 증착된다. 인캡슐런트(252)는 에폭시 수지와 충전재, 에폭시 아크릴레이트와 충전재, 또는 폴리머와 적절한 충전재와 같은, 고분자 복합재료일 수 있다. 인캡슐런트(252)는 비 전도성이며 구조적 지지를 제공하고, 외부 요소 및 오염물로부터 반도체 디바이스를 환경적으로 보호한다.
전기 전도성 범프 재료가 증발, 전해 도금, 비전해 도금, 볼 드롭 또는 스크린 프린팅 공정을 사용하여 표면(248) 상에서 도전층(242) 위에 적층된다. 범프 재료는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, solder 또는 이들의 조합으로 구성될 수 있으며 선택적인 플럭스 용액이 함께 사용될 수 있다. 예를 들어, 범프 재료는 유텍틱 Sn/Pb, 고납 땜납 또는 무납 땜납일 수 있다. 범프 재료는 적절한 부착 또는 접합 공정을 사용하여 도전층(242)에 결합된다. 한 실시 예에서는, 볼 또는 범프(196)를 형성하기 위해 범프 재료를 용융점 이상으로 가열하여 범프 재료가 리플로우된다. 한 실시 예에서는, 범프(254)가 웨팅층, 차폐층 및 접착층을 갖는 UBM 위에 형성된다. 범프(254)는 또한 도전층(242)에 압축 접착되거나 열압착 접착 결합될 수도 있다. 한 실시 예에서, 범프(254)는 내구성과 높이 유지를 위해 구리 코어 범프로 구성된다. 범프(196)는 도전층(242) 위에 형성될 수 있는 한 종류의 상호 접속 구조를 나타낸다. 이 같은 상호 접속 구조는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프 또는 기타 전기 상호 접속을 활용할 수 있다.
상호 접속 기판(240)과 IPD가 다이의 한쪽 면에 형성된 반도체 다이(104)의 결합이 반도체 패키지(256)를 구성한다. 반도체 패키지(256) 내에서 본드 와이어(250), 도전층(230)(234), 상호 접속 기판(240) 및 범프(254)는 표면(221)에 형성된 (231)(233)과 같은 IPD에 대한 전기적 상호 접속을 제공한다. 범프(114), 상호 접속 기판(240) 및 범프(254)는 트랜지스터(216)(218) 및 반도체 웨이퍼(100)의 표면(110)에 형성된 다른 능동 소자들의 전기적 상호 접속을 제공한다. 반도체 패키지(256)의 하이브리드 기판(238)은 웨이퍼의 한쪽 면에 IPD를 형성하기 위해 하나의 반도체 웨이퍼(200)를 사용하며, 따라서 배경 기술에서 기술된 기존 기술에 비해 필요한 웨이퍼의 수를 줄여 제조 비용을 감소시킨다. IPD를 형성하기 위해 필요한 웨이퍼의 수를 줄이는 것은 제조 비용을 낮출 수 있다.
도 6은 PCB 402 또는 칩 캐리어 기판을 가지고 있는 전기 장치(400)를 도시하며, 이 전기 장치에는 반도체 패키지(198)(256)를 포함하는, PCB 402의 표면에 배치된 다수의 반도체 패키지가 있다. 전기 장치(400)는 응용에 따라 한 종류의 반도체 패키지 또는 다양한 종류의 반도체 패키지를 가질 수 있다.
전자 디바이스(400)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템일 수 있다. 대안적으로, 전자 디바이스(400)는 더 큰 시스템의 하위 컴포넌트일 수 있다. 예를 들어, 전자 디바이스(400)는 태블릿, 셀룰러 폰, 디지털 카메라, 통신 시스템 또는 기타 전자 디바이스의 일부일 수 있다. 선택적으로 전자 디바이스(400)는 또한 그래픽 카드, 네트워크 인터페이스 카드 또는 컴퓨터에 삽입되는 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, ASIC, 논리 회로, 아날로그 회로, RF 회로, 개별 장치, 또는 기타 반도체 다이 또는 전기 컴포넌트를 포함할 수 있다. 제품이 시장에서 인정받기 위해서는 소형화와 경량화가 필수적이다. 고밀도화를 위해 반도체 디바이스 사이의 거리를 줄일 수 있다.
도 6에서, PCB(402)는 PCB 상에 배치된 반도체 패키지의 구조적 지지 및 전기적 상호 접속을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(404)는 증착, 전해 도금, 무전해 도금, 스크린 인쇄 또는 기타 적절한 금속 증착 공정을 사용하여 PCB(402)의 표면 위에 또는 층 내에 형성된다. 신호 트레이스(404)는 반도체 패키지, 장착된 컴포넌트 및 기타 외부 시스템 또는 컴포넌트 간의 전기 통신을 제공한다. 트레이스(404)는 또한 반도체 패키지 각각으로 전원 및 접지 연결을 제공하기도 한다.
일부 실시 예에서, 반도체 디바이스는 2개의 패키징 레벨을 갖는다. 제1단계 패키징은 반도체 다이를 중간 기판에 기계적으로 전기적으로 부착하는 기술이다. 제2단계 패키징은 중간 기판을 PCB에 기계적으로 전기적으로 부착하는 것을 포함한다. 다른 실시 예에서, 반도체 디바이스는 다이가 기계적으로 전기적으로 PCB에 직접 장착되는 제1단계 패키징만을 가질 수 있다.
예시를 위해, 본드 와이어 패키지(406) 및 플립칩(408)을 포함하는 여러 유형의 제1 단계 패키징이 PCB(402) 상에 도시되어 있다. 추가로 볼 그리드 어레이(BGA)(410), 범프 칩 캐리어(BCC)(412), 랜드 그리드 어레이(LGA)(416), 멀티칩 모듈(MCM), SIP 모듈(418), 쿼드 플랫 무연 패키지(QFN)(420), 쿼드 플랫 패키지(422) 및 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB)(424), 그리고 웨이퍼 레벨 칩 스케일 패키지(WLCS SP)(426)가 PCB(402) 상에 배치된 것으로 도시되어 있다. 일 실시 예에서, eWLB(424)는 팬-아웃 웨이퍼 레벨 패키지(Fo-WLP)이고 WLCSP(426)는 팬-인 웨이퍼 레벨 패키지(Fi-WLP)이다. 시스템 요구 사항에 따라, 제1 및 제2 단계 패키징 스타일의 임의의 조합으로 구성된 반도체 패키지의 임의의 조합 및 다른 전자 컴포넌트가 PCB(402)에 연결될 수 있다. 일부 실시 예에서, 전자 디바이스(400)는 단일 부착 반도체 패키지를 포함하는 반면, 다른 실시 예는 다수의 상호 접속된 패키지를 요구한다. 단일 기판 위에 하나 이상의 반도체 패키지를 결합함으로써 제조업체는 사전 제작된 컴포넌트를 전자 디바이스 및 시스템에 통합할 수 있다. 반도체 패키지에는 정교한 기능이 포함되어 있기 때문에 저렴한 컴포넌트와 간소화된 제조 프로세스를 사용하여 전자 디바이스를 제조할 수 있다. 그 결과 디바이스는 고장 날 가능성이 적고 제조 비용이 낮아 소비자 비용이 절감된다.
본 발명의 하나 이상의 실시 예가 상세하게 예시되었지만, 당업자는 이러한 실시 예에 대한 수정 및 변경이 다음 청구범위에 기재된 본 발명의 범위를 벗어나지 않고 이루어질 수 있음을 이해할 것이다.

Claims (15)

  1. 반도체 디바이스로서, 복수의 반도체 다이를 포함하는 반도체 웨이퍼;
    상기 반도체 웨이퍼 위에 형성된 절연층; 그리고
    상기 절연층 위에 형성된 제1 집적 수동소자(IPD)를 포함하는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 IPD는 커패시터, 저항기 또는 인덕터를 포함하는, 반도체 디바이스.
  3. 제1항에 있어서, 상기 반도체 웨이퍼의 제1 표면과 대향하는 상기 반도체 웨이퍼의 제2 표면 위에 형성된 제2 IPD를 더욱 포함하는, 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 IPD 위에 형성된 상호 접속 구조를 더욱 포함하는, 반도체 디바이스.
  5. 제1항에 있어서, 상기 반도체 웨이퍼의 상기 제1표면과 대향하는 상기 반도체 웨이퍼의 제2표면 내에 형성된 능동소자를 더욱 포함하는, 반도체 디바이스.
  6. 반도체 디바이스로서, 복수의 반도체 다이를 포함하는 반도체 웨이퍼; 그리고
    반도체 다이의 제1 표면 위의 제1 집적 수동 소자(IPD)를 포함하는, 반도체 디바이스.
  7. 제6항에 있어서, 상기 제1 IPD는 커패시터, 저항 또는 인덕터를 포함하는, 반도체 디바이스.
  8. 제6항에 있어서, 상기 반도체 다이의 제1 표면과 대향하는 상기 반도체 다이의 제2 표면 위에 형성된 제2 IPD를 더욱 포함하는, 반도체 디바이스.
  9. 제6항에 있어서, 상기 제1 IPD 위에 형성된 상호 접속 구조를 더욱 포함하는, 반도체 디바이스.
  10. 제6항에 있어서, 상기 반도체 다이의 제1표면과 대향하는 상기 반도체 다이의 제2표면 내에 형성된 능동소자를 더욱 포함하는, 반도체 디바이스.
  11. 반도체 웨이퍼를 제공하는 단계; 그리고
    상기 반도체 웨이퍼의 제1 표면 위에 제1 집적 수동 소자(IPD)를 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  12. 제11항에 있어서, 상기 제1 IPD는 커패시터, 저항 또는 인덕터를 포함하는, 반도체 디바이스 제조 방법.
  13. 제11항에 있어서, 상기 반도체 웨이퍼가 저 저항성인, 반도체 디바이스 제조 방법.
  14. 제11항에 있어서, 상기 반도체 웨이퍼의 제1 표면 반대편에 있는 반도체 웨이퍼의 제2 표면 위에 제2 IPD를 형성하는 단계를 더욱 포함하는, 반도체 디바이스 제조 방법.
  15. 제11항에 있어서, 상기 반도체 웨이퍼의 제1 표면 반대편에 있는 반도체 웨이퍼의 제2 표면 내에 능동 소자를 형성하는 단계를 더욱 포함하는, 반도체 디바이스 제조 방법.
KR1020230086928A 2022-08-03 2023-07-05 능동형 반도체 웨이퍼 위에 ipd를 갖는 하이브리드기판을 형성하는 반도체 디바이스 및 그 제조 방법 KR20240019026A (ko)

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