TWI731888B - 堆疊式半導體元件的製造方法 - Google Patents

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Abstract

一種具有對準標記的封裝體及其形成方法。將第一工件貼附至第二工件。第一工件具有對準標記。在鄰近第一工件的位置處沉積底部填充物。底部填充物沉積位置至少部分地基於對準標記。所述方法亦包括將底部填充物固化。

Description

堆疊式半導體元件的製造方法
本發明的實施例是有關於一種堆疊式半導體元件的製造方法。
半導體元件可被使用於各種電子應用中，諸如在個人電腦、手機、數位相機以及其他電子設備。半導體元件通常是於半導體基板上依序沉積絕緣層或介電層、導電層、以及半導電層的材料，並利用微影製程圖案化不同材料，以於半導體基板上形成電路組件(circuit components)和構件(elements)。於單一個半導體晶圓上，通常需製造數十或數以百計的積體電路(integrated circuits)。個別的晶粒是藉由沿著積體電路邊緣的切割線切割而被單一化。個別的晶粒接著會被個別封裝於多晶粒(multi-chip)模組或於其他形式的封裝中。
由於不同電子元件(例如是電晶體、二極體、電阻、電容等)的積體密度持續地增進，半導體工業經歷了快速成長。大部分而言，積體密度(integration density)的增進是來自於最小特徵尺寸(feature size)上不斷地縮減(例如，半導體製程的製程節點朝向低於20nm節點的趨勢縮小)，這允許更多的較小元件能夠被整合到一預定區域內。由於近來的發展朝向小型化、較高速度、較高頻寬以及較低的功耗和延遲的需求，因此對於半導體晶粒，產生了較小及較有創造性的封裝技術需求。
隨著半導體技術不斷的演進，堆疊式半導體元件(stacked semiconductor device)，例如三維積體電路(three dimensional integrated circuit，3DIC)已成為一種有效的替代方案，以進一步降低半導體元件的物理尺寸。在堆疊式半導體元件中，主動電路，例如邏輯電路、記憶體電路、處理器電路等，被製造在不同的半導體晶圓上。兩個或兩個以上的半導體晶圓可以被安裝或堆疊在彼此的頂部，以進一步降低半導體元件的外形尺寸。疊層封裝(package-on-package，POP)元件為三維積體電路的一種類型，其中晶粒先被封裝，接著再與其他的封裝晶粒或晶粒一起被封裝。
本發明的實施例提供一種方法，其包括：將第一工件貼附至第二工件，第一工件具有對準標記。在鄰近第一工件的位置處沉積底部填充物，其中底部填充物的沉積位置至少部分地基於對準標記。所述方法亦包括將底部填充物固化。
以下揭露內容提供用於實施所提供的標的之不同特徵的許多不同實施例或實例。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，於以下描述中，在第一特徵上方或在第一特徵上形成第二特徵可包括第二特徵與第一特徵形成為直接接觸的實施例，且亦可包括第二特徵與第一特徵之間可形成有額外特徵使得第二特徵與第一特徵可不直接接觸的實施例。此外，本揭露在各種實例中可使用相同的元件符號及/或字母來指代相同或類似的部件。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
另外，為了易於描述附圖中所繪示的一個構件或特徵與另一組件或特徵的關係，本文中可使用例如「在...下」、「在...下方」、「下部」、「在…上」、「在…上方」、「上部」及類似術語的空間相對術語。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向（旋轉90度或在其他定向），而本文所用的空間相對術語相應地作出解釋。
在具體論述所示實施例之前，將大致上論述所揭露實施例的某些有益特徵及態樣。以下闡述各種具有對準標記的堆疊式半導體元件及形成此種堆疊式半導體元件的方法。對準標記可用於協助後續處理的進行，例如底部填充物的注入（underfill injection）製程。
在某些實施例中，堆疊於上方的元件與堆疊於下方的元件可在外觀上相似及/或具有微弱的對比。舉例而言，在疊層封裝元件中，動態隨機存取記憶體的模製（Dynamic Random Access Memory molding，DRAM molding）與積體扇出型的模製（Integrated Fan-Out molding，InFO molding）可能在外觀上過於相似而無法達成準確的自動化底部填充物對準。與該些類似的情形有時可要求底部填充物注入製程進行手動對準，但此舉會降低效率且增加成本。本發明闡述與形成在堆疊於上方的元件中的對準標記相關的實施例，以協助進行自動化底部填充物的對準製程。舉例而言，對準標記可具有比上方元件與下方元件之間的對比更為強烈的對比，因而可使用自動底部填充物對準製程。另外，可使用例如雷射鑽孔機（laser drill）來形成對準標記，雷射鑽孔機不會增添顯著的處理或成本。
圖1至圖6是根據某些實施例的在製作堆疊式半導體元件期間的各種示例性處理步驟的剖視圖。熟習此項技術者將知，提供以下所述的處理步驟僅是用於說明，亦可使用其他製程。
首先參照圖1，在某些實施例中，在載板101上形成釋放層103，並且在釋放層103上形成一或多個介電層105，以開始形成積體電路封裝體。在某些實施例中，載板101可由石英、玻璃等形成，且對後續操作提供機械支撐。在某些實施例中，釋放層103可包含光熱轉換（light to heat conversion，LTHC）材料、紫外光（ultraviolet，UV）黏著劑等，且可使用旋轉塗佈（spin-on coating）製程、印刷製程、疊層（lamination）製程等來形成。在某些實施例中，釋放層103是由當暴露至光線時會部分或全部失去其黏合強度的光熱轉換材料而形成，且可輕易地自隨後形成的結構的背側移除載板101。在某些實施例中，可使用例如聚苯並噁唑（polybenzoxazole，PBO）、聚醯亞胺（polyimide，PI）、苯環丁烷（benzocyclobutene，BCB）等光可圖案化(photo-patternable)介電材料中的一層或多層來形成一或多個介電層105，且一或多個介電層105可使用旋轉塗佈製程等來形成。可使用與光阻材料相似的微影（photolithography）方法將此種光可圖案化的介電材料圖案化。在其他實施例中，介電層105可包含例如氮化矽、氧化矽、磷矽酸玻璃（phosphosilicate glass，PSG）、硼矽酸玻璃（borosilicate glass，BSG）、摻雜硼的磷矽酸玻璃（boron-doped phosphosilicate glass，BPSG）等非光可圖案化的介電材料中的一或多層，且介電層105可使用化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、原子層沉積（atom layer deposition，ALD）、旋轉塗佈製程、類似製程或其組合來形成。
進一步參照圖1，在一或多個介電層105上形成導通孔107。在某些實施例中，在一或多個介電層105上形成晶種層（圖中未示出）。晶種層可包含銅、鈦、鎳、金、類似材料或其組合，且晶種層可使用電化學電鍍（electro-chemical plating）製程、原子層沉積、物理氣相沉積、濺鍍（sputtering）、類似製程或其組合來形成。在某些實施例中，在晶種層上形成犧牲層（圖中未示出）。在犧牲層中形成多個開口，以暴露出晶種層的部分。在犧牲層包含光阻材料的某些實施例中，可使用適合的微影方法將犧牲層圖案化。在某些實施例中，使用電化學電鍍製程、無電電鍍（electroless plating）製程、原子層沉積、物理氣相沉積、類似製程或其組合而以例如銅、鋁、鎳、金、銀、鈀、類似材料或其組合等導電材料來填充犧牲層的開口，以形成導通孔107。在導通孔107的形成完成之後，移除犧牲層。在犧牲層包含光阻材料的某些實施例中，可使用例如灰化（ashing）製程以及後續的濕式清洗（wet clean）製程來移除犧牲層。隨後，使用例如適合的蝕刻製程來移除晶種層所暴露的部分。
參照圖2，使用黏著層201將元件晶粒203貼附至一或多個介電層105上。在某些實施例中，使用例如拾取及放置（pick-and-place）設備將元件晶粒203放置於一或多個介電層105上。在其他實施例中，可手動地或使用任何其他適合的方法將元件晶粒203放置於一或多個介電層105上。在某些實施例中，黏著層201可包含光熱轉換材料、紫外光黏著劑、晶粒貼附膜（die attach film）等，且可使用旋轉塗佈製程、印刷製程、疊層製程等來形成。
在某些實施例中，元件晶粒203可包括一或多個主動元件及/或被動元件。主動元件及/或被動元件可包括各種n型金屬氧化物半導體（n-type metal-oxide semiconductor，NMOS）元件及/或p型金屬氧化物半導體（p-type metal-oxide semiconductor，PMOS）元件（例如，電晶體、電容器、電阻器、二極體、光二極體（photo-diode）、熔線（fuse）及/或類似元件）。在某些實施例中，元件晶粒203可為離散的積體電路晶粒、離散的半導體元件晶片（有時稱作表面安裝元件（surface mount device，SMD）或積體被動元件（integrated passive device，IPD））。在本實施例中，元件晶粒203可包括例如電阻電感電容（RLC）電路、電容器、電感器、變壓器、平衡-不平衡適配器（balun）、微帶（micro-stripe）、共平面波導（co-planar waveguide）等各種元件，且可實質上無主動元件。在某些實施例中，元件晶粒203可為例如靜態隨機存取記憶體（Static Random Access Memory，SRAM）晶粒、動態隨機存取記憶體（DRAM）晶粒等記憶體晶粒。
熟習此項技術者應理解到，提供鈍化層、接觸墊及連接件的數目僅是用於說明，而非限制本發明的範圍。在其他實施例中，視對元件晶粒203的設計要求而定，元件晶粒203中的每一者可包括適合數目的鈍化層、接觸墊(contact pads)及連接件(connectors)。
在某些實施例中，將元件晶粒203安裝至一或多個介電層105，進而使得晶粒接觸端子205背向一或多個介電層105或處於一或多個介電層105的遠端。晶粒接觸端子205對形成於元件晶粒203上的電性電路(electrical circuitry)系統提供電性連接。晶粒接觸端子205可形成於元件晶粒203的主動側上，或可形成於背側上且包括導通孔(through via)。晶粒接觸端子205可更包括用於在元件晶粒203的第一側與第二側之間提供電性連接的導通孔。在某些實施例中，晶粒接觸端子205可包含銅、鎢、鋁、銀、金、錫、其組合或類似材料。
參照圖3，在載板101上形成封裝體(encapsulant)301，以將封裝體301形成於元件晶粒203及導通孔107上，並且使封裝體301環繞元件晶粒203及導通孔107。在某些實施例中，封裝體301可包含例如環氧樹脂（epoxy）、樹脂、可模製聚合物等模製化合物。可在模製化合物（諸如氧樹脂或樹脂）實質上為液體的情況下施加模製化合物，接著可藉由化學反應而將模製化合物固化。在其他實施例中，模製化合物可為凝膠或可塑固體型態的紫外光（UV）固化聚合物或熱固化聚合物，而此凝膠或可塑固體能夠被配置在元件晶粒203與導通孔107周圍或之間。
進一步參照圖3，在某些實施例中，使用化學機械拋光（chemical mechanical polishing，CMP）製程、研磨（grinding）製程、類似製程或其組合將所得結構(resulting structure)平坦化。在某些實施例中，執行平坦化製程直至暴露出元件晶粒203的晶粒接觸端子205為止。在某些實施例中，晶粒接觸端子205的頂表面實質上與導通孔107的頂表面及封裝體301的頂表面共平面。
參照圖4，在元件晶粒203、導通孔107及封裝體301上形成一或多個重佈線層（redistribution layer，RDL）401。在某些實施例中，重佈線層401包括一或多個介電層403及安置於一或多個介電層403內的一或多個導電特徵(conductive feature)405。在某些實施例中，一或多個介電層403可包含例如聚苯並噁唑（PBO）、聚醯亞胺（PI）、苯環丁烷（BCB）等介電材料，且可使用旋轉塗佈製程等來形成。在某些實施例中，一或多個導電特徵405可包含銅、鎢、鋁、銀、金、類似材料或其組合，且可使用電化學電鍍製程、無電電鍍製程、原子層沉積、物理氣相沉積、類似製程或其組合來形成。
進一步參照圖4，在重佈線層401上形成凸塊底金屬層（under bump metallization，UMB）407，凸塊底金屬層407電性連接至重佈線層401。在某些實施例中，可形成一組穿過介電層403中最頂層的介電層（圖中未各別示出）的開口，以暴露出重佈線層401的一或多個導電特徵405。在某些實施例中，凸塊底金屬層407可包含多層導電材料，例如鈦層、銅層及鎳層。然而，此項技術中具有通常知識者應理解到，仍有諸多適合於形成凸塊底金屬層407的材料及層的適合排列，例如鉻/鉻銅合金/銅/金的排列、鈦/鈦鎢/銅的排列或銅/鎳/金的排列。可用於凸塊底金屬層407的任何適合材料或材料層應完全包含於本發明的涵蓋範圍內。在某些實施例中，在部分的凸塊底金屬層407上形成與這些凸塊底金屬層407電性耦合的連接件409。連接件409可為焊球、受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊、球格陣列（ball grid array，BGA）球、微凸塊、無電鍍鎳鈀浸金術（electroless nickel-electroless palladium-immersion gold technique，ENEPIG）所形成的凸塊等。在連接件408為焊料凸塊的某些實施例中，可藉由例如蒸鍍（evaporation）、電鍍（electroplating）、印刷、焊料轉移（solder transfer）、植球（ball placement）等常用方法形成焊料層來形成連接件409。一旦已形成焊料層，便可執行回焊（reflow）以將材料塑形為所期望的凸塊形狀。以此種方式中，可形成包括元件晶粒203的多個積體電路晶粒415。在某些實施例中，積體電路晶粒415被形成為積體扇出型（InFO）結構。
圖5A至圖5C說明根據某些實施例在製作示例性工件515期間的各種示例性處理步驟。如以下將更詳細論述，形成包括有對準標記的工件515，當工件515連接至連接件409（參見圖4）時，對準標記將用於協助工件515的對準。示例性工件515包括基板501及耦合至基板501的一或多個堆疊晶粒507的積體電路封裝體。
圖5A示出將兩個堆疊晶粒507接合至基板501。在各種實施例中，基板501可為基板、封裝基板、矽基板、有機基板、陶瓷基板、疊層基板、插入式載板（interposer）、積體電路、經封裝晶粒或其類似物等。在各種實施例中，接合墊503、505可由銅、鋁、金、鎢、其合金或其類似物所形成。
在某些實施例中，可將堆疊晶粒507接合至基板501，進而形成工件515。圖5A至圖6示出兩個堆疊晶粒507，但在其他實施例中可使用更多或更少的堆疊晶粒507。在某些實施例中，工件515不包括堆疊晶粒507。堆疊晶粒507可具有與以上所述的元件晶粒203的類型相似的類型，故本文中不再對其予以贅述，且這些堆疊晶粒507無需為同一類型。在某些實施例中，工件515可包括元件晶粒、積體電路晶粒、記憶體晶粒、插入式載板、積體電路封裝體、晶圓級封裝體及/或其他類型的晶粒或結構。
圖5B示出利用接觸墊509及焊線（wire bond）513電性耦合至基板501的堆疊晶粒507。在其他實施例中，可使用例如導電凸塊等其他連接形式。在某些實施例中，可藉由模製材料511包覆堆疊晶粒507及焊線513，如圖5B中所示。可例如使用壓縮模製（compression molding）將模製材料511模製於堆疊晶粒507及焊線513上。在某些實施例中，模製材料511為模製化合物、聚合物、環氧樹脂、氧化矽填料(filler)材料、類似材料或其組合。可執行固化（curing）步驟以將模製材料511固化，其中固化可為熱固化、紫外光固化、類似固化方式或其組合。在某些實施例中，堆疊晶粒507及焊線513埋置於模製材料511中，且在模製材料511被固化之後，執行例如研磨等平坦化步驟來移除模製材料511的多餘部分，以為工件515提供實質上平坦的表面。
請參照圖5C，可在工件515中形成一或多個對準標記517。在某些實施例中，在工件515的模製材料511中形成對準標記517。在某些實施例中，對準標記517是使用雷射鑽孔（laser drilling）製程、蝕刻製程、研磨製程、金屬或介電材料沉積製程或者使用其他製程來形成。在圖5C至圖6中所示的說明性實施例中，已使用雷射鑽孔製程形成了對準標記517。單一工件515可具有多個對準標記517。舉例而言，工件515可具有兩個、三個或其他數量的對準標記517。如以下更詳細的闡述，對準標記517可具有特定尺寸或可具有一種或多種特定形狀。在某些實施例中，將對準標記517形成在模製材料511中達一特定深度。舉例而言，對準標記517可具有介於10微米至30微米範圍內的深度或其他深度。在某些情形中，特定的對準標記深度可提供足夠的對比或增強對比以使底部填充物的對準更為容易，如下詳述。在某些實施例中，以例如金屬、模製材料、介電材料或其他材料來填充形成對準標記517。如以下更詳細的闡述，對準標記517可協助底部填充物的沉積。在某些實施例中，對準標記517可在將工件515單體化之前便形成。在某些實施例中，對準標記517可在將工件515單體化之後才形成。
參照圖6，在某些實施例中，將多個工件515與積體電路晶粒415接合，進而形成堆疊式半導體元件600。在某些實施例中，鄰近的工件515之間可存在間隙609。在某些實施例中，可使用連接件409將積體電路晶粒415接合至工件515。在某些實施例中，工件515可為積體電路封裝體、一或多個晶粒、封裝基板、插入式載板、印刷電路板或其他類似物等。在某些實施例中，工件515為封裝體，且堆疊式半導體元件600為疊層封裝（PoP）元件或積體扇出型疊層封裝（integrated fan-out package-on-package，InFO-PoP）元件。在工件515為晶粒的其他實施例中，堆疊式半導體元件600為封裝體上晶片（chip-on-package，CoP）元件。在某些實施例中，可在工件515與積體電路晶粒415接合之後，於工件515上形成對準標記517。
進一步參照圖6，可將底部填充物材料注入於或以其他方式形成於工件515與積體電路晶粒415之間的間隙609中，且底部填充物材料環繞連接件409。底部填充物注入在圖6中被示意性地繪示為底部填充物注入器603。底部填充物材料例如為分佈於結構之間的液體環氧樹脂、可變形凝膠、矽橡膠等，且底部填充物材料接著會被固化而硬化。此外，底部填充物材料可用於減少連接件409的損壞並且用以保護連接件409。在某些實施例中，底部填充物注入器603至少部分地基於對準標記517的定位及/或排列來決定底部填充物注入的位置。在某些情形中，底部填充物注入器603可在距離對準標記517一預定偏差(predetermined offset)的位置處注入底部填充物，或者在藉由兩個或更多個對準標記517的位置而決定的位置處注入底部填充物。舉例而言，在兩個對準標記517位於靠近間隙609的兩對側的情形下，底部填充物注入器603可在兩個對準標記517之間約一半的位置處注入底部填充物。底部填充物注入器603可相對於每一工件515而在單一位置處或在多個位置處注入底部填充物。底部填充物注入器603可包括多個注入器，且可依序地及/或同時地在多個位置中注入底部填充物。在某些實施例中，底部填充物注入器603可基於對準標記517的其他特性來注入底部填充物，其他特性包括：對準標記的大小、對準標記的數目、對準標記的長度、對準標記的形狀或對準標記的其他特性。
圖7A至圖9B是根據某些實施例的具有對準標記的堆疊式半導體元件的俯視圖，其中圖7A、圖8A與圖9A表示俯視圖，而圖7B、8B與圖9B表示對應的圖7A、圖8A與圖9A中的對準標記的放大圖。圖中示出在進行底部填充物注入之前的堆疊式半導體元件，此堆疊式半導體元件相似於圖1至圖6中的剖視圖中所示的堆疊式半導體元件600。在某些實施例中，可使用與以上參照圖1至圖6所述的堆疊式半導體元件600相似的材料及方法形成堆疊式半導體元件，其中相似的元件以相似的元件編號進行標示，且本文中不再對其予以贅述。在某些實施例中，對準標記的形成方式可以與圖5C中所示的對準標記517相似的方式。在某些實施例中，每一工件可包括兩個對準標記。在其他實施例中，可在每一工件中形成較兩個對準標記更多或更少的對準標記。在其他實施例中，可在工件上與圖7A至圖9B中所示者不同的位置中形成對準標記。舉例而言，每一工件可在單一角落處包括單一對準標記。在另一實施例中，每一工件可在每一角落處包括一或多個對準標記。除本文所述者外，亦可能使用對準標記的其他排列形式。圖7A至圖9B示出對準標記的說明性實例。在其他實施例中，對準標記可具有圓形形狀、橢圓形形狀、多邊形形狀、不規則形狀或其他形狀。
圖7A至圖7B示出示例性堆疊式半導體元件700。在堆疊式半導體元件700中，對準標記701的俯視形狀為矩形。本實施例繪示出每一工件515上有兩個對準標記701，且兩個對準標記701被形成在模製材料511中的相對角落處。在某些實施例中，矩形的對準標記701可具有與模製材料511的第一邊緣（或工件515的第一邊緣）相隔第一距離D1 的第一側邊以及與第二邊緣相隔第二距離D2 的第二側邊。在某些實施例中，第一距離D1 與第二具離D2 相等。在某些實施例中，第一距離D1 及/或第二距離D2 可介於約50微米與約200微米之間。在某些實施例中，對準標記701的第一側邊具有第一寬度W1 ，且第二側邊具有第二寬度W2 。在某些實施例中，第一寬度W1 與第二寬度W2 相等。在某些實施例中，第一寬度W1 及/或第二寬度W2 可介於約50微米與約200微米之間。
圖8A至圖8B示出示例性堆疊式半導體元件800。在堆疊式半導體元件800的所說明實施例中，對準標記801的俯視形狀為三角形。本實施例繪示出每一工件515上有兩個對準標記801，且兩個對準標記801被形成在模製材料511中的相對角落處。在某些實施例中，三角形的對準標記801可具有與模製材料511（或工件515）的第一邊緣相隔第一距離D3 的第一側邊及與第二邊緣相隔第二距離D4 的第二側邊。在某些實施例中，第一距離D3 與第二距離D4 相等。在某些實施例中，第一距離D3 及/或第二距離D4 可介於約50微米與約200微米之間。在某些實施例中，對準標記801的第一側邊具有第一寬度W3 且第二側邊具有第二寬度W4 。在某些實施例中，第一寬度W3 與第二寬度W4 相等。在某些實施例中，第一寬度W3 及/或第二寬度W4 可介於約50微米與約300微米之間。
圖9A至圖9B示出示例性堆疊式半導體元件900。在堆疊式半導體元件900的所說明實施例中，對準標記901的俯視形狀為L形。本實施例繪示出每一工件515上有兩個對準標記901，且兩個對準標記901被形成在模製材料511中的相對角落處。在某些實施例中，L形的對準標記901可具有與模製材料511（或工件515）的第一邊緣相隔第一距離D5 的第一側邊及與第二邊緣相隔第二距離D6 的第二側邊。在某些實施例中，第一距離D5 與第二距離D6 相等。在某些實施例中，第一距離D5 及/或第二距離D6 可介於約50微米與約200微米之間。在某些實施例中，對準標記901的第一側邊具有第一寬度W5 且第二側邊具有第二寬度W6 。在某些實施例中，第一寬度W5 與第二寬度W6 相等。在某些實施例中，第一寬度W5 及/或第二寬度W6 可介於約50微米與約300微米之間。在某些實施例中，對準標記901的「內」側邊可具有第三寬度W7 及第四寬度W8 。在某些實施例中，第三寬度W7 與第四寬度W8 相等。在某些實施例中，第三寬度W7 及/或第四寬度W8 可約為第一寬度W5 及/或第二寬度W6 的寬度的一半。
圖10是說明根據某些實施例一種形成積體電路封裝體的方法1000的流程圖。方法1000開始於步驟1001，如圖5A至圖5C所示，將一或多個晶粒（例如，堆疊晶粒507）貼附至基板（例如，基板501）上。在步驟1003中，如圖5A至圖5C所示，形成封裝體（例如，模製材料511）以包覆晶粒及基板。在某些實施例中，如圖5A至圖5C所示，晶粒及基板被包覆之後會形成第一工件（例如，第一工件515）。在步驟1005中，如圖5A至圖5C及圖7至圖9所示，在第一工件（例如，工件515）中形成一或多個對準標記（例如，一或多個對準標記517、701、801或901）。在某些實施例中，如圖5A至圖5C及圖7至圖9所示，在工件的模製材料（例如，模製材料511）中形成對準標記。在某些實施例中，在形成對準標記之後，將工件單體化。在步驟1007中，如圖6所示，將第一工件貼附至第二工件（例如，積體電路晶粒415）以形成堆疊元件（例如，堆疊式半導體元件600）。在步驟1009中，如圖6所示，沉積底部填充物。在某些實施例中，基於一或多個對準標記的位置來沉積底部填充物。在步驟1011中，如圖6所示，將底部填充物固化。在某些實施例中，在底部填充物被固化之後，將堆疊元件單體化。
根據一實施例，一種堆疊式半導體元件的製造方法包括：將第一工件貼附至第二工件，第一工件具有對準標記；在鄰近第一工件的位置處沉積底部填充物，其中底部填充物的沉積位置至少部分地基於對準標記；以及將底部填充物固化。
在上述方法中，所述對準標記形成於所述第一工件的模製材料中。
在上述方法中，所述對準標記具有三角形形狀。
在上述方法中，所述對準標記形成於所述第一工件的所述頂表面的第一角落處。
在上述方法中，所述對準標記是第一對準標記，且第二對準標記形成於所述第一工件的所述頂表面的與所述第一隅角相對的第二角落處。
上述方法更包括使用雷射鑽孔形成所述對準標記。
在上述方法中，所述對準標記的邊緣定位於距所述第一工件的所述頂表面的邊緣約50微米至約200微米處。
在上述方法中，所述對準標記具有寬度約50微米至約300微米的側邊。
上述方法更包括將第三工件貼附至所述第二工件，所述第三工件具有另一對準標記。
在上述方法中，所述第一工件是模製記憶體元件晶粒。
根據另一實施例，一種堆疊式半導體元件的製造方法包括：將晶粒貼附至基板；在晶粒與基板之間形成多個電性連接；將晶粒及基板包覆於模製材料中以形成封裝體；以及在封裝體的模製材料中形成對準標記。
在上述方法中，所述對準標記是第一對準標記，且更包括在所述模製材料上形成第二對準標記。
在上述方法中，所述對準標記是使用雷射鑽孔形成。
上述方法更包括將所述封裝體貼附至工件且將底部填充物在基於所述對準標記的位置處沉積於所述工件上。
在上述方法中，所述對準標記具有介於10微米與30微米之間的深度。
在上述方法中，所述晶粒包括模製記憶體元件晶粒。
根據又一實施例，一種堆疊式半導體元件包括：第一工件以及貼附至第一工件的第二工件。第一工件包括基板、貼附至基板的晶粒、包覆晶粒的模製材料以及形成於模製材料中的對準標記。
上述元件更包括位於所述第一工件與所述第二工件之間的底部填充物。
在上述元件中，所述第一工件與所述第二工件貼附而形成疊層封裝（PoP）裝置。
在上述元件中，所述對準標記是第一對準標記，且上述元件更包括形成於所述模製材料中的第二對準標記。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應知，他們可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應理解到，該些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替及變更。
101‧‧‧載板103‧‧‧釋放層105‧‧‧介電層107‧‧‧導通孔201‧‧‧黏著層203‧‧‧元件晶粒205‧‧‧晶粒接觸端子301‧‧‧封裝體401‧‧‧重佈線層403‧‧‧介電層405‧‧‧導電特徵407‧‧‧凸塊底金屬層409‧‧‧連接件415‧‧‧積體電路晶粒501‧‧‧基板505‧‧‧接合墊507‧‧‧堆疊晶粒509‧‧‧接觸墊511‧‧‧模製材料513‧‧‧焊線515‧‧‧工件517‧‧‧對準標記600‧‧‧堆疊式半導體元件603‧‧‧底部填充物注入器609‧‧‧間隙700‧‧‧堆疊式半導體元件701‧‧‧對準標記800‧‧‧堆疊式半導體元件801‧‧‧對準標記900‧‧‧堆疊式半導體元件901‧‧‧對準標記D1‧‧‧第一距離D2‧‧‧第二距離D3‧‧‧第一距離D4‧‧‧第二距離D5‧‧‧第一距離D6‧‧‧第二距離W1‧‧‧第一寬度W2‧‧‧第二寬度W3‧‧‧第一寬度W4‧‧‧第二寬度W5‧‧‧第一寬度W6‧‧‧第二寬度W7‧‧‧第三寬度W8‧‧‧第四寬度1000‧‧‧方法1001、1003、1005、1007、1009、1011‧‧‧步驟
圖1至圖6是根據某些實施例的在製作具有一或多個對準標記的堆疊式半導體元件期間的各種處理步驟的剖視圖。 圖7A至圖7B是根據某些實施例的具有一或多個對準標記的堆疊式半導體元件的俯視圖。 圖8A至圖8B是根據某些實施例的具有一或多個對準標記的堆疊式半導體元件的俯視圖。 圖9A至圖9B是根據某些實施例的具有一或多個對準標記的堆疊式半導體元件的俯視圖。 圖10是說明根據某些實施例的一種形成具有一或多個對準標記的堆疊式半導體元件的方法的流程圖。
1000‧‧‧方法
1001、1003、1005、1007、1009、1011‧‧‧步驟

Claims (9)

  1. 一種堆疊式半導體元件的製造方法，包括：將第一工件貼附至第二工件，所述第一工件具有對準標記；將第三工件貼合至所述第二工件，其中所述第三工件橫向地鄰近所述第一工件；在將所述第一工件與所述第三工件貼合至所述第二工件之後，決定所述對準標記的第一位置；決定所述第一工件與所述第三工件之間的第二位置，其中決定所述第二位置是基於至少部分所述第一位置；從所述第二位置到所述第一工件與所述第二工件之間以及從所述第二位置到所述第三工件與所述第二工件之間沉積底部填充物；以及將所述底部填充物固化。
  2. 如申請專利範圍第1項所述的方法，其中所述對準標記形成於所述第一工件的所述頂表面的第一隅角處。
  3. 如申請專利範圍第1項所述的方法，更包括使用雷射鑽孔形成所述對準標記。
  4. 如申請專利範圍第1項所述的方法，其中所述第三工件具有另一對準標記。
  5. 如申請專利範圍第1項所述的方法，其中所述第一工件是模製記憶體裝置晶粒。
  6. 一種堆疊式半導體元件的製造方法，包括： 將晶粒貼合至基板；在所述晶粒與所述基板之間形成多個電性連接；將所述晶粒及所述基板包覆於模製材料中以形成封裝件；在所述封裝件的所述模製材料中形成對準標記；將底部填充物注入器定位於相對於所述封裝件的第一位置處，所述定位是基於所述對準標記的位置以及預定偏差；以及當所述底部填充物注入器定位於所述第一位置處時，使用所述底部填充物注入器注入底部填充物。
  7. 如申請專利範圍第6項所述的方法，其中所述對準標記是第一對準標記，且更包括在所述模製材料上形成第二對準標記。
  8. 如申請專利範圍第6項所述的方法，更包括將所述封裝件貼合至工件。
  9. 一種堆疊式半導體元件的製造方法，包括：形成多個封裝件，其中形成所述多個封裝件中的各個封裝件包括：將晶粒貼合至基板，所述晶粒與所述基板電性連接；將所述晶粒及所述基板包覆於模製材料中以形成所述封裝件；在所述封裝件的所述模製材料中形成對準標記；將所述多個封裝件貼合至工件；以及從注入位置注入底部填充物至所述工件上，所述注入位置是基於所述多個封裝件中之第一封裝件的第一對準標記的第一位置 以及所述多個封裝件中之第二封裝件的第二對準標記的第二位置，其中注入的底部填充物從第一封裝件延伸至第二封裝件。
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