KR101013562B1 - 큐브 반도체 패키지 - Google Patents

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Abstract

큐브 반도체 패키지가 개시되어 있다. 큐브 반도체 패키지는 제1 면, 상기 제1 면과 대향 하는 제2 면, 상기 제1 및 제2 면들을 연결하는 측면들 및 상기 제1 면상에 배치된 본딩 패드들을 갖는 반도체 칩, 상기 제1 면 및 상기 제2 면을 관통하는 관통 전극들 및 상기 제1 및 제2 면들 중 적어도 하나에 배치되고 상기 각 관통 전극 및 상기 본딩 패드와 전기적으로 연결되며 상기 측면과 대응하는 위치에 단부가 배치된 재배선을 포함하는 반도체 칩 모듈 및 상기 측면상에 배치되며 상기 각 재배선의 상기 단부와 전기적으로 연결된 연결 부재를 포함한다.

Description

큐브 반도체 패키지{CUBE SEMICONDUCTOR PACKAGE}
본 발명은 복수개의 반도체 패키지들을 큐브 타입으로 연결하여 데이터 저장 용량을 향상 및 데이터 처리 속도를 향상시킬 수 있는 큐브 반도체 패키지에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이처를 단 시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다. 반도체 패키지는 주로 컴퓨터와 같은 정보처리장치에 설치 및 정보처리장치에서 데이터를 저장 및 데이터를 처리하는 역할을 한다.
최근에는 데이터의 저장 용량을 향상 및 데이터 처리 속도를 보다 향상시키기 위해 복수개가 적층된 반도체 패키지들을 인쇄회로기판 상에 배치한 적층 반도체 패키지가 개발된 바 있다.
그러나, 적층 반도체 패키지의 경우, 적층된 반도체 패키지들의 개수가 증가됨에 따라 적층 반도체 패키지의 높이가 크게 증가되고 이로 인해 신호 전송 길이 편차가 발생되어 고속으로 데이터를 처리하기 어려운 문제점을 갖는다.
본 발명은 반도체 패키지를 큐브 방식 또는 블럭 조립 방향으로 상호 전기적으로 연결하여 데이터 용량을 쉽게 증가 및 데이터 처리 속도를 보다 빠르게 향상시킬 수 있는 큐브 반도체 패키지를 제공한다.
본 발명에 따른 큐브 반도체 패키지는 제1 면, 상기 제1 면과 대향 하는 제2 면, 상기 제1 및 제2 면들을 연결하는 측면들 및 상기 제1 면상에 배치된 본딩 패드들을 갖는 반도체 칩, 상기 제1 면 및 상기 제2 면을 관통하는 관통 전극들 및 상기 제1 및 제2 면들 중 적어도 하나에 배치되고 상기 각 관통 전극 및 상기 본딩 패드와 전기적으로 연결되며 상기 측면과 대응하는 위치에 단부가 배치된 재배선을 포함하는 반도체 칩 모듈 및 상기 측면상에 배치되며 상기 각 재배선의 상기 단부와 전기적으로 연결된 연결 부재를 포함한다.
큐브 반도체 패키지의 상기 재배선은 상기 제1 면으로부터 상기 측면으로 연장된 연장부를 더 포함한다.
큐브 반도체 패키지의 상기 연결 부재는 도전볼을 포함한다.
큐브 반도체 패키지의 상기 재배선들을 덮고 상기 관통 전극을 노출하는 개구를 갖는 접착 부재를 더 포함한다.
큐브 반도체 패키지의 상기 반도체 칩 모듈은 적어도 2 개가 제1 방향으로 적층되며, 상기 각 반도체 칩 모듈들은 상기 각 관통 전극에 의하여 상호 전기적으 로 연결된다.
큐브 반도체 패키지의 상기 반도체 칩 모듈들 중 상부 반도체 칩 모듈 및 하부 반도체 칩 모듈의 적어도 하나의 상기 관통 전극의 단부에는 도전볼이 접속된 다.
큐브 반도체 패키지의 상기 반도체 칩 모듈들은 동일한 사이즈 및 동일한 형상을 갖는다.
큐브 반도체 패키지의 상기 반도체 칩 모듈들은 제1 사이즈를 갖는 제1 반도체 칩 모듈들 및 상기 제1 사이즈보다 작은 제2 사이즈를 갖는 제2 반도체 칩 모듈을 포함하고, 상기 제1 및 제2 반도체 칩 모듈들의 측면들은 정렬된다.
큐브 반도체 패키지는 상기 반도체 칩 모듈의 적어도 하나의 측면에 상기 제1 방향에 대하여 수직한 제2 방향으로 배치되며 본딩 패드를 갖는 반도체 칩, 상기 제2 방향으로 배치된 상기 반도체 칩을 관통하며 상기 본딩 패드 및 상기 각 연결 부재와 전기적으로 연결되는 관통 전극을 갖는 추가 반도체 칩 모듈을 더 포함한다.
큐브 반도체 패키지의 상기 추가 반도체 칩 모듈은 적어도 2 개가 적층되며 상기 각 추가 반도체 칩 모듈의 상기 각 관통 전극들은 상호 전기적으로 연결된다.
큐브 반도체 패키지의 상기 각 추가 반도체 칩 모듈은 데이터를 저장하는 데이터 저장 반도체 칩 및 데이터를 처리하는 데이터 처리 반도체 칩을 포함한다.
큐브 반도체 패키지의 상기 추가 반도체 칩 모듈은 적어도 2 개 이상이며, 상기 각 추가 반도체 칩 모듈은 상호 동일한 사이즈 및 동일한 형상을 갖는다.
큐브 반도체 패키지의 상기 추가 반도체 칩 모듈은 적어도 2 개 이상이며, 상기 각 추가 반도체 칩 모듈은 상호 서로 다른 사이즈를 갖는다.
큐브 반도체 패키지의 상기 추가 반도체 칩 모듈 중 외측으로 노출된 상기 관통전극의 단부에 접속된 접속부재를 더 포함한다.
큐브 반도체 패키지의 상기 반도체 칩 모듈 및 상기 추가 반도체 칩 모듈 사이에 개재된 갭-필 부재를 더 포함한다.
큐브 반도체 패키지의 상기 연결 부재는 제1 경도 및 제1 용융점을 갖는 제1 금속을 포함하고, 상기 연결 부재 중 상기 반도체 칩의 상기 측면과 대응하는 부분에 배치되며, 상기 제1 경도보다 낮은 제2 경도 및 제2 용융점보다 낮은 제2 용융점을 갖는 제2 금속을 포함한다.
큐브 반도체 패키지의 상기 제1 금속은 구리를 포함하고, 상기 제2 금속은 솔더를 포함한다.
본 발명에 따르면, 제1 방향(수평 방향)으로 복수개의 반도체 칩들을 적층하여 수평 반도체 칩 모듈을 형성하고, 적층된 수평 반도체 칩 모듈의 측면에 제2 방향(수직 방향)으로 복수개의 반도체 칩들을 적층하여 큐브 타입으로 반도체 패키지를 제조하여 데이터 용량 증가 및 데이터 처리 속도를 보다 향상시킬 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 큐브 반도체 패 키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 큐브 반도체 패키지를 도시한 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 큐브 반도체 패키지(300)는 반도체 칩 모듈(100) 및 연결 부재(200)를 포함한다. 이에 더하여 큐브 반도체 패키지(300)는 접착 부재(350)를 더 포함할 수 있다.
반도체 칩 모듈(100)은 반도체 칩(10), 관통 전극(20)들 및 재배선(30)을 포함한다.
반도체 칩(10)은, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 반도체 칩(10)은 도 2에 도시된 바와 같이 제1 면(1), 제2 면(3), 측면(5)들 및 본딩 패드(7)들을 포함한다. 이에 더하여, 반도체 칩(10)은 절연막(9)을 더 포함할 수 있다. 또한, 반도체 칩(10)의 내부에는 회로부(미도시)가 형성된다. 회로부는 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
반도체 칩(10)의 제1 면(1) 및 제2 면(3)은 상호 마주하며, 반도체 칩(10)의 측면(5)들은 제1 및 제2 면(3)들과 만난다. 본딩 패드(7)들은 제1 면(1) 상에 배치되며, 본딩 패드(7)들은 제1 면(1)의 중앙부에 2 열로 배치될 수 있다. 각 본딩 패드(7)들은 반도체 칩(10)의 내부에 배치된 회로부와 전기적으로 연결된다.
절연막(9)은 반도체 칩(10)의 제1 면(1) 상에 배치되며, 각 본딩 패드(7)들은 절연막(9)에 의하여 노출된다.
재배선(30)은 절연막(9) 상에 배치된다. 재배선(30)은 제1 경도 및 제1 용융 온도를 갖는 구리 또는 구리 합금을 포함할 수 있다. 재배선(30)은 절연막(9) 상에 라인 형상으로 형성되며, 재배선(30)의 일측 단부는 각 본딩 패드(7)와 전기적으로 접속되고, 재배선(30)의 일측 단부와 대향하는 타측 단부는 반도체 칩(10)의 측면(5)과 동일 평면상에 배치된다.
본 실시예에서, 재배선(30)은, 예를 들어, 구리를 포함할 수 있고, 반도체 칩(10)의 측면(5)과 동일 평면상에 배치된 재배선(30)의 타측 단부에는 니켈층(미도시) 및/또는 금층이 배치될 수 있다. 니켈층 및/또는 금층은 후술될 연결 부재(200) 및 재배선(30)의 부착력을 크게 향상시켜 연결 부재(200)가 재배선(30)으로부터 이탈되는 것을 방지한다.
본 실시예에서, 각 재배선(30)의 상기 타측 단부는 반도체 칩(10)의 복수개의 측면(5)들 중 적어도 하나로 연장될 수 있다. 예를 들어, 반도체 칩(10)이 4 개의 측면(5)들을 가질 경우, 재배선(30)들의 상기 타측 단부는 반도체 칩(10)의 1 개 내지 4 개의 측면(5)들과 동일한 평면상에 배치될 수 있다.
절연막(9) 상에는 접착 부재(350)가 배치된다. 접착 부재(350)는 절연막(9) 상에 배치된 재배선(30)을 덮어 절연한다. 접착 부재(350)는, 예를 들어, 접착 물질이 포함된 접착막 또는 양면 접착 테이프 등일 수 있다.
관통 전극(20)은 접착 부재(350), 재배선(30), 절연막(9), 반도체 칩(10)의 제1 면(1) 및 제2 면(2)을 관통한다. 본 실시예에서, 관통 전극(20)은 기둥 형상을 갖고, 관통 전극(20)은, 예를 들어, 구리와 같은 금속을 포함할 수 있다. 본 실시예에서, 관통 전극(20)은 재배선(30)을 관통하면서 재배선(30)과 전기적으로 연결될 수 있다.
연결 부재(200)는 반도체 칩(10)의 측면(5)에 배치되며, 연결 부재(200)는 반도체 칩(10)의 측면(5)과 동일 평면상에 배치된 재배선(30)의 상기 타측 단부와 전기적으로 접속된다. 본 실시예에서, 연결 부재(200)는 구형 접속 부재일 수 있다. 본 실시예에서, 연결 부재(200)는, 예를 들어, 제1 경도보다 낮은 제2 경도 및 제1 용융 온도보다 낮은 제2 용융 온도를 갖는 솔더를 포함하는 솔더볼일 수 있다.
도 3은 본 발명의 다른 실시예에 따른 큐브 반도체 패키지를 도시한 평면도이다. 도 4는 도 3의 II-II' 선을 따라 절단한 단면도이다. 본 발명의 다른 실시예에 따른 큐브 반도체 패키지는 재배선을 제외하면 앞서 도 1 및 도 2를 통해 설명한 큐브 반도체 패키지와 실질적으로 동일하다.
도 3 및 도 4를 참조하면, 연결 부재(200) 및 재배선(30)의 접촉 면적을 보다 향상시키기 위해서, 재배선(30)은 연장부(35)를 포함한다. 재배선(30)의 일측 단부는 본딩 패드(7)와 전기적으로 접속되고, 연장부(35)는 반도체 칩(10)의 제1 면(1)으로부터 측면(5)으로 연장된다. 즉, 재배선(30)은 연장부(35)에 의하여 "L" 자 형상을 갖는다.
재배선(30)의 연장부(35)의 표면에는 각각 금층(미도시) 및 니켈층(미도시)이 형성될 수 있고, 연장부(35)에는 구 형상을 갖는 연결 부재(200)가 배치될 수 있다. 연결 부재(200)는 솔더를 포함할 수 있다.
본 실시예에 따르면, 반도체 칩(10)의 측면(5)에 재배선(30)의 연장부(35)를 배치함에 따라 재배선(30)과 연결 부재(200)의 접촉 면적을 보다 향상시켜 재배선(30)으로부터 연결 부재(200)의 이탈을 방지할 수 있는 효과를 갖는다.
도 5는 본 발명의 다른 실시예에 따른 큐브 반도체 패키지를 도시한 단면도이다. 본 실시예에서, 큐브 반도체 패키지의 반도체 칩 모듈(100a,100b,100c)들은 도 1 및 도 2에 도시된 반도체 칩 모듈(100)과 실질적으로 동일한 구성 요소를 포함한다. 따라서, 실질적으로 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 오쇼에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 5를 참조하면, 큐브 반도체 패키지(300)는 복수개의 반도체 칩 모듈(100a,100b,100c)들 및 연결 부재(200,210,220)들을 포함한다.
본 실시예에서, 큐브 반도체 패키지(300)는 설명의 편의상 3 개의 반도체 칩 모듈(100a,100b,100c)들을 포함한다. 이하, 3 개의 반도체 칩 모듈(100a,100b,100c)들을 각각 제1 반도체 칩 모듈(100a), 제2 반도체 칩 모듈(100b) 및 제3 반도체 칩 모듈(100c)로서 정의하기로 한다.
제1 반도체 칩 모듈(100a)의 상부에는 제2 반도체 칩 모듈(100b)이 배치되고, 제2 반도체 칩 모듈(100b) 상에는 제3 반도체 칩 모듈(100c)이 배치된다.
제1 내지 제3 반도체 칩 모듈(100a,100b,100c)들은 각각 반도체 칩(10), 관통 전극(20) 및 재배선(30)을 포함한다.
제1 내지 제3 반도체 칩 모듈(100a,100b,100c)들의 각 반도체 칩(10)들은, 예를 들어, 직육면체 형상을 갖고, 각 반도체 칩(10)들은 제1 면(1), 제2 면(3), 측면(5)들 및 본딩 패드(7)들을 포함한다. 이에 더하여, 각 반도체 칩(10)들은 절연막(9)을 더 포함할 수 있다. 또한, 각 반도체 칩(10)들의 내부에는 회로부(미도시)가 형성된다. 회로부는 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
각 반도체 칩(10)의 제1 면(1) 및 제2 면(3)은 상호 마주하며, 각 반도체 칩(10)의 측면(5)들은 제1 및 제2 면(3)들과 만난다. 본딩 패드(7)들은 제1 면(1) 상에 배치되며, 본딩 패드(7)들은 제1 면(1)의 중앙부에 2 열로 배치될 수 있다. 각 본딩 패드(7)들은 반도체 칩(10)의 내부에 배치된 회로부와 전기적으로 연결된다.
본 실시예에서, 제1 내지 제3 반도체 칩 모듈(100a,100b,100c)들에 포함된 각 반도체 칩들은 동일한 기능을 수행하는 동종 반도체 칩을 포함할 수 있다. 이와 다르게, 제1 내지 제3 반도체 칩 모듈(100a,100b,100c)들에 포함된 각 반도체 칩들은 서로 다른 기능을 수행하는 이종 반도체 칩을 포함할 수 있다.
또한, 본 실시예에서, 제1 내지 제3 반도체 칩 모듈(100a,100b,100c)들에 포함된 각 반도체 칩들은 동일한 사이즈를 포함할 수 있다. 이와 다르게, 제1 내지 제3 반도체 칩 모듈(100a,100b,100c)들에 포함된 각 반도체 칩들은 서로 다른 사이즈를 가질 수 있다.
절연막(9)은 반도체 칩(10)의 제1 면(1) 상에 배치되며, 각 본딩 패드(7)들 은 절연막(9)에 의하여 노출된다.
재배선(30)은 절연막(9) 상에 배치된다. 재배선(30)은 구리 또는 구리 합금을 포함할 수 있다. 재배선(30)은 절연막(9) 상에 라인 형상으로 형성되며, 재배선(30)의 일측 단부는 각 본딩 패드(7)와 전기적으로 접속되고, 재배선(30)의 일측 단부와 대향하는 타측 단부는 반도체 칩(10)의 측면(5)과 동일 평면상에 배치된다.
본 실시예에서, 재배선(30)은, 예를 들어, 구리를 포함할 수 있고, 반도체 칩(10)의 측면(5)과 동일 평면상에 배치된 재배선(30)의 타측 단부에는 니켈층(미도시) 및/또는 금층이 배치될 수 있다. 니켈층 및/또는 금층은 후술될 연결 부재(200) 및 재배선(30)의 부착력을 크게 향상시켜 연결 부재(200)가 재배선(30)으로부터 이탈되는 것을 방지한다.
본 실시예에서, 각 재배선(30)의 상기 타측 단부는 반도체 칩(10)의 복수개의 측면(5)들 중 적어도 하나로 연장될 수 있다. 예를 들어, 반도체 칩(10)이 4 개의 측면(5)들을 가질 경우, 재배선(30)들의 상기 타측 단부는 반도체 칩(10)의 1 개 내지 4 개의 측면(5)들과 동일한 평면상에 배치될 수 있다.
본 실시예에서, 각 재배선(30)은 제1 면(1)으로부터 측면(3)으로 연장된 연장부를 더 포함할 수 있다. 연장부는 재배선(30) 및 후술될 연결 부재(200) 사이의 부착 면적을 향상시킨다.
절연막(9) 상에는 접착 부재(350)가 배치된다. 접착 부재(350)는 절연막(9) 상에 배치된 재배선(30)을 덮어 절연한다. 접착 부재(350)는, 예를 들어, 접착 물질이 포함된 접착막 또는 양면 접착 테이프 등일 수 있다.
접착 부재(350)는 제1 반도체 칩 모듈(100a) 및 제2 반도체 칩 모듈(100b)의 사이 및 제2 반도체 칩 모듈(100b) 및 제3 반도체 칩 모듈(100c) 사이에 개재되며, 접착 부재(350)는 제3 반도체 칩 모듈(100c)의 반도체 칩(10)의 제1 면(1) 상에도 배치된다. 접착 부재(350)는 제1 내지 제3 반도체 칩 모듈(100a,100b,100c)들을 물리적으로 고정하는 역할을 한다.
관통 전극(20)은 제1 내지 제3 반도체 칩 모듈(100a,100b,100c)들을 관통한다. 본 실시예에서, 관통 전극(20)은 제1 내지 제3 반도체 칩 모듈(100a,100b,100c)들의 각 재배선(9)과 전기적으로 연결된다. 본 실시예에서, 관통 전극(20)의 길이는 제1 내지 제3 반도체 칩 모듈(100a,100b,100c)들을 합한 두께와 실질적으로 동일할 수 있다.
관통 전극(20)의 양쪽 단부에는 각각 관통 전극용 연결 부재(210,220)들이 전기적으로 접속될 수 있고, 관통 전극용 연결 부재(210,220)를 이용하여 큐브 반도체 패키지(300)에 추가 반도체 패키지(미도시)를 전기적으로 연결할 수 있다.
연결 부재(200)는 제1 내지 제3 반도체 칩 모듈(100a,100b,100c)들의 측면(5)에 배치되며, 연결 부재(200)는 제1 내지 제3 반도체 칩 모듈(100a,100b,100c)들의 측면(5)과 동일 평면상에 배치된 재배선(30)의 상기 타측 단부와 전기적으로 접속된다. 본 실시예에서, 연결 부재(200)는 구형 접속 부재일 수 있다. 본 실시예에서, 연결 부재(200)는, 예를 들어, 솔더를 포함하는 솔더볼일 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 큐브 반도체 패키지를 도시한 단면 도이다.
도 6을 참조하면, 큐브 반도체 패키지(300)는 복수개의 수평 반도체 칩 모듈(100a,100b,100c)들, 수직 반도체 칩 모듈(100d,100e,100f) 및 연결 부재(200,210,220)들을 포함한다.
본 실시예에서, 큐브 반도체 패키지(300)는 설명의 편의상 3 개의 수평 반도체 칩 모듈(100a,100b,100c)들 및 3 개의 수직 반도체 칩 모듈(100d,100e,100f)들을 포함한다. 이하, 3 개의 수평 반도체 칩 모듈(100a,100b,100c)들을 각각 제1 수평 반도체 칩 모듈(100a), 제2 수평 반도체 칩 모듈(100b) 및 제3 수평 반도체 칩 모듈(100c)로서 정의하기로 한다.
제1 수평 반도체 칩 모듈(100a)의 상부에는 제2 수평 반도체 칩 모듈(100b)이 배치되고, 제2 수평 반도체 칩 모듈(100b) 상에는 제3 수평 반도체 칩 모듈(100c)이 배치된다.
제1 내지 제3 수평 반도체 칩 모듈(100a,100b,100c)들은 각각 반도체 칩(10), 관통 전극(20) 및 재배선(30)을 포함한다.
제1 내지 제3 수평 반도체 칩 모듈(100a,100b,100c)들의 각 반도체 칩(10)들은, 예를 들어, 직육면체 형상을 갖고, 각 반도체 칩(10)들은 제1 면(1), 제2 면(3), 측면(5)들 및 본딩 패드(7)들을 포함한다. 이에 더하여, 각 반도체 칩(10)들은 절연막(9)을 더 포함할 수 있다. 또한, 제1 내지 제3 수평 반도체 칩 모듈(100a,100b,100c)들의 각 반도체 칩(10)들의 내부에는 회로부(미도시)가 형성된다. 회로부는 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데 이터 처리부(미도시)를 포함한다.
각 반도체 칩(10)의 제1 면(1) 및 제2 면(3)은 상호 마주하며, 각 반도체 칩(10)의 측면(5)들은 제1 및 제2 면(3)들과 만난다. 본딩 패드(7)들은 제1 면(1) 상에 배치되며, 본딩 패드(7)들은 제1 면(1)의 중앙부에 2 열로 배치될 수 있다. 각 본딩 패드(7)들은 반도체 칩(10)의 내부에 배치된 회로부와 전기적으로 연결된다.
본 실시예에서, 제1 내지 제3 수평 반도체 칩 모듈(100a,100b,100c)들에 포함된 각 반도체 칩(10)들은 동일한 기능을 수행하는 동종 반도체 칩을 포함할 수 있다. 이와 다르게, 제1 내지 제3 수평 반도체 칩 모듈(100a,100b,100c)들에 포함된 각 반도체 칩(10)들은 서로 다른 기능을 수행하는 이종 반도체 칩을 포함할 수 있다.
또한, 본 실시예에서, 제1 내지 제3 수평 반도체 칩 모듈(100a,100b,100c)들에 포함된 각 반도체 칩들은 동일한 사이즈를 포함할 수 있다. 이와 다르게, 제1 내지 제3 수평 반도체 칩 모듈(100a,100b,100c)들에 포함된 각 반도체 칩들은 서로 다른 사이즈를 가질 수 있다.
절연막(9)은 반도체 칩(10)의 제1 면(1) 상에 배치되며, 각 본딩 패드(7)들은 절연막(9)에 의하여 노출된다.
재배선(30)은 절연막(9) 상에 배치된다. 재배선(30)은 구리 또는 구리 합금을 포함할 수 있다. 재배선(30)은 절연막(9) 상에 라인 형상으로 형성되며, 재배선(30)의 일측 단부는 각 본딩 패드(7)와 전기적으로 접속되고, 재배선(30)의 일측 단부와 대향하는 타측 단부는 반도체 칩(10)의 측면(5)과 동일 평면상에 배치된다.
본 실시예에서, 재배선(30)은, 예를 들어, 구리를 포함할 수 있고, 반도체 칩(10)의 측면(5)과 동일 평면상에 배치된 재배선(30)의 타측 단부에는 니켈층(미도시) 및/또는 금층이 배치될 수 있다. 니켈층 및/또는 금층은 후술될 연결 부재(200) 및 재배선(30)의 부착력을 크게 향상시켜 연결 부재(200)가 재배선(30)으로부터 이탈되는 것을 방지한다.
본 실시예에서, 각 재배선(30)의 상기 타측 단부는 반도체 칩(10)의 복수개의 측면(5)들 중 적어도 하나로 연장될 수 있다. 예를 들어, 반도체 칩(10)이 4 개의 측면(5)들을 가질 경우, 재배선(30)들의 상기 타측 단부는 반도체 칩(10)의 1 개 내지 4 개의 측면(5)들과 동일한 평면상에 배치될 수 있다.
본 실시예에서, 각 재배선(30)은 제1 면(1)으로부터 측면(3)으로 연장된 연장부를 더 포함할 수 있다. 연장부는 재배선(30) 및 후술될 연결 부재(200) 사이의 부착 면적을 향상시킨다.
절연막(9) 상에는 접착 부재(350)가 배치된다. 접착 부재(350)는 절연막(9) 상에 배치된 재배선(30)을 덮어 절연한다. 접착 부재(350)는, 예를 들어, 접착 물질이 포함된 접착막 또는 양면 접착 테이프 등일 수 있다.
접착 부재(350)는 제1 수평 반도체 칩 모듈(100a) 및 제2 수평 반도체 칩 모듈(100b)의 사이 및 제2 수평 반도체 칩 모듈(100b) 및 제3 수평 반도체 칩 모듈(100c) 사이에 개재되며, 접착 부재(350)는 제3 수평 반도체 칩 모듈(100c)의 반도체 칩(10)의 제1 면(1) 상에도 배치된다. 접착 부재(350)는 제1 내지 제3 수평 반도체 칩 모듈(100a,100b,100c)들을 물리적으로 고정하는 역할을 한다.
관통 전극(20)은 제1 내지 제3 수평 반도체 칩 모듈(100a,100b,100c)들을 관통한다. 본 실시예에서, 관통 전극(20)은 제1 내지 제3 수평 반도체 칩 모듈(100a,100b,100c)들의 각 재배선(9)과 전기적으로 연결된다. 본 실시예에서, 관통 전극(20)의 길이는 제1 내지 제3 수평 반도체 칩 모듈(100a,100b,100c)들을 합한 두께와 실질적으로 동일할 수 있다.
관통 전극(20)의 양쪽 단부에는 각각 관통 전극용 연결 부재(210,220)들이 전기적으로 접속될 수 있고, 관통 전극용 연결 부재(210,220)를 이용하여 큐브 반도체 패키지(300)에 추가 반도체 패키지(미도시)를 전기적으로 연결할 수 있다.
연결 부재(200)는 제1 내지 제3 수평 반도체 칩 모듈(100a,100b,100c)들의 측면(5)에 배치되며, 연결 부재(200)는 제1 내지 제3 수평 반도체 칩 모듈(100a,100b,100c)들의 측면(5)과 동일 평면상에 배치된 재배선(30)의 상기 타측 단부와 전기적으로 접속된다. 본 실시예에서, 연결 부재(200)는 구형 접속 부재일 수 있다. 본 실시예에서, 연결 부재(200)는, 예를 들어, 솔더를 포함하는 솔더볼일 수 있다.
한편, 제1 내지 제3 수평 반도체 칩 모듈(100a,100b,100c)들의 각 측면(5)에 배치된 연결 부재(200)들에는 제1 내지 제3 수직 반도체 칩 모듈(100d,100e,100f)들이 배치될 수 있다.
예를 들어, 제1 내지 제3 수직 반도체 칩 모듈(100d,100e,100f)들은 각각 본딩 패드를 갖는 반도체 칩(12) 및 관통 전극(22)을 포함한다. 본 실시예에서, 제1 내지 제3 수직 반도체 칩 모듈(100d,100e,100f)들의 관통 전극(22)들 중 외측으로 노출된 관통 전극(22)에는 솔더볼과 같은 접속 부재(22a)들이 배치될 수 있고, 접속 부재(22a)에는 또 다른 반도체 패키자가 접속될 수 있다.
본 실시예에서, 제1 내지 제2 수직 반도체 칩 모듈(100d,100e)들은 각각 제1 내지 제3 수평 반도체 칩 모듈(100a,100b,100c)들의 측면(5)에 배치된 연결 부재(200)에 각각 접속된다.
본 실시예에서, 제1 내지 제3 수평 반도체 칩 모듈(100a,100b,100c)들의 측면(5)에 배치된 연결 부재(200)에는 제1 내지 제2 수직 반도체 칩 모듈(100d,100e)들의 각 관통 전극(22)들이 전기적으로 접속된다. 본 실시예에서, 제1 내지 제2 수직 반도체 칩 모듈(100d,100e)들은 동일한 형상 및 동일한 사이즈를 가질 수 있다.
제3 수직 반도체 칩 모듈(100f)는 제2 수직 반도체 칩 모듈(100e) 상에 배치되며, 제3 수직 반도체 칩 모듈(100f) 및 제2 수직 반도체 칩 모듈(100e)들의 관통 전극(22)들은 솔더볼 등에 의하여 전기적으로 접속된다.
본 실시예에서, 제1 내지 제3 수평 반도체 칩 모듈(100a,100b,100c)들의 측면(5) 및 제1 및 제2 수직 반도체 칩 모듈(100d,100e)들 사이의 공간에는 각각 갭-필 부재(370)가 배치될 수 있다. 한편, 갭 필 부재(370)는 제2 수직 반도체 칩 모듈(100e) 및 제3 수직 반도체 칩 모듈(100f) 사이의 공간에도 배치될 수 있다.
본 실시예에서, 제1 내지 제2 수직 반도체 칩 모듈(100d,100e)들은, 예를 들어, 데이터를 저장하는 데이터 저장용 반도체 칩을 포함할 수 있고, 제3 수직 반도체 칩 모듈(100f)은 데이터를 처리하는 데이터 처리용 반도체 칩을 포함할 수 있 다.
이상에서 상세하게 설명한 바에 의하면, 제1 방향(수평 방향)으로 복수개의 반도체 칩들을 적층하여 수평 반도체 칩 모듈을 형성하고, 적층된 수평 반도체 칩 모듈의 측면에 제2 방향(수직 방향)으로 복수개의 반도체 칩들을 적층하여 큐브 타입으로 반도체 패키지를 제조하여 데이터 용량 증가 및 데이터 처리 속도를 보다 향상시킬 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 큐브 반도체 패키지를 도시한 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 큐브 반도체 패키지를 도시한 평면도이다.
도 4는 도 3의 II-II' 선을 따라 절단한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 큐브 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 큐브 반도체 패키지를 도시한 단면도이다.

Claims (17)

  1. 각각 제1 면, 상기 제1 면과 대향 하는 제2 면, 상기 제1 및 제2 면들을 연결하는 측면들 및 상기 제1 면상에 배치된 본딩 패드들을 갖는 반도체 칩과, 상기 제1 면 및 상기 제2 면을 관통하는 관통 전극들, 및 상기 제1 및 제2 면들 중 적어도 하나에 배치되고 상기 각 관통 전극 및 상기 본딩 패드와 전기적으로 연결되며 상기 측면과 대응하는 위치에 단부가 배치된 재배선을 포함하고, 적어도 2 개가 제1 방향으로 적층되며, 상기 각 관통 전극에 의하여 상호 전기적으로 연결된 반도체 칩 모듈;
    상기 각 반도체 칩 모듈의 측면들 상에 배치되며 상기 각 재배선의 상기 단부와 전기적으로 연결된 연결 부재; 및
    상기 적층된 반도체 칩 모듈들의 적어도 하나의 측면에 상기 제1 방향에 대하여 수직한 제2 방향으로 배치되며, 추가 본딩 패드들을 갖는 추가 반도체 칩과, 상기 추가 반도체 칩을 관통하며 상기 추가 본딩 패드들 및 상기 각 연결 부재와 전기적으로 연결되는 추가 관통 전극을 갖는 추가 반도체 칩 모듈;
    을 포함하는 큐브 반도체 패키지.
  2. 제1항에 있어서,
    상기 재배선은 상기 제1 면으로부터 상기 측면으로 연장된 연장부를 더 포함하는 것을 특징으로 하는 큐브 반도체 패키지.
  3. 제1항에 있어서,
    상기 연결 부재는 도전볼을 포함하는 것을 특징으로 하는 큐브 반도체 패키지.
  4. 제1항에 있어서,
    상기 재배선들을 덮고 상기 관통 전극을 노출하는 개구를 갖는 접착 부재를 더 포함하는 것을 특징으로 하는 큐브 반도체 패키지.
  5. 삭제
  6. 제1항에 있어서,
    상기 반도체 칩 모듈들 중 상부 반도체 칩 모듈 및 하부 반도체 칩 모듈의 적어도 하나의 상기 관통 전극의 단부에는 도전볼이 접속된 것을 특징으로 하는 큐브 반도체 패키지.
  7. 제1항에 있어서,
    상기 반도체 칩 모듈들은 동일한 사이즈 및 동일한 형상을 갖는 것을 특징으로 하는 큐브 반도체 패키지.
  8. 제1항에 있어서,
    상기 반도체 칩 모듈들은 제1 사이즈를 갖는 제1 반도체 칩 모듈들 및 상기 제1 사이즈보다 작은 제2 사이즈를 갖는 제2 반도체 칩 모듈을 포함하고, 상기 제1 및 제2 반도체 칩 모듈들의 측면들은 정렬된 것을 특징으로 하는 큐브 반도체 패키지.
  9. 삭제
  10. 제1항에 있어서,
    상기 추가 반도체 칩 모듈은 적어도 2 개가 제2 방향으로 적층되며, 상기 적층된 추가 반도체 칩 모듈들은 상기 각 추가 관통 전극들에 의해 상호 전기적으로 연결된 것을 특징으로 하는 큐브 반도체 패키지.
  11. 제1항에 있어서,
    상기 각 추가 반도체 칩 모듈의 추가 반도체 칩은 데이터를 저장하는 데이터 저장 반도체 칩 및 데이터를 처리하는 데이터 처리 반도체 칩을 포함하는 것을 특징으로 하는 큐브 반도체 패키지.
  12. 제1항에 있어서,
    상기 추가 반도체 칩 모듈은 적어도 2 개 이상이 적층되며, 상기 적층된 각 추가 반도체 칩 모듈은 상호 동일한 사이즈 및 동일한 형상을 갖는 것을 특징으로 하는 큐브 반도체 패키지.
  13. 제1항에 있어서,
    상기 추가 반도체 칩 모듈은 적어도 2 개 이상이 적층되며, 상기 적층된 각 추가 반도체 칩 모듈은 상호 서로 다른 사이즈를 갖는 것을 특징으로 하는 큐브 반도체 패키지.
  14. 제1항에 있어서,
    상기 추가 반도체 칩 모듈의 외측으로 노출된 상기 추가 관통 전극의 단부에 접속된 접속부재를 더 포함하는 것을 특징으로 하는 큐브 반도체 패키지.
  15. 제1항에 있어서,
    상기 반도체 칩 모듈 및 상기 추가 반도체 칩 모듈 사이에 개재된 갭-필 부재를 더 포함하는 것을 특징으로 하는 큐브 반도체 패키지.
  16. 제1항에 있어서,
    상기 연결 부재는 제1 경도 및 제1 용융점을 갖는 제1 금속을 포함하고, 상기 연결 부재 중 상기 반도체 칩의 상기 측면과 대응하는 부분에 배치되며 상기 제1 경도보다 낮은 제2 경도 및 제2 용융점보다 낮은 제2 용융점을 갖는 제2 금속을 포함하는 것을 특징으로 하는 큐브 반도체 패키지.
  17. 제16항에 있어서,
    상기 제1 금속은 구리를 포함하고, 상기 제2 금속은 솔더를 포함하는 것을 특징으로 하는 큐브 반도체 패키지.
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