KR102186203B1 - 패키지 온 패키지 장치 및 이의 제조 방법 - Google Patents

패키지 온 패키지 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR102186203B1
KR102186203B1 KR1020140008475A KR20140008475A KR102186203B1 KR 102186203 B1 KR102186203 B1 KR 102186203B1 KR 1020140008475 A KR1020140008475 A KR 1020140008475A KR 20140008475 A KR20140008475 A KR 20140008475A KR 102186203 B1 KR102186203 B1 KR 102186203B1
Authority
KR
South Korea
Prior art keywords
package
semiconductor package
lower semiconductor
interface material
thermal interface
Prior art date
Application number
KR1020140008475A
Other languages
English (en)
Other versions
KR20150088371A (ko
Inventor
김종국
이장우
최경세
강사윤
김동한
심황길
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140008475A priority Critical patent/KR102186203B1/ko
Priority to US14/516,764 priority patent/US9355931B2/en
Publication of KR20150088371A publication Critical patent/KR20150088371A/ko
Application granted granted Critical
Publication of KR102186203B1 publication Critical patent/KR102186203B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1088—Arrangements to limit the height of the assembly
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명은 패키지 온 패키지 장치 및 이의 제조 방법을 제공한다. 이 장치에서는 하부 반도체 패키지와 상부 반도체 패키지 사이에 개재되는 열 경계 물질막이 하부 반도체 칩의 상부면의 70% 이상과 접한다. 이 방법에서는 하부 반도체 패키지 상에 상부 반도체 패키지를 실장시 무게추를 이용한다.

Description

패키지 온 패키지 장치 및 이의 제조 방법{PACKAGE-ON-PACKAGE DEVICE INCLUDING THE SAME}
본 발명은 패키지 온 패키지 장치 및 이의 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 패키지 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 이중에 특히 패키지 위에 패키지를 적층하는 패키지 온 패키지(Package on package, PoP) 장치는 각각의 적층되는 패키지 안에 반도체 칩과 패키지 기판을 포함하므로 전체 패키지의 두께가 두꺼워지는 문제점을 가진다. 또한, 패키지 온 패키지 장치에서는 반도체 칩들 내에서 발생하는 열을 외부로 방출하기 어려워 소자 오작동이나 동작 속도 지연등의 문제 등이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 열 방출에 효과적인 패키지 온 패키지 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 패키지 온 패키지 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 일 예에 따른 패키지 온 패키지 장치는, 하부 패키지 기판과 이 위에 실장된 하부 반도체 칩을 포함하는 하부 반도체 패키지; 상기 하부 반도체 패키지 위에 배치되며 상부 패키지 기판과 이 위에 실장된 상부 반도체 칩을 포함하는 상부 반도체 패키지; 및 상기 하부 반도체 칩과 상기 상부 패키지 기판 사이에 개재되는 열 경계 물질막을 포함하되, 상기 열 경계 물질막은 상기 하부 반도체 칩의 상부면의 70% 이상과 접한다.
상기 열 경계 물질막은 바람직하게는 2 W/mK 이상의 열 전도도를 가진다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 패키지 온 패키지 장치의 제조 방법은, 하부 반도체 칩을 포함하는 하부 반도체 패키지 상에 열 경계 물질 조성물을 도포하는 단계; 상기 하부 반도체 패키지 상에 상부 반도체 패키지를 위치시키는 단계; 및 상기 상부 반도체 패키지를 눌러 상기 열 경계 물질 조성물을 압착시키면서 상기 상부 반도체 패키지와 상기 하부 반도체 패키지를 연결시키는 연결 솔더볼을 부착시키는 단계를 포함한다.
상기 상부 반도체 패키지를 누르는 단계는 상기 상부 반도체 패키지 상에 무게추를 올려놓는 단계를 포함할 수 있다.
상기 무게추는 바람직하게는 5~50g의 무게를 가질 수 있다.
무게추를 상기 상부 반도체 패키지 상에 올려놓는 단계는 상기 무게추가 중심에 놓이는 가이드로 상기 상부 반도체 패키지를 덮을 수 있다.
상기 무게추는 상기 하부 반도체 칩의 전체를 덮도록 상기 상부 반도체 패키지 상에 놓일 수 있다.
상기 방법은, 상기 상부 반도체 패키지를 누르는 단계 동안, 상기 열 경계 물질 조성물을 가열하여 열 경계 물질막을 형성하는 단계를 더 포함할 수 있다.
상기 열 경계 물질 조성물은 압착되어 상기 하부 반도체 칩의 상부면 면적의 70% 이상과 접할 수 있다.
상기 방법은, 상기 열 경계 물질막을 형성하는 단계 후에, 상기 무게추를 제거하는 단계; 및 상기 하부 패키지 기판 하부에 외부 솔더볼을 부착시키는 단계를 더 포함할 수 있다.
상기 하부 반도체 패키지는 상기 하부 반도체 칩이 실장되는 하부 패키지 기판과, 상기 하부 패키지 기판 상에 부착되며 상기 하부 반도체 칩과 이격된 하부 솔더볼을 더 포함할 수 있으며, 상기 상부 반도체 패키지는 상부 패키지 기판, 이 위에 실장되는 상부 반도체 칩 및 상기 상부 패키지 하부면에 부착되는 상부 솔더볼을 포함할 수 있으며, 상기 상부 반도체 패키지와 상기 하부 반도체 패키지를 연결시키는 연결 솔더볼을 부착시키는 단계는, 상기 하부 솔더볼과 상기 상부 솔더볼을 융착시키는 단계를 포함할 수 있다.
상기 하부 반도체 패키지는 상기 하부 반도체 칩의 측면과 상기 하부 패키지 기판을 덮되 상기 하부 솔더볼을 노출시키는 홀(hole)을 포함하는 몰드막을 더 포함하되, 상기 하부 반도체 패키지 상에 상기 상부 반도체 패키지를 위치시키는 단계는 상기 상부 솔더볼을 상기 홀 안에 삽입시키는 단계를 포함할 수 있다.
본 발명의 일 예에 따른 패키지 온 패키지 장치에서는 하부 반도체 패키지와 상부 반도체 패키지 사이에 개재되는 열 경계 물질막이 하부 반도체 칩의 상부면의 70% 이상과 접하므로, 하부 반도체 칩에서 발생되는 열을 1℃/W 이상의 온도변화율로 방출할 수 있어 열 방출 개선에 매우 효과적이다. 이로써 패키지 온 패키지 장치의 동작 속도를 개선시키고 오작동의 문제를 해결할 수 있다.
본 발명의 다른 예에 따른 패키지 온 패키지 장치의 제조 방법에서는 하부 반도체 패키지와 상부 반도체 패키지 사이에 열 경계 물질 조성물을 개재시키고 상기 상부 반도체 패키지를 누르면서 상기 상부 반도체 패키지와 상기 하부 반도체 패키지를 연결하는 솔더볼을 형성한다. 이로써 상기 열 경계 물질 조성물이 상기 상부 반도체 패키지에 눌려 퍼져 하부 반도체 칩의 상부면의 70% 이상과 접할 수 있다. 이로써 열 방출 특성이 개선된 패키지 온 패키지 장치를 용이하게 제조할 수 있다. 또한 이 방법에서 상기 상부 반도체 패키지를 누를 때 바람직하게는 5~50g의 무게추를 상기 상부 반도체 패키지 상에 올려놓는다. 이로써 상기 상부 반도체 패키지와 상기 하부 반도체 패키지에 크랙(crack)을 유발하지 않으면서 적절하게 상기 열 경계 물질 조성물을 압착시킬 수 있다.
도 1은 본 발명의 일 예에 따른 패키지 온 패키지 장치의 레이아웃이다.
도 2는 도 1을 I-I'선으로 자른 단면도이다.
도 3은 패키지 온 패키지 장치에서 열 경계 물질막이 하부 반도체 칩과의 접합 면적에 따른 온도 차이를 나타내는 그래프이다.
도 4 내지 도 7, 도 8 및 도 10은 도 2의 패키지 온 패키지 장치의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 9a 내지 도 9c는 열 경계 물질 조성물의 도포 형태들을 나타낸다.
도 11 내지 도 16은 본 발명의 다른 예들에 따른 패키지 온 패키지 장치의 단면도들이다.
도 17은 본 발명의 일 예에 따른 반도체 패키지의 단면도를 나타낸다.
도 18은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 19는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 20은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 예에 따른 패키지 온 패키지 장치의 레이아웃이다. 도 2는 도 1을 I-I'선으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 본 예에 따른 패키지 온 패키지 장치(200)는, 차례로 적층된 하부 반도체 패키지(101)와 상부 반도체 패키지(102)를 포함한다.
상기 하부 반도체 패키지(101)는 하부 패키지 기판(1), 상기 하부 패키지 기판(1) 상에 실장된 하부 반도체 칩(10), 및 이들을 덮는 하부 몰드막(12)을 포함한다. 상기 하부 반도체 칩(10)은 상기 하부 패키지 기판(1)에 내부 솔더볼들(5)을 이용하여 전기적으로 연결되며, 플립 칩 본딩 방식으로 실장될 수 있다. 상기 하부 패키지 기판(1) 하부에는 외부 솔더볼들(16)이 배치된다. 상기 하부 몰드막(12)은 상기 하부 반도체 칩(10)의 측벽을 덮되 상기 하부 반도체 칩(10)의 상부면은 노출시킬 수 있다. 즉, 상기 하부 반도체 칩(10)의 상부면은 상기 하부 몰드막(12)에 의해 덮이지 않을 수 있다. 상기 하부 몰드막(12)은 상기 하부 반도체 칩(10)과 이격되는 연결홀(14)을 포함한다. 상기 하부 반도체 칩(10)은 예를 들면 로직 칩일 수 있다. 상기 하부 반도체 칩(10)은 내부에 중앙 처리 장치(Central processor unit, CPU), 그래픽 처리 장치(Graphic processor unit, GPU), USB(universal serial bus)등 다양한 지능소자(Intellectual property, IP)블럭들을 포함할 수 있다.
상기 상부 반도체 패키지(102)는 상부 패키지 기판(30), 상기 상부 패키지 기판(30) 상에 실장된 상부 반도체 칩들(40a, 40b), 및 이들을 덮는 상부 몰드막(36)을 포함한다. 상기 상부 반도체 칩들(40a, 40b)은 제 1 상부 반도체 칩(40a)과 제 2 상부 반도체 칩(40b)을 포함한다. 상기 상부 반도체 칩들(40a, 40b)은 모두 상기 상부 패키지 기판(30)에 와이어 본딩 방식으로 실장될 수 있다. 상기 상부 반도체 칩들(40a, 40b)은 예를 들면 메모리 칩일 수 있다.
상기 상부 반도체 패키지(102)는 상기 하부 반도체 패키지(101) 상에 적층되며, 이들을 연결하는 연결 솔더볼(38)에 의해 서로 전기적으로 연결된다. 상기 연결 솔더볼(38)는 상기 연결홀(14) 안에 배치된다.
상기 하부 반도체 칩(10)과 상기 상부 패키지 기판(30) 사이에는 열 경계 물질막(50)이 개재된다. 상기 열 경계 물질막(50)은 상기 하부 반도체 칩(10)의 상부면과 상기 상부 패키지 기판(30)의 하부면과 동시에 접한다. 이때 상기 열 경계 물질막(50)은 상기 하부 반도체 칩(10)의 상부면의 면적의 바람직하게는 70% 이상과 접한다. 상기 열 경계 물질막(50)은 바람직하게는 2 W/mK 이상의 열 전도도를 가진다. 상기 열 경계 물질막(50)은 필러(filler) 입자들이 분산된 수지막일 수 있다. 또는 상기 열 경계 물질막(50)은 접착막일 수 있다. 상기 필러 입자들은 금속을 함유할 수 있다.
상기 패키지 온 패키지 장치(200)에서는, 열이 주로 많이 발생하는 로직칩인 상기 하부 반도체 칩(10)과 상기 상부 패키지 기판(30) 사이에 상기 열 경계 물질막(50)이 개재된다. 상기 열 경계 물질막(50)이 없이 상기 하부 반도체 칩(10)과 상기 상부 패키지 기판(30)이 서로 이격될 경우, 이들 사이 공간의 공기가 존재하게 된다. 공기와 같은 기체의 열 전도도는 고체의 열 전도도보다 현저히 낮게 된다. 따라서 상기 열 경계 물질막(50)이 없는 경우 상기 하부 반도체 칩(10)에서 발생되는 열의 방출이 원할하지 못하게 된다. 그러나 본 발명에서는 상기 열 경계 물질막(50)이 개재되므로, 상기 하부 반도체 칩(10)으로 부터 발생된 열은 상기 열 경계 물질막(50)을 통해 상부 반도체 패키지(102)로 전달되어 열 방출이 용이하다. 이로써 동작 속도를 개선시키고 오작동의 문제를 해결할 수 있다. 또한 DTM(Dynamic Thermal management)의 시작 시간을 늦춰줄 수 있어 중앙처리장치(Central processing unit)의 사용을 극대화할 수 있다.
<실험예>
하부 반도체 칩의 상부면이 노출된 하부 반도체 패키지와 이 위에 실장된 상부 반도체 패키지를 포함하는 패키지 온 패키지 장치들을 제조하였다. 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이에 열 경계 물질막이 없는 패키지 온 패키지 장치의 하부 반도체 칩에 세트 레벨(set level)에서 5W를 공급할 때 하부 반도체 칩의 온도를 측정하였다. 이때 열 경계 물질막의 열전도도는 2 W/mK 이상이었다. 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이에 열 경계 물질막을 개재시키되 상기 하부 반도체 칩과의 접합 면적을 10에서 80%로 증가시킴에 따라 하부 반도체 칩의 온도가 어떻게 변하는지 측정하였다. 그리고 열 경계 물질막이 없을 때의 온도와 열 경계 물질막이 개재되었을 때의 온도 간의 차이(△T)를 구해 도 3에 나타내었다. 세트 레벨에서 열 방출 효과가 있다고 인정되는 것은, 하부 반도체 칩에 5W를 공급할 때 열 경계 물질막이 없는 경우보다 온도차(△T)가 5℃이상 나야한다. 따라서 도 3을 참조하면, 온도차(△T)가 5℃이상 나려면, 열 경계 물질막과 하부 반도체 칩과의 접합 면적이 70% 이상이 됨을 알 수 있다. 이로써 하부 반도체 칩에서 발생되는 열을 1℃/W 이상의 온도변화율로 방출할 수 있어 열 방출 개선에 매우 효과적이다.
도 4 내지 도 7, 도 8 및 도 10은 도 2의 패키지 온 패키지 장치의 제조 방법을 순차적으로 나타내는 단면도들이다. 도 9a 내지 도 9c는 열 경계 물질 조성물의 도포 형태들을 나타낸다.
도 4를 참조하면, 하부 패키지 기판(1) 상에 하부 반도체 칩(10)을 내부 솔더볼(5)를 이용하여 플립 칩 본딩 방식으로 실장한다. 그리고 몰드 공정을 진행하여 상기 하부 반도체 칩(10)을 덮는 하부 몰드막(12)을 형성한다.
도 5를 참조하면, 연마 공정을 진행하여 적어도 상기 하부 몰드막(12)의 상부를 일부 제거하여 상기 하부 반도체 칩(10)의 상부면을 노출시킨다. 이때 상기 하부 반도체 칩(10)의 상부도 일부 같이 제거되어 상기 하부 반도체 칩(10)을 원하는 두께로 형성할 수도 있다.
또는 상기 연마 공정 없이, 상기 몰드 공정에서 상기 하부 몰드막(12)이 상기 하부 반도체 칩(10)의 상부면을 노출시킨도록 형성할 수도 있다.
도 6을 참조하면, 레이저 등을 이용하여 상기 하부 몰드막(12)에 연결홀(14)을 형성한다. 그리고 상기 연결홀(14)에 의해 노출된 상기 하부 패키지 기판(1) 상에 하부 연결 솔더볼(38b)를 형성한다. 이로써 하부 반도체 패키지(101)를 형성할 수 있다.
도 7을 참조하면, 상부 패키지 기판(30) 상에 제 1 상부 반도체 칩(40a)과 제 2 상부 반도체 패키지(40b)를 차례로 적층하고 와이어(32)를 이용하여 상기 상부 패키지 기판(30)에 전기적으로 연결시킨다. 몰드 공정을 진행하여 상기 상부 반도체 칩들(40a, 40b)을 덮는 상부 몰드막(36)을 형성한다. 상기 상부 패키지 기판(30)의 하부에 상부 연결 솔더볼(38a)를 부착시킨다.
도 8을 참조하면, 상기 하부 반도체 칩(10) 상에 열 경계 물질 조성물(50a)을 도포한다. 이때 상기 열 경계 물질 조성물(50a)의 도포 형태는 도 9a처럼 나선형태이거나 도 9b처럼 별 모양이거나 또는 도 9c 처럼 복수개의 서로 이격된 점 형태들일 수 있다. 상기 열 경계 물질 조성물(50a)은 필러 입자들이 분산된 수지액을 포함할 수 있다. 상기 하부 반도체 패키지(101) 상에 상기 상부 반도체 패키지(102)를 위치시킨다. 이때 상기 상부 연결 솔더볼(38a)를 상기 연결홀(14) 안에 삽입시켜 상기 상부 연결 솔더볼(38a)와 상기 하부 연결 솔더볼(38b)가 맞닿도록 한다. 이 상태에서 상기 상부 반도체 패키지(102) 상에 무게추(80)를 올려 놓는다. 상기 무게추(80)는 가이드(82)의 중심부에 끼워질 수 있다. 상기 가이드(82)에 의해 상기 무게추(80)가 상기 상부 반도체 패키지(102)의 중심에 놓이기가 용이하다. 상기 무게추(80)는 바람직하게는 상기 하부 반도체 칩(10)의 전체를 덮는다. 상기 무게추(80)의 무게는 상기 상부 및 하부 반도체 패키지들(102, 101)에 크랙(crack)을 유발하지 않아야 하며, 연결 솔더볼들(38)을 형성하기 위한 리플로우(reflow) 공정에서 연결 솔더볼들(38)이 과도하게 눌려 이웃하는 연결 솔더볼들(38) 간에 쇼트(short)가 발생되지 않아야 한다. 이를 위하여 상기 무게추(80)는 적절한 무게를 가져야 한다. 이러한 상기 무게추(80)의 바람직한 무게는 5~50g이다.
도 10을 참조하면, 상기 상부 및 하부 연결 솔더볼들(38a, 38b)의 융점 이상으로 가열하여 리플로우(reflow)시켜 상기 상부 연결 솔더볼(38a)와 상기 하부 연결 솔더볼(38b)을 융착시켜 연결 솔더볼(38)를 형성한다. 이때 상기 열 경계 물질 조성물(50a)도 상기 무게추(80)에 의해 압착되어 상기 하부 반도체 칩(50)의 상부면과 접하는 면적이 더 넓어지게 된다. 이때 바람직하게는 상기 열 경계 물질 조성물(50a)이 상기 하부 반도체 칩(50)의 상부면 면적의 70% 이상과 접한다. 그리고 상기 상부 및 하부 연결 솔더볼들(38a, 38b)을 리플로우(reflow)시키는 동안의 열에 의해 상기 열 경계 물질 조성물(50a) 내의 용매가 휘발되고 열 경계 물질막(50)이 형성된다. 또는 상기 열 경계 물질 조성물(50a)에 포함되는 수지는 열 경화성 수지일 수 있으며 상기 열에 의해 경화될 수도 있다.
후속으로 도 2를 참조하여, 상기 가이드(82)를 벗겨내어 상기 무게추(80)를 치운다. 그리고 상기 하부 패키지 기판(1) 하부에 외부 솔더볼들(16)을 부착시킨다. 상기 외부 솔더볼들(16)이 상기 무게추(80)가 치워진 후에 부착되므로, 상기 외부 솔더볼들(16) 간의 쇼트(short)를 방지할 수 있다. 만약 상기 외부 솔더볼들(16)이 상기 무게추(80)를 올려놓기 전에 부착되었다면, 상기 상부 및 하부 연결 솔더볼들(38a, 38b)을 리플로우(reflow)시키는 동안의 열에 의해 외부 솔더볼들(16)도 리플로우되고 상기 무게추(80)의 무게에 눌려 서로 붙을 수도 있다.
상기 제조 방법에서 열 경계 물질막(50)을 형성하기 위해 열 경계 물질 조성물(50a)을 도포하였으나, 상기 열 경계 물질막(50)이 접착막으로 이루어질 수도 있다. 이때 상기 무게추(80)에 의해 상기 열 경계 물질막(50)이 압착되더라도 접합 면적이 늘려지지는 않을 수 있다. 상기 열 경계 물질막(50)이 접착막일지라도 상기 하부 반도체 칩(10)과 접하는 면적이 70% 이상이 되도록 한다.
도 11 내지 도 16은 본 발명의 다른 예들에 따른 패키지 온 패키지 장치의 단면도들이다.
도 11를 참조하면, 본 예에 따른 패키지 온 패키지 장치(201)의 하부 반도체 패키지(101a)에서 하부 반도체 칩(10)의 상부면이 하부 몰드막(12)에 의해 덮여 있다. 열 경계 물질막(50)은 상기 하부 반도체 칩(10)과는 이격되며 상기 하부 몰드막(12)의 상부면과 상기 상부 패키지 기판(20)의 하부면과 동시에 접할 수 있다. 상기 열 경계 물질막(50)이 상기 하부 반도체 칩(10)과 이격될지라도 매우 인접하므로, 상기 열 경계 물질막(50)이 도 2에서 설명한 바와 같이 열 방출 효과를 가진다.
또는 도 12를 참조하면, 본 예에 따른 패키지 온 패키지 장치(202)에서 열 경계 물질막(50)은 옆으로 연장되어 하부 반도체 칩(10)의 상부면 뿐만 아니라 하부 몰드막(12)의 상부면까지 접할 수 있다.
또는 도 13을 참조하면, 본 예에 따른 패키지 온 패키지 장치(203)에서 하부 반도체 패키지(101)과 상부 반도체 패키지(102) 사이에 인터포저(Interposer) 기판(62)이 개재될 수 있다. 상기 하부 반도체 패키지(101)는 제 1 연결 솔더볼(38)에 의해 상기 인터포저 기판(62)과 전기적으로 연결되고, 상기 상부 반도체 패키지(102)는 제 2 연결 솔더볼(39)에 의해 상기 인터포저 기판(62)과 전기적으로 연결될 수 있다. 상기 인터포저 기판(62)은 인쇄회로 기판일 수 있으며, 플라스틱, 플렉서블 필름, 또는 세라믹 등으로 제조될 수 있다. 상기 인터포저 기판(62)과 상기 하부 반도체 패키지(101) 사이에 제 1 열 경계 물질막(50)이 개재되고 상기 인터포저 기판(62)과 상기 상부 반도체 패키지(102) 사이에 제 2 열 경계 물질막(70)이 개재된다. 상기 제 1 및 제 2 열 경계 물질막들(50, 70)은 실시예 1에서 설명한 열 경계 물질막(50)과 동일할 수 있다. 도 13의 패키지 온 패키지 장치(203)를 제조할 때에도 무게추(80)와 가이드(82)를 적용하여 상기 제 1 및 제 2 열 경계 물질막들(50, 70)의 접합 면적을 증대시킬 수 있다.
또는 도 14를 참조하면, 본 예에 따른 패키지 온 패키지 장치(204)에서 하부 반도체 패키지(101b)는 도 2의 하부 몰드막(12)을 포함하지 않는다. 대신 하부 반도체 칩(10)과 하부 패키지 기판(1) 사이에 언더필 수지막(7)이 개재될 수 있다. 도 14의 패키지 온 패키지 장치(204)를 제조할 때 연결 솔더볼(38)은 도 8처럼 상부 연결 솔더볼(38a)과 하부 연결 솔더볼(38b)이 융착되어 형성되거나 또는 별도로 연결 솔더볼(38)을 반도체 패키지들(101, 102) 사이에 개재시켜 부착시킬수도 있다.
또는 도 15를 참조하면, 본 예에 따른 패키지 온 패키지 장치(205)에서 상부 반도체 패키지(102)과 하부 반도체 패키지(101) 사이에 제 1 열 경계 물질막(50)이 개재된다. 상기 제 1 열 경계 물질막(50)은 도 2에서 설명한 바와 동일할 수 있다. 상기 상부 반도체 패키지(102) 상에는 제 2 열 경계 물질막(70)과 방열판(60)이 차례로 배치된다. 상기 제 2 열 경계 물질막(70)은 상기 제 1 열 경계 물질막(50)과 동일할 수 있다. 상기 방열판(60)은 금속판이거나 또는 유연성을 가지는 금속 테이프일 수 있다. 도 15의 패키지 온 패키지 장치(205)를 제조할 때에도 무게추(80)와 가이드(82)를 적용하여 상기 제 1 및 제 2 열 경계 물질막들(50, 70)의 접합 면적을 증대시킬 수 있다.
또는 도 16을 참조하면, 본 예에 따른 패키지 온 패키지 장치(206)에서는 제 2 열 경계 물질막(70)과 방열판(60)이 연장되어 상부 반도체 패키지(102)와 하부 반도체 패키지(101)의 측면들을 덮는다. 외부 솔더볼(16)는 상기 방열판(60)의 하부면에도 부착될 수 있다. 이 경우 열 방출 효과를 보다 증대시킬 수 있다. 본 예에서 상기 방열판(60)은 방열 기능 외에, 전자파 장해(Electromagnetic interference; EMI) 차폐(shielding) 기능을 가질 수 있다. 이로써, 반도체 패키지들의 오작동을 방지할 수 있다.
도 17은 본 발명의 일 예에 따른 반도체 패키지의 단면도를 나타낸다.
도 17을 참조하면, 본 예에 따른 반도체 패키지(101c)는 도 2의 하부 반도체 패키지(101)와 유사하다. 상기 반도체 패키지(101c)는 패키지 기판(1) 상에 플립 칩 본딩 방식으로 실장된 반도체 칩(10)과 이의 측벽을 덮는 몰드막(12)을 포함한다. 상기 반도체 칩(10)과 상기 몰드막(12)의 상부면들 상에는 열 경계 물질막(50)과 방열판(60)이 차례로 배치된다. 상기 반도체 패키지(101c)를 제조하는 과정 중에 상기 무게추(80)를 상기 방열판(60) 상에 올려놓아 상기 열 경계 물질막(50)이 상기 반도체 칩(10)의 상부면과 접하는 면적을 늘릴 수 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 18은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 18을 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 소자들(1220, 1230)을 기판(1210)에 설치함으로써, 상기 패키지 모듈(1200)이 형성될 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 19는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 19를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
상술한 본 발명의 기술이 적용된 반도체 소자는 메모리 카드의 형태로 제공될 수 있다. 도 20은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다. 도 20을 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
1: 하부 패키지 기판
5: 내부 솔더볼
16: 외부 솔더볼
10: 하부 반도체 칩
12: 하부 몰드막
14: 연결홀
50, 70: 열 경계 물질막
50a: 열 경계 물질 조성물
60: 방열판
34: 상부 솔더볼
38, 38a, 38b: 연결 솔더볼
30: 상부 패키지 기판
40a, 40b: 상부 반도체 칩
36: 상부 몰드막
101, 101a, 101b: 하부 반도체 패키지
102: 상부 반도체 패키지
200~206: 패키지 온 패키지 장치

Claims (10)

  1. 하부 패키지 기판과 이 위에 실장된 하부 반도체 칩을 포함하는 하부 반도체 패키지;
    상기 하부 반도체 패키지 위에 배치되며 상부 패키지 기판과 이 위에 실장된 상부 반도체 칩을 포함하는 상부 반도체 패키지; 및
    상기 하부 반도체 칩과 상기 상부 패키지 기판 사이에 개재되는 제 1 열 경계 물질막;
    상기 상부 반도체 패키지의 상면과 측면 그리고 상기 하부 반도체 패키지의 측면을 덮는 방열판;
    상기 방열판과 상기 상부 반도체 패키지 사이 그리고 상기 방열판과 상기 하부 반도체 패키지 사이에 개재되는 제 2 열 경계 물질막; 및
    상기 방열판의 하부면에 연결되는 외부 연결 단자를 포함하되,
    상기 제 1 열 경계 물질막은 상기 하부 반도체 칩의 상부면의 70% 이상과 접하고,
    상기 제 1열 경계 물질막은 2 W/mK 이상의 열 전도도를 가지는 패키지 온 패키지 장치.
  2. 삭제
  3. 하부 반도체 칩과 하부 패키지 기판을 포함하는 하부 반도체 패키지 상에 열 경계 물질 조성물을 도포하는 단계;
    상기 하부 반도체 패키지 상에 상부 반도체 패키지를 위치시키는 단계;
    무게추가 상부면의 중심에 놓이는 가이드로 상기 상부 반도체 패키지와 상기 하부 반도체 패키지를 덮는 단계, 상기 가이드에 의해 상기 상부 반도체 패키지의 측벽이 상기 하부 반도체 패키지의 측벽과 정렬되고, 상기 가이드의 하단은 상기 하부 반도체 패키지의 하단에 위치하고;
    상기 무게추로 상기 상부 반도체 패키지를 눌러 상기 열 경계 물질 조성물을 압착시키면서 상기 상부 반도체 패키지와 상기 하부 반도체 패키지를 연결시키는 연결 솔더볼을 부착시키는 단계를 포함하는 반도체 패키지의 제조 방법.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 무게추는 5~50g의 무게를 가지는 반도체 패키지의 제조 방법.
  6. 삭제
  7. 삭제
  8. 제 3 항에 있어서,
    상기 상부 반도체 패키지를 누르는 단계 동안 상기 열 경계 물질 조성물을 가열하여 열 경계 물질막을 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  9. 제 8 항에 있어서,
    상기 열 경계 물질 조성물은 압착되어 상기 하부 반도체 칩의 상부면 면적의 70% 이상과 접하는 반도체 패키지의 제조 방법.
  10. 제 8 항에 있어서,
    상기 열 경계 물질막을 형성하는 단계 후에,
    상기 무게추와 상기 가이드를 제거하는 단계;
    상기 상부 반도체 패키지의 상면과 측면 그리고 상기 하부 반도체 패키지의 측면을 덮는 방열판을 형성하는 단계; 및
    상기 방열판의 하부면과 상기 하부 패키지 기판 하부에 각각 외부 솔더볼을 부착시키는 단계를 더 포함하는 반도체 패키지의 제조 방법.
KR1020140008475A 2014-01-23 2014-01-23 패키지 온 패키지 장치 및 이의 제조 방법 KR102186203B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140008475A KR102186203B1 (ko) 2014-01-23 2014-01-23 패키지 온 패키지 장치 및 이의 제조 방법
US14/516,764 US9355931B2 (en) 2014-01-23 2014-10-17 Package-on-package devices and methods of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140008475A KR102186203B1 (ko) 2014-01-23 2014-01-23 패키지 온 패키지 장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20150088371A KR20150088371A (ko) 2015-08-03
KR102186203B1 true KR102186203B1 (ko) 2020-12-04

Family

ID=53545491

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140008475A KR102186203B1 (ko) 2014-01-23 2014-01-23 패키지 온 패키지 장치 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US9355931B2 (ko)
KR (1) KR102186203B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102164545B1 (ko) * 2014-09-11 2020-10-12 삼성전자 주식회사 반도체 패키지, 및 이를 포함하는 패키지 온 패키지 장치 및 모바일 장치
US9839159B1 (en) * 2015-09-01 2017-12-05 Xilinx, Inc. Dispense pattern for thermal interface material for a high aspect ratio thermal interface
US10002857B2 (en) 2016-04-12 2018-06-19 Qualcomm Incorporated Package on package (PoP) device comprising thermal interface material (TIM) in cavity of an encapsulation layer
WO2018067578A1 (en) * 2016-10-04 2018-04-12 Skyworks Solutions, Inc. Dual-sided radio-frequency package with overmold structure
US20190006342A1 (en) * 2017-06-30 2019-01-03 Intel Corporation Rigid adhesive package-on-package semiconductors
KR102434438B1 (ko) * 2017-09-07 2022-08-19 삼성전자주식회사 스택 보우트 장치
KR102465369B1 (ko) * 2018-03-05 2022-11-10 삼성전자주식회사 패키지 온 패키지의 제조방법 및 그의 본딩 장치
KR102497572B1 (ko) 2018-07-03 2023-02-09 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
KR102208065B1 (ko) * 2019-01-04 2021-01-27 주식회사 프로텍 플립칩 레이저 본딩 시스템
KR20210018577A (ko) 2019-08-05 2021-02-18 삼성전자주식회사 반도체 패키지 장치
KR20210059470A (ko) 2019-11-15 2021-05-25 삼성전자주식회사 반도체 패키지 및 PoP 타입 패키지
KR102400533B1 (ko) * 2020-08-12 2022-05-19 삼성전기주식회사 전자 소자 모듈 및 이의 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008166373A (ja) 2006-12-27 2008-07-17 Nec Electronics Corp 半導体装置およびその製造方法
US20130234320A1 (en) 2012-03-09 2013-09-12 Industrial Technology Research Institute Chip stack structure and method for fabricating the same

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2816244B2 (ja) * 1990-07-11 1998-10-27 株式会社日立製作所 積層型マルチチップ半導体装置およびこれに用いる半導体装置
JP2000269671A (ja) 1999-03-19 2000-09-29 Toshiba Corp 電子機器
KR100324333B1 (ko) 2000-01-04 2002-02-16 박종섭 적층형 패키지 및 그 제조 방법
JP2001210761A (ja) 2000-01-24 2001-08-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
KR100347477B1 (ko) 2001-01-10 2002-08-07 삼성전자 주식회사 반도체 패키지용 언더필 장치
JP2003318361A (ja) * 2002-04-19 2003-11-07 Fujitsu Ltd 半導体装置及びその製造方法
US20050062152A1 (en) 2003-09-24 2005-03-24 Chung-Che Tsai Window ball grid array semiconductor package with substrate having opening and mehtod for fabricating the same
US6909176B1 (en) 2003-11-20 2005-06-21 Altera Corporation Structure and material for assembling a low-K Si die to achieve a low warpage and industrial grade reliability flip chip package with organic substrate
JP4204989B2 (ja) * 2004-01-30 2009-01-07 新光電気工業株式会社 半導体装置及びその製造方法
JP2005228954A (ja) 2004-02-13 2005-08-25 Fujitsu Ltd 熱伝導機構、放熱システムおよび通信装置
TWI251917B (en) 2004-09-02 2006-03-21 Advanced Semiconductor Eng Chip package for fixing heat spreader and method for packaging the same
KR20060035070A (ko) 2004-10-21 2006-04-26 삼성전자주식회사 반도체 패키지의 제조 방법
KR100609334B1 (ko) 2005-06-13 2006-08-08 삼성전자주식회사 감광성 폴리머가 갭필된 적층 회로부재 및 그의 제조 방법
US7767493B2 (en) * 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
JP2007123454A (ja) * 2005-10-27 2007-05-17 Renesas Technology Corp 半導体装置及びその製造方法
US7737550B2 (en) 2007-08-30 2010-06-15 International Business Machines Corporation Optimization of electronic package geometry for thermal dissipation
SG152086A1 (en) 2007-10-23 2009-05-29 Micron Technology Inc Packaged semiconductor assemblies and associated systems and methods
KR101191121B1 (ko) 2007-12-03 2012-10-15 주식회사 엘지화학 다이싱 다이본딩 필름 및 다이싱 방법
US7786600B2 (en) 2008-06-30 2010-08-31 Hynix Semiconductor Inc. Circuit substrate having circuit wire formed of conductive polarization particles, method of manufacturing the circuit substrate and semiconductor package having the circuit wire
KR100997787B1 (ko) 2008-06-30 2010-12-02 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
SG177945A1 (en) 2008-07-18 2012-02-28 United Test & Assembly Ct Lt Packaging structural member
US7851894B1 (en) * 2008-12-23 2010-12-14 Amkor Technology, Inc. System and method for shielding of package on package (PoP) assemblies
KR101013562B1 (ko) 2009-01-23 2011-02-14 주식회사 하이닉스반도체 큐브 반도체 패키지
US7960827B1 (en) 2009-04-09 2011-06-14 Amkor Technology, Inc. Thermal via heat spreader package and method
KR101046387B1 (ko) 2009-04-10 2011-07-05 주식회사 하이닉스반도체 반도체 패키지
US8034660B2 (en) 2009-07-24 2011-10-11 Texas Instruments Incorporated PoP precursor with interposer for top package bond pad pitch compensation
KR101078737B1 (ko) 2009-08-10 2011-11-02 주식회사 하이닉스반도체 적층 반도체 패키지
KR20110085481A (ko) * 2010-01-20 2011-07-27 삼성전자주식회사 적층 반도체 패키지
US9355939B2 (en) 2010-03-02 2016-05-31 Stats Chippac Ltd. Integrated circuit package stacking system with shielding and method of manufacture thereof
US20120012991A1 (en) 2010-07-16 2012-01-19 Qualcomm Incorporated Integrated shielding for a package-on-package system
US8304880B2 (en) * 2010-09-14 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
US8378477B2 (en) 2010-09-14 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with film encapsulation and method of manufacture thereof
KR20120031697A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 패키지 적층 구조 및 그 제조 방법
KR101740483B1 (ko) * 2011-05-02 2017-06-08 삼성전자 주식회사 고정 부재 및 할로겐-프리 패키지간 연결부를 포함하는 적층 패키지
KR101257218B1 (ko) 2011-09-30 2013-04-29 에스티에스반도체통신 주식회사 패키지 온 패키지 및 이의 제조방법
JP2013081971A (ja) 2011-10-06 2013-05-09 Sumitomo Bakelite Co Ltd 加圧加熱装置、及び、電子部品の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008166373A (ja) 2006-12-27 2008-07-17 Nec Electronics Corp 半導体装置およびその製造方法
US20130234320A1 (en) 2012-03-09 2013-09-12 Industrial Technology Research Institute Chip stack structure and method for fabricating the same

Also Published As

Publication number Publication date
KR20150088371A (ko) 2015-08-03
US20150206869A1 (en) 2015-07-23
US9355931B2 (en) 2016-05-31

Similar Documents

Publication Publication Date Title
KR102186203B1 (ko) 패키지 온 패키지 장치 및 이의 제조 방법
US9324696B2 (en) Package-on-package devices, methods of fabricating the same, and semiconductor packages
US9583430B2 (en) Package-on-package device
KR102341755B1 (ko) 반도체 패키지 및 그 제조방법
US10950521B2 (en) Thermal interface material layer and package-on-package device including the same
KR102134133B1 (ko) 반도체 패키지 및 이의 제조 방법
KR20140130920A (ko) 패키지 온 패키지 장치 및 이의 제조 방법
KR102245003B1 (ko) 오버행을 극복할 수 있는 반도체 패키지 및 그 제조방법
KR102055361B1 (ko) 반도체 패키지
US8779606B2 (en) Package-on-package electronic devices including sealing layers and related methods of forming the same
KR102440439B1 (ko) 전자 구성요소의 열 관리
KR102237978B1 (ko) 반도체 패키지 및 그 제조방법
KR102147354B1 (ko) 반도체 패키지 및 그 제조 방법
KR102337876B1 (ko) 반도체 패키지 및 그 제조 방법
KR102041265B1 (ko) Ｅｍｉ 차폐기능과 방열 기능을 가지는 반도체 패키지
KR102107961B1 (ko) 반도체 장치 및 이의 제조 방법
JP2012109572A (ja) 半導体パッケージ、半導体モジュール、電子装置、及び半導体パッケージの製造方法
KR20150070749A (ko) 반도체 패키지 및 이의 제조 방법
TWI590346B (zh) 用以形成高密度穿模互連的方法
JP6370920B2 (ja) 成形コンパウンドを有する集積回路アセンブリ
KR102287761B1 (ko) 방열 부재를 가지는 반도체 패키지
KR20150021786A (ko) 반도체 패키지
KR20160049616A (ko) 반도체 패키지
KR102190390B1 (ko) 반도체 패키지 및 이의 제조 방법
US20140327156A1 (en) Semiconductor package and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
X701 Decision to grant (after re-examination)