KR102434438B1 - 스택 보우트 장치 - Google Patents

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Abstract

본 발명의 기술적 사상은 제1 반도체 장치 및 제1 반도체 장치 상의 제2 반도체 장치를 수용하는 스택홀을 가지는 보우트(boat), 및 상기 제1 반도체 장치 및 상기 제2 반도체 장치를 접속시키기 위한 리플로우 공정 동안 상기 제2 반도체 장치 상에 놓이는 웨이트 바(weight bar)를 포함하고, 상기 웨이트 바는, 상기 제2 반도체 장치의 상면에 접하는 베이스, 상기 베이스 상의 측벽부, 및 상기 베이스 상에 배치되고, 상기 웨이트 바의 무게 중심을 낮추기 위한 균형추를 포함하는 스택 보우트 장치를 제공한다.

Description

스택 보우트 장치 {Stack boat tool}
본 발명의 기술적 사상은 스택 보우트 장치에 관한 것으로서, 보다 상세하게는 리플로우 공정을 위한 스택 보우트 장치에 관한 것이다.
반도체 제품의 소형화 및 다양한 성능을 구현하기 위해 하부 반도체 패키지 상에 상부 반도체 패키지를 적층한 패키지-온-패키지가 제안되었다. 일반적으로 패키지-온-패키지를 제조하기 위하여, 하부 반도체 패키지와 상부 반도체 패키지를 접합시키기 위한 리플로우 공정을 수행한다. 반도체 제품의 미세화 및 고집적화에 따라, 리플로우 공정 동안 하부 반도체 패키지 및/또는 상부 반도체 패키지가 휘어지는 문제가 발생하였으며, 이러한 반도체 패키지의 휘어짐으로 인하여 논-Ÿ‡(non-wet) 불량 및 쇼트 불량이 발생하는 문제가 있었다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 하부 반도체 장치 및 상부 반도체 장치를 접속시키기 위한 리플로우 공정 동안 논-Ÿ‡ 불량 및 쇼트 불량이 발생되는 것을 방지할 수 있는 스택 보우트 장치를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 반도체 장치 및 제1 반도체 장치 상의 제2 반도체 장치를 수용하는 스택홀을 가지는 보우트(boat), 및 상기 제1 반도체 장치 및 상기 제2 반도체 장치를 접속시키기 위한 리플로우 공정 동안 상기 제2 반도체 장치 상에 놓이는 웨이트 바(weight bar)를 포함하고, 상기 웨이트 바는, 상기 제2 반도체 장치의 상면에 접하는 베이스, 상기 베이스 상의 측벽부, 및 상기 베이스 상에 배치되고, 상기 웨이트 바의 무게 중심을 낮추기 위한 균형추를 포함하는 스택 보우트 장치를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 반도체 패키지 및 상기 제1 반도체 패키지 상의 제2 반도체 패키지를 수용하는 스택홀을 가지는 하부 보우트, 상기 스택홀에 정렬되는 관통홀을 가지고, 상기 하부 보우트 상에 배치된 상부 보우트, 및 상기 제2 반도체 패키지 상에 놓이도록 상기 관통홀에 수용된 웨이트 바를 포함하고, 상기 웨이트 바는, 상기 제2 반도체 패키지의 상면과 마주하는 베이스, 상기 베이스 상에 설치되고, 상기 베이스와 함께 소정의 내부 공간을 한정하는 측벽부, 및 상기 측벽부 상에 설치되어 상기 내부 공간을 덮는 천장부를 포함하는 스택 보우트 장치를 제공한다.
나아가, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 상하로 적층된 제1 반도체 장치 및 제2 반도체 장치를 포함하는 스택 구조체를 수용하는 적어도 하나의 스택홀을 가지는 하부 보우트, 적어도 하나의 관통홀을 가지고, 상기 적어도 하나의 관통홀이 상기 적어도 하나의 스택홀에 정렬되도록 상기 하부 보우트 상에 배치되는 상부 보우트, 및 상기 적어도 하나의 관통홀 내에서 유동(float) 가능하도록 상기 적어도 하나의 관통홀에 수용되고, 상기 스택 구조체 상에 놓여 상기 스택 구조체에 하중을 인가하는 웨이트 바를 포함하는 스택 보우트 장치를 제공한다.
본 발명의 기술적 사상에 따른 스택 보우트 장치에 의하면, 상부 보우트의 관통홀에 유동 가능하도록 수용된 웨이트 바를 이용하여 시간에 따라 일정한 하중을 하부 반도체 장치 및 상부 반도체 장치가 수직으로 적층된 스택 구조체에 인가할 수 있으므로, 하부 반도체 장치 및/또는 상부 반도체 장치의 열적 변형으로 인한 논-Ÿ‡ 불량 및 쇼트 불량이 발생하는 것을 방지할 수 있다. 또한, 스택 보우트 장치에 구비된 웨이트 바는 웨이트 바의 무게 중심을 낮추기 위한 균형추를 구비함으로써, 고온의 기체 흐름에 의한 웨이트 바의 진동 또는 흔들림을 완화할 수 있고, 스택 구조체에 인가된 하중이 과도하게 변하는 것을 방지할 수 있다.
도 1a는 본 발명의 기술적 사상의 일부 실시예들에 따른 스택 보우트 장치의 사시도이다.
도 1b는 도 1a에 도시된 스택 보우트 장치의 분리 사시도이다.
도 2는 도 1a의 Ⅱ-Ⅱ’선에 따른 단면도이다.
도 3은 본 발명의 기술적 사상의 일부 실시예들에 따른 웨이트 바의 사시도이다.
도 4는 본 발명의 기술적 사상의 일부 실시예들에 따른 스택 보우트 장치의 단면도이다.
도 5 및 도 6은 각각 도 4의 Ⅴ 영역 및 Ⅵ 영역을 확대하여 나타낸 도면이다.
도 7은 도 4의 Ⅶ - Ⅶ’선에 따른 단면도이다.
도 8a 및 도 8b는 본 발명의 기술적 사상의 일부 실시예들에 따른 스택 보우트 장치를 설명하기 위한 도면들이다.
도 9는 본 발명의 기술적 사상의 일부 실시예들에 따른 스택 보우트 장치를 설명하기 위한 단면도이다.
도 10a 및 도 10b는 본 발명의 기술적 사상의 일부 실시예들에 따른 스택 보우트 장치를 설명하기 위한 도면들이다.
도 11은 본 발명의 기술적 사상의 일부 실시예들에 따른 스택 보우트 장치를 설명하기 위한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다.
도 1a는 본 발명의 기술적 사상의 일부 실시예들에 따른 스택 보우트 장치(stack boat tool, 100)의 사시도이다. 도 1b는 도 1a에 도시된 스택 보우트 장치(100)의 분리 사시도이다. 도 2는 도 1a의 Ⅱ-Ⅱ’선에 따른 단면도이다.
도 1a 내지 도 2를 참조하면, 스택 보우트 장치(100)는 하부 반도체 장치(11)와 상부 반도체 장치(13)가 상하로 적층되어 있는 스택 구조체(10)에 대하여, 하부 반도체 장치(11)와 상부 반도체 장치(13)의 전기적 접속 및/또는 기계적 접속을 위한 반도체 제조 공정을 수행하는데 이용되는 반도체 제조 장치일 수 있다. 예를 들어, 스택 보우트 장치(100)는 상부 반도체 장치(13)의 하면 상의 접속 부재(15)를 용융 및 경화시켜 상부 반도체 장치(13)와 하부 반도체 장치(11)를 접속시키기 위한 리플로우 공정을 수행하기 위하여 제공될 수 있다.
좀 더 구체적으로, 리플로우 공정이 수행되는 동안 복수의 스택 구조체(10)는 스택 보우트 장치(100)에 탑재되어 다수의 공정 챔버, 예컨대 가열 챔버 및 냉각 챔버 사이에서 이송될 수 있다. 복수의 스택 구조체(10)가 이송되는 동안, 스택 보우트 장치(100)는 복수의 스택 구조체(10)의 열적 변형이 방지되도록 복수의 스택 구조체(10)를 지지할 수 있다. 예컨대, 상부 반도체 장치(13)의 하면 상에 배치된 접속 부재(15)를 용융시키기 위하여, 복수의 스택 구조체(10)가 탑재된 스택 보우트 장치(100)를 가열 챔버 내로 투입하고 상기 가열 챔버 내에 고온의 기체를 흐르게 할 수 있다. 스택 보우트 장치(100)는 리플로우 공정 동안 하부 반도체 장치(11) 및/또는 상부 반도체 장치(13)에 소정의 하중을 인가함으로써, 상기 가열 챔버 내의 고온의 환경에서 하부 반도체 장치(11) 및/또는 상부 반도체 장치(13)의 휘어짐을 방지할 수 있다.
하부 반도체 장치(11) 및 상부 반도체 장치(13)는 같은 종류의 반도체 패키지일 수 있다. 또는, 하부 반도체 장치(11) 및 상부 반도체 장치(13)는 다른 종류의 반도체 패키지일 수도 있다.
일부 실시예들에 있어서, 하부 반도체 장치(11)는 프로세스 유닛(Processor Unit)을 포함하는 반도체 패키지일 수 있다. 예를 들면, 하부 반도체 장치(11)는 MPU(Micro Processor Unit) 또는 GPU(Graphic Processor Unit)를 포함할 수 있다. 일부 실시예들에 있어서, 하부 반도체 장치(11)는 인터포저(interposer)를 포함할 수 있다.
상부 반도체 장치(13)는 반도체 메모리 장치를 포함하는 반도체 패키지일 수 있다. 예를 들면, 상부 메모리 장치는 고대역폭 메모리(high bandwidth memory, HBM)를 포함할 수 있다. 일부 실시예들에 있어서, 상기 메모리 장치는 비휘발성 메모리 장치를 포함할 수 있다. 상기 비휘발성 메모리는 PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)일 수 있지만 여기에 한정되는 것은 아니다. 일부 실시예들에 있어서, 상부 반도체 장치(13)는 일반적인 DRAM이나 SRAM과 갈은 휘발성 메모리 장치를 포함할 수 있다. 일부 실시예들에 있어서, 상부 반도체 장치(13)는 로직 칩 및 상기 로직 칩 상에 적층된 둘 이상의 반도체 메모리 칩들을 포함할 수도 있다.
한편, 도 2에서는 2개의 반도체 장치가 수직으로 적층되어 스택 보우트 장치(100)에 수용된 것으로 도시되었으나, 3개 이상의 반도체 장치가 수직으로 적층되어 스택 보우트 장치(100)에 수용될 수도 있다.
스택 보우트 장치(100)는 보우트(110) 및 웨이트 바(weight bar, 140)를 포함할 수 있다.
보우트(110)는 상호 분리 및 결합 가능한 하부 보우트(120) 및 상부 보우트(130)를 포함할 수 있다.
하부 보우트(120)는 스택 구조체(10)를 수용할 수 있는 스택홀(120H)을 가질 수 있다. 스택 구조체(10)를 스택홀(120H) 내로 위치시키는 동안 하부 보우트(120)와 상부 보우트(130)는 분리되며, 하부 반도체 장치(11) 및 상부 반도체 장치(13)는 순차적으로 스택홀(120H)로 수용되어 스택홀(120H) 내에서 상하로 정렬될 수 있다.
하부 보우트(120)는 스택홀(120H)에 의해 제공된 하부 보우트(120)의 내측면에 형성된 지지면(121) 및 경사면(123)을 가질 수 있다.
지지면(121)은 스택홀(120H)에 수용된 스택 구조체(10)가 안착되는 표면으로서, 지지면(121) 상에 놓인 스택 구조체(10)를 지지할 수 있다. 지지면(121)은 하부 반도체 장치(11)의 하면과 평행할 수 있고, 하부 반도체 장치(11)의 하면의 가장자리 부분을 접촉 지지할 수 있다.
경사면(123)은 하부 반도체 장치(11) 및 상부 반도체 장치(13)가 수평 상태로 스택홀(120H) 내에 배치되도록 하부 반도체 장치(11) 및 상부 반도체 장치를 안내할 수 있다. 예를 들어, 하부 반도체 장치(11) 및/또는 상부 반도체 장치(13)가 소정의 이송 툴에 의해 스택홀(120H)의 상부로 이송된 후 스택홀(120H)의 상부로부터 낙하하는 동안, 하부 반도체 장치(11) 및/또는 상부 반도체 장치(13)는 경사면(123)을 따라 슬라이딩 이동하여 스택홀(120H) 내의 소정의 위치에 위치될 수 있다. 하부 반도체 장치(11)는 경사면(123)에 안내되어 지지면(121) 상에 수평 상태로 놓일 수 있고, 상부 반도체 장치(13)는 경사면(123)에 안내되어 수평 상태의 하부 반도체 장치(11) 상에 수평 상태로 놓일 수 있다.
경사면(123)은 지지면(121)의 수직 방향(예를 들어, Z 방향)에 대하여 소정 각도 기울어질 수 있다. 경사면(123)은 지지면(121)으로부터 수직 방향으로 소정 거리 이격된 지점으로부터 스택홀(120H)의 상부로 연장할 수 있다. 상기 경사면(123)에 의해, 스택홀(120H)의 수평 면적은 하부 반도체 장치(11) 및/또는 상부 반도체 장치(13)가 들어오는 입구 측으로부터 하부로 갈수록 점점 작아질 수 있다.
상부 보우트(130)는 웨이트 바(140)를 수용할 수 있는 관통홀(130H)을 가질 수 있다. 상부 보우트(130)는 하부 보우트(120) 상에 배치되고, 관통홀(130H)이 하부 보우트(120)의 스택홀(120H)에 수직으로 정렬되도록 하부 보우트(120)에 결합될 수 있다.
웨이트 바(140)는 상부 보우트(130)의 관통홀(130H)에 수용되고, 하부 보우트(120)의 스택홀(120H) 내에 배치된 스택 구조체(10) 위에 놓여져 스택 구조체(10)를 가압할 수 있다. 예컨대, 웨이트 바(140)는 리플로우 공정이 진행되는 동안 자신의 무게에 대응하는 하중을 스택 구조체(10)에 인가할 수 있다. 웨이트 바(140)에 의해 인가된 하중에 의하여, 하부 반도체 장치(11) 및/또는 상부 반도체 장치(13)는 접속 부재(15)를 통해 견고하게 접착될 수 있다. 또한, 웨이트 바(140)에 의해 인가된 하중에 의하여, 리플로우 공정 동안 하부 반도체 장치(11) 및/또는 상부 반도체 장치(13)의 휘어짐(warpage)을 방지할 수 있고, 하부 반도체 장치(11) 및/또는 상부 반도체 장치(13)의 휘어짐으로 인한 논-Ÿ‡(non-wet) 불량 및 쇼트 불량의 발생을 방지할 수 있다.
웨이트 바(140)는 유동(float) 가능하도록 상부 보우트(130)의 관통홀(130H)에 수용될 수 있다. 예를 들면, 웨이트 바(140)는 수직 방향 및/또는 수평 방향으로 소정 범위 내에서 이동 가능하도록 상부 보우트(130)의 관통홀(130H) 내에 수용될 수 있고, 또한 상기 수직 방향으로 회전축으로 소정 각도 내에서 회전 가능하도록 관통홀(130H) 내에 수용될 수도 있다. 상부 보우트(130)에 고정 결합된 가압 장치를 이용하는 경우 스택 구조체(10)의 두께 또는 배치 상태에 따라서 과도한 하중이 인가될 수 있고, 상기 과도한 하중이 스택 구조체(10)에 인가됨에 따라 접속 부재(15)가 손상되는 문제가 발생할 수 있다. 그러나, 본 발명의 실시예들에서, 웨이트 바(140)는 유동 가능하도록 관통홀(130H)에 수용됨으로써, 스택 구조체(10)의 두께 또는 배치 상태와 무관하게 리플로우 공정 동안 스택 구조체(10)에는 일정한 하중, 즉 웨이트 바(140)의 무게에 대응하는 하중이 인가될 수 있다.
도 3은 본 발명의 기술적 사상의 일부 실시예들에 따른 웨이트 바(140)의 사시도이다.
도 2 및 도 3을 참조하면, 웨이트 바(140)는 베이스(141), 측벽부(143), 및 균형추(145)를 가질 수 있다.
베이스(141)는 웨이트 바(140)의 바닥 부분으로서, 웨이트 바(140)가 상부 보우트(130)의 관통홀(130H)에 수용되었을 때 상부 반도체 장치(13)의 상면에 접할 수 있다.
일부 실시예들에 있어서, 상부 반도체 장치(13)의 상면과 마주하는 베이스(141)의 바닥면(141bs)의 일부만이 상부 반도체 장치(13)의 상면에 접촉할 수 있다. 예컨대, 베이스(141)는 상부 반도체 장치(13)의 상면과 마주하는 바닥면(141bs)에서 돌출된 부분(141p)을 가질 수 있다.
상기 돌출된 부분(141p)은 상부 반도체 장치(13)의 하면 상의 접속 부재(15)의 위치에 대응될 수 있다. 일부 실시예들에서, 돌출된 부분(141p)은 상기 바닥면(141bs)의 가장자리 부분에 위치될 수 있다. 예컨대, 베이스(141)의 상기 돌출된 부분(141p)은 바닥면(141bs)의 가장자리를 따라 연장할 수 있다. 베이스(141)의 바닥면(141bs)이 돌출된 부분(141p)을 가짐에 따라 접속 부재(15)가 위치된 부분에 국부적으로 높은 압력이 인가되어, 접속 부재(15)를 보다 견고하게 압착시킬 수 있다.
측벽부(143)는 베이스(141) 상에 배치될 수 있다. 예컨대, 측벽부(143)는 베이스(141)의 상면의 가장자리 부분 상에 배치되며, 베이스(141)와 함께 소정의 내부 공간(140S)을 한정할 수 있다. 측벽부(143)는 관통홀(130H)에 의해 제공된 상부 보우트(130)의 내측면에 접할 수 있다.
일부 실시예들에 있어서, 웨이트 바(140)는 웨이트 바(140)의 수직 방향의 이동 범위를 한정하고 웨이트 바(140)의 이탈을 방지하기 위해 측벽부(143)에 제공된 걸림턱(148)을 구비할 수 있다. 걸림턱(148)은 후술되는 부분에서 보다 상세히 설명하기로 한다.
일부 실시예들에 있어서, 웨이트 바(140)는 웨이트 바(140)의 수직 방향 이동을 안내하기 위해 측벽부(143)에 제공된 가이드 돌기(149)를 포함할 수 있다. 가이드 돌기(149)는 후술되는 부분에서 보다 상세히 설명하기로 한다.
일부 실시예들에 있어서, 측벽부(143)에는 내부 공간(140S)과 웨이트 바(140)의 외부를 연결하는 적어도 하나의 홀(143H)이 형성될 수 있다. 측벽부(143)의 형성된 적어도 하나의 홀(143H)은 가열 챔버의 내부에서 흐르는 고온의 가열된 기체가 통과할 수 있는 통로가 될 수 있다. 즉, 웨이트 바(140)의 내부 공간(140S)으로 유입된 가열된 기체는 측벽부(143)에 형성된 적어도 하나의 홀(143H)을 통하여 유출될 수 있다.
측벽부(143)에 형성된 적어도 하나의 홀(143H)을 통해 고온의 기체가 내부 공간(140S)으로부터 쉽게 배출될 수 있으므로, 웨이트 바(140)의 내부 공간(140S)에서 기체의 유동으로 인한 웨이트 바(140)의 진동 또는 흔들림을 줄일 수 있다. 또한, 측벽부(143)에 적어도 하나의 홀(143H)이 형성됨에 따라, 상기 고온의 기체와 웨이트 바(140)의 접촉 면적이 줄어들어 웨이트 바(140)의 측부를 향해 흐르는 기체로 인한 웨이트 바(140)의 진동 또는 흔들림이 감소될 수 있다. 기체의 흐름으로 인한 웨이트 바(140)의 흔들림이 감소하기 때문에, 웨이트 바(140)의 진동 또는 흔들림으로 인하여 웨이트 바(140)에 의해 스택 구조체(10)에 인가되는 하중이 시간에 따라 과도하게 변하는 것을 방지할 수 있다.
일부 실시예들에서, 적어도 하나의 홀(143H)은 측벽부(143)의 대향하는 2개의 면 각각에 형성될 수 있다.
균형추(145)는 웨이트 바(140)의 무게 중심이 하부 보우트(120)의 스택홀(120H)에 수용된 스택 구조체(10)에 보다 가까워지도록 웨이트 바(140)의 무게 중심을 낮출 수 있다. 균형추(145)는 외력에 의해 기울어진 웨이트 바(140)를 수평 상태로 복원시킬 수 있는 복원력을 제공할 수 있다. 즉, 균형추(145)에 의해 웨이트 바(140)의 무게 중심이 낮아짐에 따라서, 리플로우 공정 동안 외력에 의한 웨이트 바(140)의 진동 또는 흔들림이 완화될 수 있다. 또한, 웨이트 바(140)는 균형추(145)에 의해 향상된 복원력을 가지므로, 웨이트 바(140)는 수평 상태를 유지하여 스택 구조체(10)에 보다 균일한 하중을 인가할 수 있고, 시간에 따라 스택 구조체(10)에 인가되는 하중이 과도하게 변하는 것을 방지할 수 있다. 균형추(145)는 무게추(weight)로 지칭될 수도 있다.
균형추(145)는 베이스(141)의 상면에 배치될 수 있다. 일부 실시예들에 있어서, 균형추(145)는 베이스(141)의 상면의 중심부에 배치될 수 있다.
일부 실시예들에 있어서, 균형추(145)는 웨이트 바(140)의 전체 무게의 약 10% 내지 약 30%의 무게를 가질 수 있으나, 균형추(145)의 무게가 여기에 한정되는 것은 아니다.
일부 실시예들에 있어서, 균형추(145)는 웨이트 바(140)의 다른 부분에 비하여 비중이 큰 물질로 구성될 수 있다.
웨이트 바(140)는 스택 구조체(10) 및/또는 보우트(110)와의 접촉으로 인한 손상을 방지하기 위하여 경도가 높은 물질로 구성될 수 있다. 예컨대, 웨이트 바(140)는 로크웰 경도(Rockwell hardness) 단위로 약 50 HRC 내지 약 70 HRC를 가지는 합금강으로 구성될 수 있다.
일부 실시예들에 있어서, 스택 구조체(10)와 접촉하는 베이스(141)는 웨이트 바(140)의 다른 부분보다 상대적으로 경도가 높은 물질을 포함할 수 있다. 다른 실시예들에 있어서, 웨이트 바(140)는 스택 구조체(10)와 접촉하는 베이스(141)의 표면에 손상 방지를 위한 보호 코팅층을 포함할 수도 있다.
웨이트 바(140)를 경도가 높은 물질로 구성하여 웨이트 바(140)의 손상, 특히 스택 구조체(10)와 접하는 부분인 베이스(141)의 손상을 방지할 수 있으므로, 베이스(141)의 마모로 인하여 웨이트 바(140)가 기울어져 스택 구조체(10) 상에 놓이는 것을 방지하고, 웨이트 바(140)의 기울어짐으로 인해 스택 구조체(10)에 불균일한 하중이 인가되는 문제를 개선할 수 있다.
본 발명의 실시예들에서, 상부 보우트(130)의 관통홀(130H)에 유동 가능하도록 수용된 웨이트 바(140)를 이용하여 시간에 따라 일정한 하중을 하부 반도체 장치(11) 및 상부 반도체 장치(13)가 수직으로 적층된 스택 구조체(10)에 인가할 수 있으므로, 하부 반도체 장치(11) 및 상부 반도체 장치(13)의 열적 변형으로 인한 논-Ÿ‡ 불량 및 쇼트 불량의 발생을 방지할 수 있다. 또한, 스택 보우트 장치(100)에 구비된 웨이트 바(140)는 웨이트 바(140)의 무게 중심을 낮추기 위한 균형추(145)를 구비함으로써, 고온의 기체 흐름에 의한 웨이트 바(140)의 진동 또는 흔들림을 완화할 수 있고, 스택 구조체(10)에 인가된 하중이 과도하게 변하는 것을 방지할 수 있다.
도 4는 본 발명의 기술적 사상의 일부 실시예들에 따른 스택 보우트 장치(100)의 단면도이다. 도 5 및 도 6은 각각 도 4의 Ⅴ 영역 및 Ⅵ 영역을 확대하여 나타낸 도면이다. 도 7은 도 4의 Ⅶ - Ⅶ’선에 따른 단면도이다.
도 4를 참조하면, 하부 보우트(120)는 제1 스택홀(120H1) 및 제2 스택홀(120H2)을 포함하고, 상부 보우트(130)는 제1 스택홀(120H1) 및 제2 스택홀(120H2) 각각에 수직으로 정렬된 제1 관통홀(130H1) 및 제2 관통홀(130H2)을 가지며, 제1 관통홀(130H1) 및 제2 관통홀(130H2) 각각에는 제1 웨이트 바(140_1) 및 제2 웨이트 바(140_2)가 수용될 수 있다.
제1 스택홀(120H1) 및 제2 스택홀(120H2)에는 제1 스택 구조체(10_1) 및 제2 스택 구조체(10_2)가 수용될 수 있다. 제1 스택홀(120H1)에 수용된 제1 스택 구조체(10_1)의 두께는 제2 스택홀(120H2)에 수용된 제2 스택 구조체(10_2)의 두께와 상이할 수 있다. 예컨대, 제1 스택 구조체(10_1)와 제2 스택 구조체(10_2)의 두께 차이는 제1 스택 구조체(10_1) 및 제2 스택 구조체(10_2)가 서로 다른 종류의 반도체 장치를 포함하기 때문에 생길 수 있고, 또는 공정 공차로 인하여 생길 수 있다. 제1 스택 구조체(10_1)와 제2 스택 구조체(10_2)의 두께 차이로 인하여, 제1 스택 구조체(10_1)의 상면의 레벨(L1)은 제2 스택 구조체(10_2)의 상면의 레벨(L2)과 상이할 수 있다.
이때, 제1 웨이트 바(140_1) 및 제2 웨이트 바(140_2)는 제1 스택 구조체(10_1) 및 제2 스택 구조체(10_2)에 동일한 하중(F)을 인가하기 위하여 서로 동일한 무게를 가질 수 있다. 전술한 바와 같이, 제1 웨이트 바(140_1) 및 제2 웨이트 바(140_2)는 제1 관통홀(130H1) 및 제2 관통홀(130H2)에 유동 가능하도록 수용되므로, 제1 웨이트 바(140_1) 및 제2 웨이트 바(140_2)의 수직 방향(예를 들어, Z 방향)에 따른 위치가 다른 경우라도 제1 스택 구조체(10_1) 및 제2 스택 구조체(10_2)에 인가되는 하중(F)은 동일할 수 있다.
도 4 내지 도 6을 참조하면, 웨이트 바(140_1, 140_2)는 수직 방향으로 소정 범위 내에서 이동 가능하도록 상부 보우트(130)의 관통홀(130H1, 130H2)에 수용될 수 있다.
일부 실시예들에 있어서, 상부 보우트(130)는 상기 관통홀(130H1, 130H2)에 의해 제공된 내측면에 수직 방향으로 이격된 상부 스토퍼(131U) 및 하부 스토퍼(131L)를 가지고, 웨이트 바(140_1, 140_2)는 측벽부(143)로부터 돌출되고 상부 스토퍼(131U) 및 하부 스토퍼(131L)에 접촉 가능하도록 구성된 걸림턱(148)을 구비할 수 있다. 예컨대, 상부 스토퍼(131U)는 스택 보우트 장치(100)에 가해지는 외력으로 인하여 웨이트 바(140_1, 140_2)가 스택 보우트 장치(100)로부터 이탈하는 것을 방지할 수 있다.
웨이트 바(140_1, 140_2)의 수직 방향의 이동 범위는 상부 스토퍼(131U) 및 하부 스토퍼(131L)에 의해 한정될 수 있다. 일부 실시예들에 있어서, 걸림턱(148)이 상부 스토퍼(131U)에 접촉 지지되어 웨이트 바(140_1, 140_2)의 무게보다 과도하게 큰 하중이 스택 구조체(10_1, 10_2)에 인가되는 것을 방지하기 위하여, 상기 웨이트 바(140_1, 140_2)의 수직 방향의 이동 범위는 리플로우 공정 동안에 걸림턱(148)이 상부 스토퍼(131U)에 접촉 지지되지 않도록 결정될 수 있다. 예컨대, 상기 웨이트 바(140_1, 140_2)의 수직 방향의 이동 범위는 적어도 스택 구조체(10_1, 10_2)의 두께 허용 공차(thickness tolerance)보다 크도록 결정될 수 있다.
도 4 및 도 7을 참조하면, 제1 웨이트 바(140_1)는 측벽부(143) 상에 제1 웨이트 바(140_1)의 수직 방향의 이동을 안내하기 위한 가이드 돌기(149)를 포함할 수 있고, 상부 보우트(130)는 제1 관통홀(130H_1)이 제공하는 상부 보우트(130)의 내측면에 상기 가이드 돌기(149)에 대응하는 가이드 홈(135)을 가질 수 있다. 가이드 돌기(149) 및 가이드 홈(135)은 각각 수직 방향으로 연장할 수 있다.
제1 웨이트 바(140_1)가 상부 보우트(130)의 제1 관통홀(130H_1)에 수용되었을 때, 제1 웨이트 바(140_1)의 가이드 돌기(149)는 상부 보우트(130)의 가이드 홈(135)에 수용될 수 있다. 제1 웨이트 바(140_1)의 수직 방향의 이동 동안 가이드 돌기(149)가 가이드 홈(135)에 접촉되어 이동될 수 있으므로, 제1 웨이트 바(140_1)는 안정적으로 수직 이동할 수 있다. 나아가, 가이드 돌기(149)는 가이드 홈(135)에 접촉 지지될 수 있으므로, 제1 웨이트 바(140_1)의 수평 방향(예를 들어, X방향 또는 Y방향)으로의 과도한 진동 또는 흔들림을 방지할 수 있다.
도 8a 및 도 8b는 본 발명의 기술적 사상의 일부 실시예들에 따른 스택 보우트 장치(100a)를 설명하기 위한 도면들이다. 도 8a는 본 발명의 기술적 사상의 일부 실시예들에 따른 스택 보우트 장치(100a)를 나타내는 단면도이고, 도 8b는 도 8a에 도시된 웨이트 바(140a)의 베이스(141)의 상면을 나타내는 평면도이다.
도 8a 및 도 8b에 도시된 스택 보우트 장치(100a)는 웨이트 바(140a)의 균형추(145a)의 구조를 제외하고는 도 1 내지 도 3을 참조하여 설명된 스택 보우트 장치(100) 와 대체로 동일한 구성을 가질 수 있다. 도 8a 및 도 8b에 있어서, 도 1 내지 도 3과 동일한 참조 번호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략하거나 간단히 한다.
도 8a 및 도 8b를 참조하면, 웨이트 바(140a)는 베이스(141)의 상면에 배치되어 웨이트 바(140a)의 무게 중심을 낮추기 위한 균형추(145a)를 포함하고, 균형추(145a)는 베이스(141)의 상면의 가장자리 부분에 배치될 수 있다. 균형추(145a)는 베이스(141) 상면의 중심에 대하여 대칭적으로 분포될 수 있다.
균형추(145a)는 베이스(141)의 상면의 가장자리 부분에 배치되어, 스택 구조체(10)의 가장자리 부분에 가해지는 하중을 국부적으로 증가시킬 수 있다. 스택 구조체(10)의 가장자리 부분에서 증가된 국부적인 하중은 접속 부재(15)에 의해 연결되는 상부 반도체 장치(13)의 가장자리 부분과 하부 반도체 장치(11)의 가장자리 부분이 좀 더 견고하게 접착되도록 할 수 있다. 나아가, 스택 구조체(10)의 가장자리 부분에서 하중이 국부적으로 증가함에 따라, 상부 반도체 장치(13)의 하면의 가장자리 부분에 배치된 복수의 접속 부재(15)는 보다 균일한 높이를 가지도록 형성될 수 있다.
일부 실시예들에 있어서, 균형추(145a)는 베이스(141)의 상면의 가장자리 부분에서, 베이스(141) 상면의 가장자리를 따라 연장하는 형태를 가질 수 있다. 예컨대, 균형추(145a)는 도 8b에 도시된 것과 같이 베이스(141)의 상면의 가장자리를 따라서 연속적으로 연장할 수 있다. 또는, 균형추(145a)는 도 8b에 도시된 것과 다르게 베이스(141)의 상면의 가장자리를 따라서 불연속적으로 연장할 수도 있다.
도 9는 본 발명의 기술적 사상의 일부 실시예들에 따른 스택 보우트 장치(100b)를 설명하기 위한 단면도이다.
도 9에 도시된 스택 보우트 장치(100b)는 웨이트 바(140b)의 베이스(141a)의 구조를 제외하고는 도 1 내지 도 3을 참조하여 설명된 스택 보우트 장치(100)와 대체로 동일한 구성을 가질 수 있다. 도 9에 있어서, 도 1 내지 도 3과 동일한 참조 번호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략하거나 간단히 한다.
도 9를 참조하면, 상부 반도체 장치(13)의 상면과 마주하는 베이스(141a)의 바닥면(141bsa)은 평평한 형태를 가질 수 있다. 예컨대, 베이스(141a)는 그 바닥면(141bsa) 전체가 상부 반도체 장치(13)의 상면과 접촉하도록 스택 구조체(10a) 위에 놓여질 수 있다.
베이스(141a)의 바닥면(141bsa)이 평평한 형태를 가짐에 따라 웨이트 바(140b)는 스택 구조체(10a)에 전체적으로 보다 균일한 압력을 인가할 수 있다. 복수의 접속 부재(15)가 상부 반도체 장치(13)의 하면 전체에 걸쳐 배치된 경우에, 평평한 바닥면(141bsa)을 구비한 웨이트 바(140b)는 복수의 접속 부재(15)의 각각에 보다 균일한 압력을 인가할 수 있으므로, 복수의 접속 부재(15)는 보다 균일한 높이를 가지도록 형성될 수 있다.
도 10a 및 도 10b는 본 발명의 기술적 사상의 일부 실시예들에 따른 스택 보우트 장치(100c)를 설명하기 위한 도면들이다. 도 10a는 본 발명의 기술적 사상의 일부 실시예들에 따른 스택 보우트 장치(100c)를 나타내는 단면도이고, 도 10b는 도 10a에 도시된 웨이트 바(140c)의 사시도이다.
도 10a 및 도 10b에 도시된 스택 보우트 장치(100c)는 웨이트 바(140c)가 천장부(147)를 더 포함한다는 점을 제외하고는 도 1 내지 도 3을 참조하여 설명된 스택 보우트 장치(100)와 대체로 동일한 구성을 가질 수 있다. 도 10a 및 도 10b에 있어서, 도 1 내지 도 3과 동일한 참조 번호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략하거나 간단히 한다.
도 10a 및 도 10b를 참조하면, 웨이트 바(140c)는 측벽부(143) 상에 설치된 천장부(147)를 포함할 수 있다. 천장부(147)는 베이스(141)와 측벽부(143)에 의해 한정된 내부 공간(140S)을 덮을 수 있다. 웨이트 바(140c)가 상부 보우트(130)의 관통홀(130H)에 수용되었을 때, 천장부(147)는 상부 보우트(130)로부터 돌출될 수 있다. 예컨대, 천장부(147)는 상부 보우트(130)의 상부에서 흐르는 고온의 기체가 웨이트 바(140c)의 내부 공간(140S)으로 유입되는 것을 차단할 수 있다. 따라서, 웨이트 바(140c)의 내부 공간(S)에서 고온의 기체의 흐름에 의한 웨이트 바(140c)의 진동 또는 흔들림이 감소될 수 있다.
천장부(147)는 고온의 기체 흐름(GF)에 의해 작용하는 저항을 감소시키기에 적합한 형태를 가질 수 있다. 일부 실시예들에 있어서, 천장부(147)는 볼록한 형태를 가질 수 있다. 일부 실시예들에 있어서, 천장부(147)는 유선형 형태(streamlined shape) 또는 물방울 형상을 가질 수 있다.
도 11은 본 발명의 기술적 사상의 일부 실시예들에 따른 스택 보우트 장치(100d)를 설명하기 위한 단면도이다.
도 11에 도시된 스택 보우트 장치(100d)는 하부 보우트(120a)의 내측면의 구조를 제외하고는 도 1 내지 도 3을 참조하여 설명된 스택 보우트 장치(100)와 대체로 동일한 구성을 가질 수 있다. 도 11에 있어서, 도 1 내지 도 3과 동일한 참조 번호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략하거나 간단히 한다.
도 11을 참조하면, 하부 보우트(120a)는 스택홀(120H)에 의해 제공된 내측면에 형성된 지지면(121) 및 경사면(123a)을 가질 수 있다. 경사면(123a)은 지지면(121)으로부터 스택홀(120H)의 상부를 향하여 연장할 수 있다. 지지면(121)에 인접한 부분까지 경사면(123a)이 형성됨에 따라, 하부 반도체 장치(11) 및/또는 상부 반도체 장치(13)가 정해진 위치로부터 벗어나거나 비수평 상태로 지지면(121) 상에 안착되는 안착 불량을 방지할 수 있다.
일부 실시예들에 있어서, 경사면(123a)이 지지면(121)에 수직한 방향에 대하여 경사진 각도는 경사면(123a)의 수직 방향 위치에 따라 변할 수 있다. 예컨대, 지지면(121)으로부터 수직 방향(예를 들어, Z 방향)으로 멀어질수록, 경사면(123a)이 지지면(121)에 수직한 방향에 대하여 기울어진 각도는 점점 증가할 수 있다.
예를 들어, 경사면(123a)은 지지면(121)으로부터 스택홀(120H)의 상부로 연장하는 제1 경사면(123a1) 및 제1 경사면(123a1)으로부터 스택홀(120H)의 상부로 연장하는 제2 경사면(123a2)을 포함할 수 있다. 지지면(121)에 수직한 제1 방향에 대해 제1 경사면(123a1)이 경사진 제1 각도(θ1)는 상기 제1 방향에 대해 제2 경사면(123a2)이 경사진 제2 각도(θ2) 보다 작을 수 있다. 예를 들어, 상기 제1 각도(θ1)는 약 3° 내지 약 8°일 수 있고, 상기 제2 각도(θ2)는 약 30° 내지 약 40°일 수 있다.
제1 경사면(123a1)은 지지면(121) 근방의 표면으로서, 스택홀(120H)에 수용된 하부 반도체 장치(11)의 측면 및 상부 반도체 장치(13)의 측면의 적어도 일부와 마주할 수 있다. 하부 반도체 장치(11)가 지지면(121)에 안착되기까지 제1 경사면(123a1)에 안내되어 하강하므로, 하부 반도체 장치(11)는 정해진 위치에 보다 정확히 위치되고, 하부 반도체 장치(11)가 지지면(121) 상에 비수평 상태로 안착되는 것을 방지할 수 있다. 또한, 하부 반도체 장치(11)가 수평 상태로 안착됨으로써, 하부 반도체 장치(11)의 안착 불량으로 야기될 수 있는 상부 반도체 장치(13)의 안착 불량을 방지할 수 있고, 안착 불량 상태로 리플로우가 진행되어 논-Ÿ‡ 불량 및 쇼트 불량이 발생되는 문제를 방지할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 스택 보우트 장치 110: 보우트
120: 하부 보우트 120H: 스택홀
121: 지지면 123: 경사면
130: 상부 보우트 130H: 관통홀
140: 웨이트 바 141: 베이스
143: 측벽부 145: 균형추
147: 천장부 148: 걸림턱
149: 가이드 돌기

Claims (10)

  1. 제1 반도체 장치 및 제1 반도체 장치 상의 제2 반도체 장치를 수용하는 스택홀을 가지는 보우트(boat); 및
    상기 제1 반도체 장치 및 상기 제2 반도체 장치를 접속시키기 위한 리플로우 공정 동안 상기 제2 반도체 장치 상에 놓이는 웨이트 바(weight bar)를 포함하고,
    상기 웨이트 바는,
    상기 제2 반도체 장치의 상면에 접하는 베이스;
    상기 베이스 상의 측벽부; 및
    상기 베이스 상에 배치되고, 상기 웨이트 바의 무게 중심을 낮추기 위한 균형추를 포함하는 스택 보우트 장치.
  2. 제 1 항에 있어서,
    상기 균형추는 상기 베이스의 상면의 중심부 상에 위치하는 스택 보우트 장치.
  3. 제 1 항에 있어서,
    상기 균형추는 상기 베이스의 상면의 가장자리를 따라 연장하는 형태를 가지는 스택 보우트 장치.
  4. 제 1 항에 있어서,
    상기 측벽부에는 적어도 하나의 홀이 형성된 스택 보우트 장치.
  5. 제 1 항에 있어서,
    상기 웨이트 바는 상기 측벽부 상에 배치된 천장부를 포함하는 스택 보우트 장치.
  6. 제 5 항에 있어서,
    상기 천장부는 유선형 형태을 가지는 스택 보우트 장치.
  7. 제 1 항에 있어서,
    상기 베이스는 상기 베이스의 바닥면의 가장자리 부분에서 상기 베이스의 바닥면으로부터 돌출된 부분을 가지는 스택 보우트 장치.
  8. 제 1 항에 있어서,
    상기 보우트는,
    상기 스택홀을 가지는 하부 보우트와,
    상기 웨이트 바가 수용될 수 있는 관통홀을 가지고 상기 관통홀이 상기 스택홀과 정렬되도록 상기 하부 보우트에 결합되는 상부 보우트를 포함하는 스택 보우트 장치.
  9. 제 8 항에 있어서,
    상기 웨이트 바는 수직 방향으로 소정 범위 내에서 이동 가능하도록 상기 관통홀에 수용된 스택 보우트 장치.
  10. 상하로 적층된 제1 반도체 장치 및 제2 반도체 장치를 포함하는 스택 구조체를 수용하는 적어도 하나의 스택홀을 가지는 하부 보우트;
    적어도 하나의 관통홀을 가지고, 상기 적어도 하나의 관통홀이 상기 적어도 하나의 스택홀에 정렬되도록 상기 하부 보우트 상에 배치되는 상부 보우트; 및
    상기 적어도 하나의 관통홀 내에서 유동(float) 가능하도록 상기 적어도 하나의 관통홀에 수용되고, 상기 스택 구조체 상에 놓여 상기 스택 구조체에 하중을 인가하기 위한 웨이트 바를 포함하고,
    상기 웨이트 바는,
    상기 스택 구조체와 접하는 베이스;
    상기 베이스 상에 배치된 측벽부; 및
    상기 측벽부 상에 배치되고, 상기 측벽부에 의해 정의된 내부 공간을 덮는 천장부를 포함하는 스택 보우트 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102471274B1 (ko) * 2018-02-13 2022-11-28 삼성전자주식회사 리플로우를 위한 스택 툴 및 이를 포함하는 리플로우 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284510A (ja) * 2000-03-30 2001-10-12 Denso Corp 電気機器の製造方法
WO2006018672A1 (en) 2004-08-20 2006-02-23 Infineon Technologies Ag Packing tray
JP2010238913A (ja) 2009-03-31 2010-10-21 Mitsubishi Materials Corp 積層構造体接合治具及び積層構造体の接合方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5606793A (en) 1993-05-24 1997-03-04 Texas Instruments Incorporated Multiple component assembly alignment tool
US6750551B1 (en) * 1999-12-28 2004-06-15 Intel Corporation Direct BGA attachment without solder reflow
US7771870B2 (en) * 2006-03-22 2010-08-10 Sion Power Corporation Electrode protection in both aqueous and non-aqueous electrochemical cells, including rechargeable lithium batteries
KR20010054003A (ko) 1999-12-02 2001-07-02 마이클 디. 오브라이언 반도체 패키지 제조 공정용 보트
US6914771B2 (en) * 2002-05-29 2005-07-05 Hirokazu Ono Tray for electronic components
JP4116851B2 (ja) * 2002-09-19 2008-07-09 富士通株式会社 電子部品の処理方法及び電子部品用治具
KR20040031493A (ko) 2002-10-07 2004-04-13 삼성전자주식회사 반도체 패키지 정렬 장치
US20070215517A1 (en) * 2006-03-16 2007-09-20 Fci Americas Technology, Inc. Tray for component packaging
TWI471971B (zh) * 2007-10-30 2015-02-01 尼康股份有限公司 Substrate holding member, substrate bonding apparatus, laminated substrate manufacturing apparatus, substrate bonding method, laminated substrate manufacturing method, and laminated semiconductor device manufacturing method
US8508954B2 (en) * 2009-12-17 2013-08-13 Samsung Electronics Co., Ltd. Systems employing a stacked semiconductor package
KR101042912B1 (ko) 2009-12-21 2011-06-20 주식회사 대성엔지니어링 반도체소자 패키지 스택용 스택 보드
KR101740483B1 (ko) 2011-05-02 2017-06-08 삼성전자 주식회사 고정 부재 및 할로겐-프리 패키지간 연결부를 포함하는 적층 패키지
US8603860B2 (en) * 2011-10-24 2013-12-10 Taiwan Semiconductor Manufacturing Company, L.L.C. Process for forming packages
US8889486B2 (en) * 2012-09-05 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package structures
KR101416292B1 (ko) 2013-01-22 2014-07-14 주식회사 고려반도체시스템 칩 정렬 장치 및 방법
JP2014165231A (ja) * 2013-02-22 2014-09-08 Fujitsu Ltd 電子部品ユニット及び固定構造
KR102076050B1 (ko) * 2013-03-29 2020-02-12 삼성전자주식회사 적층형 반도체 패키지
US9343386B2 (en) 2013-06-19 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment in the packaging of integrated circuits
KR102186203B1 (ko) * 2014-01-23 2020-12-04 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
KR102308210B1 (ko) * 2014-09-19 2021-10-06 삼성전자주식회사 반도체 패키지를 수용하는 다단 보우트
KR20160081289A (ko) 2014-12-31 2016-07-08 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조용 보트 및 반도체 패키지 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284510A (ja) * 2000-03-30 2001-10-12 Denso Corp 電気機器の製造方法
WO2006018672A1 (en) 2004-08-20 2006-02-23 Infineon Technologies Ag Packing tray
JP2010238913A (ja) 2009-03-31 2010-10-21 Mitsubishi Materials Corp 積層構造体接合治具及び積層構造体の接合方法

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