KR20090123680A - 적층 반도체 패키지 - Google Patents

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Abstract

적층 반도체 패키지가 개시되어 있다. 적층 반도체 패키지는 제1 면상에 배치된 제1 연결 패드 및 상기 제1 면과 대향 하는 제2 면 상에 배치된 제2 연결 패드를 갖는 휨 방지 기판, 상기 제1 면과 마주하며, 상기 제1 연결 패드들을 이용하여 상기 휨 방지 기판과 전기적으로 연결된 하부 반도체 패키지 및 상기 제2 면 상에 배치되며, 상기 제2 연결 패드들을 이용하여 상기 휨 방지 기판과 전기적으로 연결된 상부 반도체 패키지를 포함하며, 상기 하부 반도체 패키지 및 상기 휨 방지 기판 사이에 채워진 휨 방지 부재를 포함한다.

Description

적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}
본 발명은 적층 반도체 패키지에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 데이터를 고속으로 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
최근, 반도체 패키지의 데이터 저장 용량을 향상 또는 데이터 처리 속도를 보다 향상 또는 데이터의 저장 및 데이터를 함께 처리하기 위해 적어도 2 개의 반도체 패키지들을 적층 또는 연결한 적층 반도체 패키지가 개발되고 있다.
적층 반도체 패키지의 하나인 POP(Package On Package)의 경우, 하부에 배치된 반도체 패키지의 상부에 다른 반도체 패키지를 적층하고 솔더볼을 이용하여 상부 반도체 패키지 및 하부 반도체 패키지를 전기적으로 연결한다.
그러나 종래 POP의 경우, 고온의 리플로우 공정을 이용하여 하부 반도체 패키지 및 상부 반도체 패키지를 솔더볼로 연결할 때 열에 의하여 하부 반도체 패키지 및 상부 반도체 패키지에 휨이 발생 되고 휨에 의하여 POP를 외부 회로 기판에 실장할 때 접속 불량이 발생 되는 문제점을 갖는다.
본 발명은 휨을 방지한 적층 반도체 패키지를 제공한다.
본 발명에 따른 적층 반도체 패키지는 제1 면상에 배치된 제1 연결 패드 및 상기 제1 면과 대향 하는 제2 면 상에 배치된 제2 연결 패드를 갖는 휨 방지 기판, 상기 제1 면과 마주하며, 상기 제1 연결 패드들을 이용하여 상기 휨 방지 기판과 전기적으로 연결된 하부 반도체 패키지 및 상기 제2 면 상에 배치되며, 상기 제2 연결 패드들을 이용하여 상기 휨 방지 기판과 전기적으로 연결된 상부 반도체 패키지를 포함하며, 상기 하부 반도체 패키지 및 상기 휨 방지 기판 사이에 채워진 휨 방지 부재를 포함한다.
적층 반도체 패키지의 상기 휨 방지 기판은 인쇄회로기판이다.
적층 반도체 패키지의 상기 하부 반도체 패키지는 상기 각 제1 연결 패드들과 마주하는 상면 상에 배치된 하부 접속 패드들 및 상기 상면과 대향 하는 하면 상에 배치되며 상기 하부 접속 패드들과 전기적으로 연결된 하부 볼 랜드 패턴들을 갖는 하부 기판, 상기 상면 상에 배치된 하부 반도체 칩, 상기 하부 접속 패드들 및 상기 제1 연결 패드들을 전기적으로 연결하는 연결 부재 및 상기 하부 볼 랜드 패턴들에 접속된 하부 접속 부재들을 더 포함한다.
적층 반도체 패키지의 상기 상부 반도체 패키지는 상기 각 제2 연결 패드들과 마주하는 하면 상에 배치된 상부 볼 랜드 패턴들 및 상기 하면과 마주하는 상면 상에 배치되며 상기 상부 볼 랜드 패턴들과 전기적으로 연결된 상부 접속 패드들을 갖는 상부 기판, 상기 상부 기판의 상기 상면 상에 배치된 상부 반도체 칩 및 상기 상부 볼 랜드 패턴들 및 상기 제2 연결 패드들을 전기적으로 연결하는 상부 접속 부재를 포함한다.
적층 반도체 패키지의 상기 휨 방지 부재는 에폭시 수지를 포함한다.
본 발명에 따르면, 하부 반도체 패키지 및 하부 반도체 패키지 상에 배치된 상부 반도체 패키지를 포함하는 POP에서, 하부 반도체 패키지 및 상부 반도체 패키지 사이에 1차적으로 휨을 방지하는 휨 방지 기판을 배치하고, 휨 방지 기판 및 하부 반도체 패키지 사이의 공간에 휨 방지 부재를 형성하여 POP의 휨을 방지할 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 적층 반도체 패키지를 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 적층 반도체 패키지(100)는 휨 방지 기판(10), 하부 반도 체 패키지(20), 상부 반도체 패키지(30) 및 휨 방지 부재(40)를 포함한다.
휨 방지 기판(10)은, 예를 들어, 플레이트 형상을 갖는 인쇄회로기판이다. 휨 방지 기판(10)은 후술 될 하부 반도체 패키지(20) 및 상부 반도체 패키지(30)가 열에 의하여 휘는 것을 일차적으로 억제하는 역할을 한다.
휨 방지 기판(10)의 제1 면(2) 상에는 제1 연결 패드(3)들이 배치되고, 제1 면(2)과 대향 하는 제2 면(4) 상에는 제2 연결 패드(5)들이 형성된다.
하부 반도체 패키지(20)는 휨 방지 기판(10)의 제1 면(2)과 마주하는 곳에 배치된다.
하부 반도체 패키지(20)는 하부 기판(21), 하부 반도체 칩(25), 연결 부재(26) 및 하부 접속 부재(24)를 포함한다.
하부 기판(21)은 하부 접속 패드(22)들 및 하부 볼 랜드 패턴(23)들을 포함한다.
하부 접속 패드(22)들은 하부 기판(21)의 상면에 배치되고, 하부 볼 랜드 패턴(23)들은 하부 기판(21)의 상면과 대향 하는 하면 상에 배치된다.
하부 접속 부재(24)는 하부 볼 랜드 패턴(23) 상에 전기적으로 접속된다. 하부 접속 부재(24)는 솔더와 같은 저융점 금속을 포함하는 도전볼 일 수 있다.
연결 부재(26)는 각 하부 접속 패드(22)들 상에 배치되며, 연결 부재(26)는, 예를 들어, 솔더와 같은 저융점 금속을 포함하는 도전볼일 수 있다.
각 하부 접속 패드(22)들과 전기적으로 접속된 연결 부재(26)는 휩 방지 기판(10)의 각 제1 연결 패드(3)들과 전기적으로 접속된다.
하부 반도체 칩(25)은 하부 기판(21)의 상면 상에 배치되며, 하부 반도체 칩(25)은 하부 기판(21)의 상면 중앙 부분에 배치될 수 있다. 본 실시예에서, 하부 반도체 칩(25)은 본딩 패드(미도시)들을 포함하며, 본딩 패드 들은 플립 칩 방식으로 하부 기판(21)과 전기적으로 접속될 수 있다. 이와 다르게, 하부 반도체 칩(25)의 본딩 패드들은 도전성 와이어에 의하여 하부 기판(21)과 전기적으로 접속될 수 있다.
상부 반도체 패키지(30)는 휨 방지 기판(10)의 제2 면(4) 상에 배치된다.
상부 반도체 패키지(30)는 상부 기판(31), 상부 반도체 칩(35), 상부 접속 부재(34), 도전성 와이어(36) 및 몰딩 부재(37)를 포함한다.
상부 기판(31)은, 예를 들어, 플레이트 형상을 갖는 인쇄회로기판일 수 있고, 휨 방지 기판(10)과 마주하는 상부 기판(31)의 하면 상에는 상부 볼 랜드 패턴(33)이 배치되고, 상부 기판(31)의 하면과 대향 하는 상면 상에는 상부 접속 패드(32)가 배치된다.
상부 접속 부재(34)의 일측 단부는 상부 기판(31)의 각 상부 볼 랜드 패턴(33)들에 배치되고, 상부 접속 부재(34)의 일측 단부와 대향 하는 타측 단부는 휨 방지 부재(10)의 제2 연결 패턴(5)과 전기적으로 연결된다.
상부 반도체 칩(35)들은 상부 기판(31)의 상면 상에 배치되고, 상부 반도체 칩(35)들의 본딩 패드(미도시)들은 도전성 와이어(36)를 이용하여 상부 접속 패드(32)와 전기적으로 접속된다.
몰딩 부재(37)는 상부 반도체 칩(35)들 및 도전성 와이어(36)들을 감싸 상부 반도체 칩(35)들 및 도전성 와이어(36)들이 외부에서 인가된 충격 및/또는 진동에 의하여 파손되는 것을 방지한다.
본 실시예에서, 몰딩 부재(37)로서 사용될 수 있는 물질의 예로서는 에폭시 수지를 들 수 있다.
휨 방지 부재(40)는 휨 방지 기판(10) 및 하부 반도체 패키지(20)의 하부 기판(21) 사이에 배치된다.
본 실시예에서, 휨 방지 부재(40)는 하부 반도체 패키지(20)의 하부 기판(21)에 열이 가해질 때 하부 기판(21)이 휘어지는 것을 2차적으로 억제한다.
본 실시예에서, 휨 방지 부재(40)로서 사용될 수 있는 물질의 예로서는 에폭시 수지 등을 들 수 있고, 하부 기판(21)에 배치된 연결 부재(26)는 휨 방지 부재(40)로부터 노출되어 연결 부재(26) 및 휨 방지 기판(10)의 제1 연결 패턴(3)은 전기적으로 접속된다.
이상에서 상세하게 설명한 바에 의하면, 하부 반도체 패키지 및 하부 반도체 패키지 상에 배치된 상부 반도체 패키지를 포함하는 POP에서, 하부 반도체 패키지 및 상부 반도체 패키지 사이에 1차적으로 휨을 방지하는 휨 방지 기판을 배치하고, 휨 방지 기판 및 하부 반도체 패키지 사이의 공간에 휨 방지 부재를 형성하여 POP의 휨을 방지할 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로 부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.

Claims (5)

  1. 제1 면상에 배치된 제1 연결 패드 및 상기 제1 면과 대향 하는 제2 면 상에 배치된 제2 연결 패드를 갖는 휨 방지 기판;
    상기 제1 면과 마주하며, 상기 제1 연결 패드들을 이용하여 상기 휨 방지 기판과 전기적으로 연결된 하부 반도체 패키지; 및
    상기 제2 면 상에 배치되며, 상기 제2 연결 패드들을 이용하여 상기 휨 방지 기판과 전기적으로 연결된 상부 반도체 패키지를 포함하며,
    상기 하부 반도체 패키지 및 상기 휨 방지 기판 사이에 채워진 휨 방지 부재를 포함하는 적층 반도체 패키지.
  2. 제1항에 있어서,
    상기 휨 방지 기판은 인쇄회로기판인 것을 특징으로 하는 적층 반도체 패키지.
  3. 제1항에 있어서, 상기 하부 반도체 패키지는
    상기 각 제1 연결 패드들과 마주하는 상면 상에 배치된 하부 접속 패드들 및 상기 상면과 대향 하는 하면 상에 배치되며 상기 하부 접속 패드들과 전기적으로 연결된 하부 볼 랜드 패턴들을 갖는 하부 기판;
    상기 상면 상에 배치된 하부 반도체 칩;
    상기 하부 접속 패드들 및 상기 제1 연결 패드들을 전기적으로 연결하는 연결 부재; 및
    상기 하부 볼 랜드 패턴들에 접속된 하부 접속 부재들을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제1항에 있어서, 상기 상부 반도체 패키지는
    상기 각 제2 연결 패드들과 마주하는 하면 상에 배치된 상부 볼 랜드 패턴들 및 상기 하면과 마주하는 상면 상에 배치되며 상기 상부 볼 랜드 패턴들과 전기적으로 연결된 상부 접속 패드들을 갖는 상부 기판;
    상기 상부 기판의 상기 상면 상에 배치된 상부 반도체 칩; 및
    상기 상부 볼 랜드 패턴들 및 상기 제2 연결 패드들을 전기적으로 연결하는 상부 접속 부재를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  5. 제1항에 있어서,
    상기 휨 방지 부재는 에폭시 수지를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
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