KR101046387B1 - 반도체 패키지 - Google Patents

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Abstract

반도체 패키지가 개시되어 있다. 반도체 패키지는 제1 면에 형성된 본딩 패드 및 상기 제1 면과 대향하는 제2 면의 일부로부터 돌출된 돌출부를 갖는 반도체 칩 및 상기 제1 면 및 상기 제2 면의 상기 돌출부를 관통하는 관통 전극을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
최근에는 반도체 패키지의 데이터 저장 용량 및/또는 데이터 처리 속도를 보다 향상시키기 위해서, 적어도 2 개의 반도체 칩이 적층된 적층 반도체 패키지가 개발되고 있다.
적층 반도체 패키지를 구현하기 위해서는 반도체 칩을 적층하는 적층 기술 및 적층된 반도체 칩들 사이에 갭-필 물질을 채우는 갭-필 기술이 요구된다.
최근 적층된 반도체 칩들 사이의 간격은 점차 감소되고 있어 반도체 칩들 사이에 갭-필 물질을 완전히 채우기 어렵고 이로 인해 반도체 칩들 사이에 보이드가 발생된다. 반도체 칩들 사이에 형성된 보이드는 반도체 패키지의 신뢰성 테스트 또는 반도체 패키지가 동작되는 도중 다양한 불량들을 유발한다.
본 발명의 하나의 목적은 적층된 반도체 칩들 사이에 보이드가 발생되는 것을 방지하기에 적합한 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는 제1 면에 형성된 본딩 패드 및 상기 제1 면과 대향하는 제2 면의 일부로부터 돌출된 돌출부를 갖는 반도체 칩 및 상기 제1 면 및 상기 제2 면의 상기 돌출부를 관통하는 관통 전극을 포함한다.
반도체 패키지의 상기 돌출부는, 평면상에서 보았을 때, 상기 제2 면의 중앙 부분에 직사각형 형상으로 배치되며, 상기 돌출부 및 상기 반도체 칩은 일체로 형성된다.
반도체 패키지의 상기 돌출부는, 평면상에서 보았을 때, 상기 제2 면에 매트릭스 형태로 배치되며, 상기 돌출부 및 상기 반도체 칩은 일체로 형성된다.
반도체 패키지는 상기 돌출부 상에 배치된 보강막을 더 포함한다.
반도체 패키지의 상기 관통 전극은 상기 보강막을 관통하고, 상기 보강막은 비전도성접착제(Non Conductive Adhesive, NCA), 비전도성필름(Non Conductive Film, NCF) 및 비전도성폴리머(Non Conductive Polymer, NCP)들 중 어느 하나를 포함한다.
반도체 패키지의 상기 보강막은 이방성도전필름(Anisotropic Conductive Film, ACF)을 포함한다.
반도체 패키지는 상기 반도체 칩의 상기 제2 면으로부터 돌출되며 상기 반도체 칩의 단변 및 장변 중 하나와 평행한 적어도 하나의 가이드부를 더 포함한다.
반도체 패키지의 상기 돌출부의 면적은 상기 제2 면의 전체 면적의 5% 내지 25%이다.
반도체 패키지의 적어도 2 개의 상기 관통 전극들은 상기 돌출부와 대응하는 상기 반도체 칩을 관통한다.
반도체 패키지는 상기 돌출부와 대응하는 상기 관통 전극의 단부에 배치된 범프 및 패드 중 어느 하나를 더 포함한다.
반도체 패키지의 상기 범프 및 패드들은 솔더, 금, 구리, 알루미늄으로 이루어진 그룹으로부터 선택된 어느 하나의 물질을 포함한다.
반도체 패키지의 상기 반도체 칩은 적어도 2 개가 적층되며, 적층된 상기 반도체 칩들의 제1 면 및 상기 제2 면은 상호 마주하게 배치된다.
반도체 패키지는 상기 제1 면 및 상기 제2 면 상에 배치되며 친수성(hydrophilic) 물질 및 친유성(lipophilic) 물질 중 어느 하나를 포함하는 코팅층을 더 포함한다.
반도체 패키지는 상기 적층된 반도체 칩들 사이에 개재되며, 상기 코팅층에 대응하여 상기 친수성 물질 및 상기 친유성 물질 중 어느 하나를 포함하는 갭-필 부재를 더 포함한다.
본 발명에 따른 반도체 패키지는 본딩 패드들이 배치된 제1 면 및 상기 제1 면으로부터 측정하였을 때 제1 두께를 갖는 평탄부 및 상기 제1 면으로부터 측정하 였을 때 상기 제1 두께보다 얇은 제2 두께를 갖는 리세스부를 갖는 제2 면을 갖는 반도체 칩 및 상기 제1 면 및 상기 평탄부를 관통하는 관통 전극을 포함한다.
반도체 패키지는 상기 평탄부 상에 배치된 보강막을 더 포함한다.
반도체 패키지는 상기 반도체 칩의 상기 제2 면으로부터 돌출되며 상기 반도체 칩의 단변 및 장변 중 하나와 평행한 적어도 하나의 가이드부를 더 포함한다.
반도체 패키지의 상기 반도체 칩은 적어도 2 개가 적층되며, 적층된 상기 반도체 칩들의 제1 면 및 상기 제2 면은 상호 마주하게 배치된다.
반도체 패키지는 상기 제1 면 및 상기 제2 면 상에 배치되며 친수성(hydrophilic) 물질 및 친유성(lipophilic) 물질 중 어느 하나를 포함하는 코팅층을 더 포함한다.
반도체 패키지는 상기 적층된 반도체 칩들 사이에 개재되며, 상기 코팅층에 대응하여 상기 친수성 물질 및 상기 친유성 물질 중 어느 하나를 포함하는 갭-필 부재를 더 포함한다.
본 발명에 따르면, 반도체 패키지의 부피 증가 없이 인접한 반도체 칩들 사이의 갭에 보이드 없이 갭-필 부재를 형성할 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지의 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(400)는 반도체 칩(100) 및 관통 전극(200)을 포함한다. 이에 더하여, 반도체 패키지(400)는 보강막(300)을 더 포함할 수 있다.
반도체 칩(100)은, 예를 들어, 장변(LS) 및 단변(SS)을 갖는 직육면체 형상을 갖는다. 직육면체 형상을 갖는 반도체 칩(100)은 제1 면(110) 및 제2 면(120)을 갖고, 제1 면(110) 및 제2 면(120)은 상호 대향한다.
반도체 칩(100)은 회로부(130), 본딩 패드(140)들 및 돌출부(150)를 포함한다.
회로부(130)는 반도체 칩(100)의 내부에 배치되며, 회로부(130)는 데이터를 처리하기 위한 데이터 처리부(미도시) 및 데이터를 저장하기 위한 데이터 저장부(미도시)를 포함한다.
본딩 패드(140)들은 반도체 칩(100)의 제1 면(110) 상에 배치된다. 각 본딩 패드(140)들은 회로부(130)와 전기적으로 연결된다.
돌출부(150)는 반도체 칩(100)의 제2 면(120) 상에 배치된다. 돌출부(150)는 제2 면(120)의 일부로부터 지정된 높이로 돌출된다.
본 실시예에서, 돌출부(150)는 다양한 개수 및 다양한 형상을 가질 수 있다.
돌출부(150)는, 평면상에서 보았을 때, 직사각형 형상을 가질 수 있다. 돌출 부(150)는 반도체 칩(100)의 제2 면(120)의 중앙 부분에 장변(LS) 또는 단변(SS)과 평행한 방향을 따라 배치될 수 있다. 본 실시예에서, 돌출부(150)는, 예를 들어, 제2 면(120)의 중앙 부분에 장변(LS)과 평행한 방향으로 배치된다. 또한, 돌출부(150)는 적어도 2 개가 상호 평행하게 배치 또는 상호 교차되도록 배치될 수 있다. 본 실시예에서, 돌출부(150)는 반도체 칩(100)과 일체로 형성된다.
본 실시예에서, 돌출부(150)는 반도체 칩(100)의 제2 면(120)의 평면적의 약 5% 내지 25%의 평면적을 갖는다. 돌출부(150)의 평면적이 5% 이하일 경우, 반도체 칩(100)이 적층될 때 반도체 칩(100)이 기울어질 수 있다. 또한, 돌출부(150)의 평면적이 25% 이상일 경우, 회로부(130)의 면적이 감소될 수 있다.
도 3은 도 2에 도시된 반도체 칩의 제2 면에 형성된 가이드 부재를 도시한 평면도이다.
도 3을 참조하면, 반도체 칩(100)의 제2 면(120) 상에는 적어도 하나의 가이드 부재(160)가 배치 되고, 가이드 부재(160)는 제2 면(120)으로부터 지정된 높이로 돌출된다. 본 실시예에서, 가이드 부재(160)는 적어도 2 개가 단변(SS)과 평행하게 배치되고, 가이드 부재(160)는, 예를 들어, 돌출부(150)의 돌출 길이 이하의 높이를 갖는다.
가이드 부재(160)는 액상 갭-필 부재가 단변(SS)과 평행한 방향을 따라 유입되도록 하여 보이드(void)가 발생되는 것을 방지한다.
비록 본 실시예에서는 가이드 부재(160)가 반도체 칩(100)의 단변(SS)과 평행하게 배치된 것이 도시 및 설명되고 있지만, 가이드 부재(160)는 반도체 칩(100) 의 장변(LS)과 평행하게 배치되어도 무방하다. 이와 다르게, 가이드 부재(160)는 장변(SS)에 대하여 사선 방향으로 형성되어도 무방하다.
도 4은 도 2에 도시된 돌출부의 다른 실시예를 도시한 단면도이다.
도 4를 참조하면, 반도체 칩(100)의 제2 면(120) 상에는 적어도 2 개의 돌출부(150)들이 배치되고, 돌출부(150)들은 제2 면(120) 상에 매트릭스 형태로 배치된다. 본 실시예에서, 돌출부(150)들은 반도체 칩(100)의 제2 면(120) 상에는 3×3 행렬 형태로 배치된다.
도 2를 다시 참조하면, 관통 전극(200)은 반도체 칩(100)의 제1 면(110) 및 제2 면(120)의 돌출부(150)를 관통한다. 본 실시예에서, 관통 전극(200)은 반도체 칩(100)의 제1 면(110) 상에 배치된 본딩 패드(140)를 관통하여 본딩 패드(140)와 전기적으로 연결될 수 있다. 이와 다르게, 관통 전극(200) 및 본딩 패드(140)는 상호 소정 간격 이격되고, 관통 전극(200) 및 본딩 패드(140)는 재배선(미도시) 등에 의하여 전기적으로 연결될 수 있다.
반도체 칩(100)의 돌출부(150)와 대응하는 관통 전극(200)의 단부는 돌출부(150)로부터 소정 높이로 돌출될 수 있다.
보강막(300)은 반도체 칩(100)의 돌출부(150) 상에 배치된다. 본 실시예에서, 보강막(300)은, 예를 들어, 비전도성접착제(Non Conductive Adhesive, NCA), 비전도성필름(Non Conductive Film, NCF) 및 비전도성폴리머(Non Conductive Polymer, NCP)들 중 어느 하나를 포함할 수 있다.
보강막(300)이 비전도성접착제(NCA), 비전도성필름(NCF) 및 비전도성폴리머(NCP) 중 어느 하나일 경우, 보강막(300) 중 관통 전극(200)과 대응하는 부분에는 개구가 형성되고, 관통 전극(200)은 개구 내에 배치된다. 본 실시예에서, 관통 전극(200)의 단부는 보강막(300)의 표면과 동일한 평면상에 배치된다. 이와 다르게, 관통 전극(200)의 단부는 돌출부(150)의 표면과 동일 평면상에 배치되고, 보강막(300)의 개구에는 솔더 또는 금을 포함하는 범프가 배치될 수 있다. 이와 다르게, 관통 전극(200)의 단부는 돌출부(150)의 표면과 동일 평면상에 배치되고, 보강막(300)의 확장된 개구에는 관통 전극(200)과 전기적으로 접속된 접속 패드가 배치될 수 있다.
한편, 보강막(300)이 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 포함할 경우, 보강막(300)은 개구를 포함하지 않으며, 돌출부(150)와 대응하는 관통 전극(200)의 단부 및 돌출부(150)의 표면은 동일 평면상에 배치된다.
도 2를 다시 참조하면, 반도체 칩(100)의 제1 면(110) 및 제2 면(120)에는 각각 코팅층(170)들이 형성될 수 있다. 코팅층(170)들은, 예를 들어, 친수성 물질 및/또는 친유성 물질들 중 어느 하나를 포함할 수 있다.
예를 들어, 제2 면(120) 상에 친수성 물질을 포함하는 액상 갭-필 부재가 제공될 경우, 제2 면(120)에는 친수성 물질을 포함하는 코팅층(170)이 배치된다. 이와 다르게, 제2 면(120) 상에 친유성 물질을 포함하는 액상-갭-필 부재가 제공될 경우, 제2 면(120)에는 친유성 물질을 포함하는 코팅층(170)이 배치된다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5를 참조하면, 반도체 패키지(400)는 적어도 2 개의 반도체 칩(100)들, 각 반도체 칩(100)들에 배치된 관통 전극(200)들, 기판(350), 갭-필 부재(360) 및 몰딩 부재(370)를 포함한다.
본 실시예에서, 적어도 2 개의 반도체 칩(100)들은 상호 적층된다. 각 반도체 칩(100)들은 제1 면(110) 및 제1 면(110)과 대향하는 제2 면(120)들을 포함한다. 각 반도체 칩(100)들의 제1 면(110) 상에는 본딩 패드가 형성되고, 각 반도체 칩(100)들의 제2 면(120)에는 제2 면(120)으로부터 돌출된 돌출부(150)가 배치된다. 본 실시예에서, 각 반도체 칩(100)들은 제1 면(110) 및 제2 면(120)들이 상호 마주하도록 배치된다.
각 반도체 칩(100)들은 관통 전극(200)들을 포함하며, 각 반도체 칩(100)들의 관통 전극(200)들은 돌출부(150)와 대응하는 위치에 배치되고, 이로 인해 각 관통 전극(200)들은 전기적으로 접속된다.
적층된 반도체 칩(100)들은 보강막(300)에 의하여 부착된다. 보강막(300)은 비전도성접착제(Non Conductive Adhesive, NCA), 비전도성필름(Non Conductive Film, NCF) 및 비전도성폴리머(Non Conductive Polymer, NCP)들 중 어느 하나일 수 있다. 보강막(300)이 비도전성접착제(NCA), 비전도성필름(NCF) 및 비전도성폴리머(NCP)를 포함할 경우, 관통 전극(200)은 돌출부(150)로부터 보강막(300)의 두께만큼 돌출되고, 보강막(300)은 관통 전극(200)을 노출하는 개구를 갖는다.
기판(350)은 접속 패드(352), 볼 랜드(354) 및 접속 부재(356)를 포함한다.
접속 패드(352)는 기판(350)의 상면 상에 배치되며, 접속 패드(352)는 반도체 칩(100)의 관통 전극(200)과 대응하는 위치에 배치되며, 접속 패드(352) 및 관 통 전극(200)은 전기적으로 연결된다.
볼 랜드(354)는 기판(350)의 상면과 대향하는 하면 상에 배치되며, 볼 랜드(354)는 도전성 비아 등에 의하여 접속 패드(352)와 전기적으로 연결된다.
접속 부재(356)는 볼 랜드(354) 상에 배치되며, 접속 부재(356)는 솔더볼과 같은 도전볼일 수 있다.
갭-필 부재(360)는 적층된 반도체 칩(100)들의 제1 면(110) 및 제2 면(120) 사이, 반도체 칩(100)의 제2 면(120) 및 기판(350)의 사이의 갭에 채워진다. 본 실시예에서, 반도체 칩(100)의 제2 면(120)에 돌출부(150)를 형성함으로써 반도체 칩(100)들 사이에는 상대적으로 큰 갭이 형성되고, 이로 인해 반도체 칩(100)들 사이의 갭으로는 보이드 없는 갭-필 부재(360)가 형성된다.
몰딩 부재(370)는 기판(350) 및 반도체 칩(100)들을 감싸며, 몰딩 부재(370)로서 사용될 수 있는 물질의 예로서는 에폭시 수지 등을 들 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6을 참조하면, 반도체 패키지(800)는 반도체 칩(500) 및 관통 전극(600)을 포함한다. 이에 더하여, 반도체 패키지(800)는 보강막(700)을 더 포함할 수 있다.
반도체 칩(500)은, 예를 들어, 평행한 2 개의 장변들 및 평행한 2 개의 단변들을 갖는 직육면체 형상을 갖는다. 직육면체 형상을 갖는 반도체 칩(500)은 제1 면(510) 및 제2 면(520)을 갖고, 제1 면(510) 및 제2 면(520)은 상호 대향한다.
반도체 칩(500)의 제1 면(510)은 평탄하며, 제2 면(520)은 평탄부(522) 및 리세스부(524)를 포함한다. 제1 면(510) 및 평탄부(522)는 제1 두께(T1)를 갖고, 제1 면(510) 및 리세스부(524)는 제1 두께(T1)보다 얇은 제2 두께(T2)를 갖는다.
본 실시예에서, 리세스부(524)는, 예를 들어, 식각 공정 등에 의하여 형성되고, 이로 인해 평탄부(522)는 리세스부(524)로부터 돌출된다. 본 실시예에서, 평탄부(522)는 제2 면(520)의 중앙부를 따라 배치되거나 복수개가 제2 면(520) 상에 매트릭스 형태로 배치될 수 있다.
관통 전극(600)은 제1 면(510) 및 평탄부(522)를 관통한다. 평탄부(522)와 대응하는 관통 전극(600)의 단부는 평탄부(522)로부터 소정 높이로 돌출될 수 있다. 이와 다르게, 평탄부(522)와 대응하는 관통 전극(600)의 단부는 평탄부(522)와 동일 평면상에 배치되고, 관통 전극(600)의 단부에는 범프 또는 접속 패드가 배치될 수 있다. 한편, 평탄부(522) 상에는 보강막(700)이 부착 수 있다. 보강막(700)은 관통 전극(600)을 노출하는 개구를 포함할 수 있다.
한편, 반도체 칩(500)의 리세스부(524)에는 친수성 물질 또는 친유성 물질을 포함하는 코팅층(530)이 형성될 수 있다.
도 6에 도시된 반도체 칩(800)은 적어도 2 개가 적층되고, 인접한 반도체 칩(800)들은 각 반도체 칩(800)들의 제1 면(510) 및 제2 면(520)들이 상호 마주하게 배치된다.
한편, 반도체 패키지(800)는 도 5에 도시된 바와 같이 기판(350)과 전기적으로 접속되고, 반도체 칩(800)들 사이에는 갭-필 부재(360)가 배치될 수 있다.
이상에서 상세하게 설명한 바에 의하면, 반도체 패키지의 부피 증가 없이 인 접한 반도체 칩들 사이의 갭에 보이드 없이 갭-필 부재를 형성할 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지의 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 도 2에 도시된 반도체 칩의 제2 면에 형성된 가이드 부재를 도시한 평면도이다.
도 4은 도 2에 도시된 돌출부의 다른 실시예를 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.

Claims (20)

  1. 제1 면에 형성된 본딩 패드 및 상기 제1 면과 대향하는 제2 면의 일부로부터 돌출된 돌출부를 갖는 반도체 칩;
    상기 제1 면 및 상기 제2 면의 상기 돌출부를 관통하는 관통 전극;
    상기 반도체 칩의 상기 제2 면 상에 형성된 적어도 하나의 가이드부;
    를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 돌출부는, 평면상에서 보았을 때, 상기 제2 면의 중앙 부분에 직사각형 형상으로 배치되며, 상기 돌출부 및 상기 반도체 칩은 일체로 형성되는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 돌출부는, 평면상에서 보았을 때, 상기 제2 면에 매트릭스 형태로 배치되며, 상기 돌출부 및 상기 반도체 칩은 일체로 형성되는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 돌출부 상에 배치된 보강막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 관통 전극은 상기 보강막을 관통하고, 상기 보강막은 비전도성접착제(Non Conductive Adhesive, NCA), 비전도성필름(Non Conductive Film, NCF) 및 비전도성폴리머(Non Conductive Polymer, NCP)들 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제4항에 있어서,
    상기 보강막은 이방성도전필름(Anisotropic Conductive Film, ACF)을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 가이드부는 상기 반도체 칩의 제2 면 상에 상기 반도체 칩의 단변 및 장변 중 하나와 평행하게 배치되고, 상기 돌출부의 돌출 길이 이하의 높이를 갖도록 형성된 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 돌출부의 면적은 상기 제2 면의 전체 면적의 5% 내지 25%인 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    적어도 2 개의 상기 관통 전극들은 상기 돌출부와 대응하는 상기 반도체 칩을 관통하는 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 돌출부와 대응하는 상기 관통 전극의 단부에 배치된 범프 및 패드 중 어느 하나를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 범프 및 패드들은 솔더, 금, 구리, 알루미늄으로 이루어진 그룹으로부터 선택된 어느 하나의 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 반도체 칩은 적어도 2 개가 적층되며, 적층된 상기 반도체 칩들의 제1 면 및 상기 제2 면은 상호 마주하게 배치된 것을 특징으로 하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 적층된 반도체 칩들의 상기 제1 면 및 상기 제2 면 상에 배치되며 친수성(hydrophilic) 물질 및 친유성(lipophilic) 물질 중 어느 하나를 포함하는 코팅층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 적층된 반도체 칩들 사이에 개재되며, 상기 코팅층에 대응하여 상기 친수성 물질 및 상기 친유성 물질 중 어느 하나를 포함하는 갭-필 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 본딩 패드들이 배치된 제1 면 및 상기 제1 면으로부터 측정하였을 때 제1 두께를 갖는 평탄부 및 상기 제1 면으로부터 측정하였을 때 상기 제1 두께보다 얇은 제2 두께를 갖는 리세스부를 갖는 제2 면을 갖는 반도체 칩;
    상기 제1 면 및 상기 평탄부를 관통하는 관통 전극; 및
    상기 반도체 칩의 상기 제2 면 상에 형성된 가이드부;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 평탄부 상에 배치된 보강막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제16항에 있어서,
    상기 가이드부는 상기 반도체 칩의 제2 면 상에 상기 반도체 칩의 단변 및 장변 중 하나와 평행하게 배치되게 형성된 것을 특징으로 하는 반도체 패키지.
  18. 제16항에 있어서,
    상기 반도체 칩은 적어도 2 개가 적층되며, 적층된 상기 반도체 칩들의 제1 면 및 상기 제2 면은 상호 마주하게 배치된 것을 특징으로 하는 반도체 패키지.
  19. 제18항에 있어서,
    상기 적층된 반도체 칩들의 상기 제1 면 및 상기 제2 면 상에 배치되며 친수성(hydrophilic) 물질 및 친유성(lipophilic) 물질 중 어느 하나를 포함하는 코팅층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 제19항에 있어서,
    상기 적층된 반도체 칩들 사이에 개재되며, 상기 코팅층에 대응하여 상기 친수성 물질 및 상기 친유성 물질 중 어느 하나를 포함하는 갭-필 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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