KR20240026722A - 반도체 패키지 - Google Patents

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KR20240026722A
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semiconductor
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이석현
정양규
최환영
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Abstract

반도체 패키지는 패키지 기판, 상기 패키지 기판의 하면에 제공되는 외부 연결 단자들, 상기 패키지 기판 상의 인터포저 기판, 상기 패키지 기판과 상기 인터포저 기판 사이에서 상기 인터포저 기판을 상기 패키지 기판에 연결하는 제1 연결 범프들, 상기 인터포저 기판 상에서 서로 수평으로 이격되어 배치되는 제1 반도체 칩 및 제2 반도체 칩, 상기 제1 및 제2 반도체 칩들과 상기 인터포저 기판 사이에서 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 상기 인터포저 기판에 연결하는 제2 연결 범프들, 및 상기 인터포저 기판 상에서 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 둘러싸는 상부 몰딩막을 포함할 수 있다. 상기 인터포저 기판은 서로 수평으로 이격되어 배치되는 서브 인터포저들, 상기 서브 인터포저들 각각은 그들을 수직으로 관통하는 관통 전극들을 갖고, 상기 서브 인터포저들의 사이를 채우는 하부 몰딩막, 상기 서브 인터포저들 및 상기 하부 몰딩막을 덮고, 상기 관통 전극들과 전기적으로 연결되는 재배선층을 포함할 수 있다. 평면적 관점에서, 상기 서브 인터포저들의 면적의 합은 상기 제1 반도체 칩의 면적과 상기 제2 반도체 칩의 면적의 합보다 작을 수 있다.

Description

반도체 패키지{semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 상세하게는 인터포저 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 최근의 패키징 기술은 하나의 패키지 내에 복수의 반도체 칩들을 탑재하는 방향으로 진행되고 있다. 복수의 반도체 패키지를 하나의 최종 패키지로 형성하는 경우, 반도체 패키지들 사이에 이들의 전기적 연결을 위한 인터포저가 제공될 수 있다. 인터포저는 반도체 패키지들 간의 연결을 용이하게 하고, 반도체 패키지들의 배선 자유도를 향상시킬 수 있다.
본 발명이 해결하고자 하는 과제는 수율이 향상된 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판의 하면에 제공되는 외부 연결 단자들, 상기 패키지 기판 상의 인터포저 기판, 상기 패키지 기판과 상기 인터포저 기판 사이에서 상기 인터포저 기판을 상기 패키지 기판에 연결하는 제1 연결 범프들, 상기 인터포저 기판 상에서 서로 수평으로 이격되어 배치되는 제1 반도체 칩 및 제2 반도체 칩, 상기 제1 및 제2 반도체 칩들과 상기 인터포저 기판 사이에서 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 상기 인터포저 기판에 연결하는 제2 연결 범프들, 및 상기 인터포저 기판 상에서 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 둘러싸는 상부 몰딩막을 포함할 수 있다. 상기 인터포저 기판은 서로 수평으로 이격되어 배치되는 서브 인터포저들, 상기 서브 인터포저들 각각은 그들을 수직으로 관통하는 관통 전극들을 갖고, 상기 서브 인터포저들의 사이를 채우는 하부 몰딩막, 및 상기 서브 인터포저들 및 상기 하부 몰딩막을 덮고, 상기 관통 전극들과 전기적으로 연결되는 재배선층을 포함할 수 있다. 평면적 관점에서, 상기 서브 인터포저들의 면적의 합은 상기 제1 반도체 칩의 면적과 상기 제2 반도체 칩의 면적의 합보다 작을 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 서브 인터포저들, 하부 몰딩막 및 재배선층 포함하는 기판, 상기 기판의 하면에 제공되는 제1 연결 범프들, 및 상기 기판 상에 실장되며, 서로 수평으로 이격되어 있는 제1 반도체 칩 및 제2 반도체 칩을 포함할 수 있다. 상기 하부 몰딩막은 서로 수평으로 이격되어 배치되는 상기 서브 인터포저들을 매립하고, 상기 서브 인터포저들의 상면은 상기 하부 몰딩막의 상면 상으로 노출되고, 상기 서브 인터포저들의 하면은 상기 하부 몰딩막의 하면 상으로 노출되고, 상기 재배선층은 상기 서브 인터포저들 및 상기 하부 몰딩막을 덮고, 상기 서브 인터포저들 각각은 그의 내부를 수직으로 관통하여 상기 재배선층에 접속되는 관통 전극들을 포함할 수 있다. 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이의 간격은 1 μm 내지 200 μm일 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 실장되는 인터포저 기판, 상기 인터포저 기판은 서브 인터포저들, 상기 서브 인터포저들을 둘러싸는 몰딩막, 및 상기 서브 인터포저들의 상면 및 상기 몰딩막의 상면을 덮는 재배선층을 포함하고, 및 상기 인터포저 기판 상에 실장되는 제1 반도체 칩 및 제2 반도체 칩을 포함할 수 있다. 상기 서브 인터포저들은 서로 수평으로 이격되되, 상기 서브 인터포저들 사이의 공간은 상기 몰딩막으로 채워지고, 상기 서브 인터포저들 각각은 그를 수직으로 관통하여 상기 재배선 층에 연결되는 관통 전극들을 포함하고, 상기 패키지 기판은 상기 관통 전극 및 상기 재배선층을 통하여 상기 제1 반도체 칩 및 제2 반도체 칩과 전기적으로 연결되어 있을 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 인터포저 기판은 칩렛(chiplet) 형태의 서브 인터포저들을 포함하여 재조립될 수 있다. 이에 따라, 인터포저 기판 내에 서브 인터포저들의 면적이 반도체 칩 면적보다 작아질 수 있다. 또한, 인터포저 기판 내에서 수율이 낮은 부분을 칩렛(chiplet) 형태의 서브 인터포저들로 구성하여 인터포저 기판의 수율감소를 보완할 수 있다. 결과적으로, 반도체 패키지의 제조 비용을 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 8 내지 도 13은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
이하, 도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(10)는 패키지 기판(100), 인터포저 기판(200), 제1 반도체 칩(401), 제2 반도체 칩(402), 상부 몰딩막(340), 및 하부 몰딩막(240)을 포함할 수 있다.
패키지 기판(100)이 제공될 수 있다. 패키지 기판(100)은 인쇄 회로 기판(printed circuit board: PCB)을 포함할 수 있다. 패키지 기판(100)은 절연막과 배선층이 교차로 적층되어 있는 구조일 수 있다. 패키지 기판(100)은 그의 상면 및 하면 상에 배치되는 패키지 기판 패드들(미도시)을 가질 수 있다.
외부 연결 단자들(101)이 패키지 기판(100)의 하면에 배치될 수 있다. 상세하게는, 외부 연결 단자들(101)은 패키지 기판(100)의 하면 상에 배치되는 상기 패키지 기판 패드들(미도시) 상에 배치될 수 있다. 외부 연결 단자들(101)은 옆으로 서로 이격되어 있을 수 있다. 외부 연결 단자들(101)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다. 외부 연결 단자들(101)의 종류에 따라 반도체 패키지(10)는 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태로 제공될 수 있다.
인터포저 기판(200)이 패키지 기판(100) 상에 제공될 수 있다. 인터포저 기판(200)은 제1 절연층(210), 서브 인터포저들(220), 하부 몰딩막(240), 및 재배선층(250)을 포함할 수 있다.
서브 인터포저들(220)이 제1 절연층(210) 상에 배치될 수 있다. 서브 인터포저들(220)은 서로 수평으로 이격되어 배치될 수 있다. 서브 인터포저들(220) 각각의 평면 형상은 사각형일 수 있다. 평면적 관점에서 서브 인터포저들(220)의 면적은 서로 다를 수 있다. 서브 인터포저들(220)의 개수, 형상, 및 면적은 도 2에 도시된 바에 한정되지 않으며, 필요에 따라 다양하게 형성될 수 있다. 서브 인터포저들(220)은 실리콘(Si)를 포함할 수 있다.
서브 인터포저들(220)은 서로 이격되어 있는 제1 서브 인터포저들(220a) 및 제2 서브 인터포저들(220b)를 포함할 수 있다. 제1 서브 인터포저들(220a) 및 제2 서브 인터포저들(220b)은 제1 방향(D1)으로 이격되어 배치될 수 있다. 제1 방향(D1)은 인터포저 기판(200)의 상면과 평행할 수 있다. 제1 서브 인터포저들(220a) 및 제2 서브 인터포저들(220b) 각각은 제1 방향(D1)에 수직한 제2 방향(D2)으로 이격되어 있는 서브 인터포저들(220)을 포함할 수 있다. 서브 인터포저들(220)의 배치는 도 2에 도시된 바에 한정되지 않으며, 필요에 따라 다양하게 형성될 수 있다. 예를 들어, 동일한 면적의 서브 인터포저들(220)이 제1 절연층(210) 상에서 균일하게 배열되어 있을 수 있다.
서브 인터포저들(220) 각각은 그들의 내부를 관통하는 관통 전극들(230)을 포함할 수 있다. 관통 전극들(230)은 서브 인터포저들(220)의 상면에 수직하는 방향으로 서브 인터포저들(220)을 관통할 수 있다. 관통 전극들(230)의 상면은 서브 인터포저들(220)의 상기 상면으로 노출될 수 있다. 관통 전극들(230)의 하면은 서브 인터포저들(220)의 하면으로 노출될 수 있다. 관통 전극들(230)은 서브 인터포저들(220) 내에 복수로 제공될 수 있다. 관통 전극들(230)은 도전 물질을 포함할 수 있다. 관통 전극들(230)은 구리(Cu)를 포함할 수 있다.
하부 몰딩막(240)이 제1 절연층(210) 상에 제공될 수 있다. 하부 몰딩막(240)은 서브 인터포저들(220)을 둘러쌀 수 있다. 상세하게는, 하부 몰딩막(240)은 서브 인터포저들(220)의 측면을 덮을 수 있다. 하부 몰딩막(240)은 제1 절연층(210) 상에서 서브 인터포저들(220) 사이의 공간을 채울 수 있다. 하부 몰딩막(240)을 사이에 두고 서브 인터포저들(220)이 이격되어 있을 수 있다. 서브 인터포저들(220)의 상면은 하부 몰딩막(240)의 상면 상으로 노출될 수 있고, 서브 인터포저들(220)의 하면은 하부 몰딩막(240)의 하면 상으로 노출될 수 있다. 하부 몰딩막(240)의 상기 상면과 서브 인터포저들(220)의 상기 상면은 공면(coplanar)을 이룰 수 있다. 하부 몰딩막(240)의 상기 하면과 서브 인터포저들(220)의 상기 하면은 공면(coplanar)을 이룰 수 있다. 하부 몰딩막(240)은 에폭시 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
제1 절연층(210)이 서브 인터포저들(220) 및 하부 몰딩막(240)의 하면에 배치될 수 있다. 제1 절연층(210)은 서브 인터포저들(220) 및 하부 몰딩막(240)의 하면을 덮도록 제공될 수 있다. 제1 절연층(210)은 기판 패드들(211)을 포함할 수 있다. 제1 절연층(210)의 상면 및 하면 상으로 기판 패드들(211)이 노출될 수 있다. 제1 절연층(210)의 상면 상으로 노출된 기판 패드들(211)은 관통 전극들(230)에 접속될 수 있다. 본 명세서에서, 두 구성 요소들이 전기적으로 연결/접속된다는 것은 상기 구성 요소들이 직접적으로 또는 다른 구성요소를 통해 간접적으로 연결/접속되는 것을 포함할 수 있다. 제1 절연층(210)은 절연 물질을 포함할 수 있다. 제1 절연층(210)은 절연성 폴리머 또는 감광성 폴리머를 포함할 수 있다.
재배선층(250)이 서브 인터포저들(220)의 상면 및 하부 몰딩막(240)의 상면 상에 배치될 수 있다. 재배선층(250)은 서브 인터포저들(220)의 상기 상면 및 하부 몰딩막(240)의 상기 상면을 덮을 수 있다. 재배선층(250)의 하면은 서브 인터포저들(220)의 상기 상면 및 하부 몰딩막(240)의 상기 상면과 접할 수 있다. 재배선층(250)의 측면은 하부 몰딩막(240)의 측면과 수직으로 정렬될 수 있다. 즉, 재배선층(250)의 폭은 하부 몰딩막(240)의 폭과 동일할 수 있다.
재배선층(250)은 제2 절연층(251) 및 배선 패턴(252)를 포함할 수 있다. 도시하지 않았으나, 제2 절연층(251)은 절연막들이 적층되어 있는 구조일 수 있다. 배선 패턴(252)은 제2 절연층(251) 내에 제공될 수 있다. 배선 패턴(252)은 후술되는 제1 반도체 칩(401) 및 제2 반도체 칩(402)의 재배선을 위한 패턴일 수 있다. 배선 패턴(252)는 서로 일체로 연결되어 있는 비아 부분 및 배선 부분을 가질 수 있다. 상기 배선 부분은 재배선층(250) 내의 수평적 연결을 위한 부분일 수 있다. 상기 비아 부분은 상기 배선 부분을 수직으로 연결하는 부분일 수 있다. 배선 패턴(252) 중 최하단의 배선 패턴(252)의 하면은 제2 절연층(251)의 하면 상으로 노출될 수 있다. 최하단의 배선 패턴(252)은 관통 전극들(230)에 접속될 수 있다. 따라서, 재배선층(250)은 관통 전극들(230)을 통해 인터포저 기판(200)과 전기적으로 연결될 수 있다. 배선 패턴(252) 중 최상단의 배선 패턴(252)의 상면은 제2 절연층(251)의 상면 상으로 노출될 수 있다. 최상단의 배선 패턴(252)은 후술되는 제2 연결 범프들(301)에 접속될 수 있다. 배선 패턴(252)는 도전 물질을 포함할 수 있다. 예를 들어, 배선 패턴(252)은 구리(Cu)를 포함할 수 있다.
제1 연결 범프들(201)이 인터포저 기판(200)과 패키지 기판(100) 사이에 제공될 수 있다. 제1 연결 범프들(201)은 패키지 기판(100) 의 상면에 접속될 수 있다. 제1 연결 범프들(201)은 제1 절연층(210)의 하면 상에 노출된 기판 패드들(202)에 접속될 수 있다. 제1 연결 범프들(201)은 기판 패드들(211)을 통해 관통 전극들(230)과 연결될 수 있다. 따라서, 제1 연결 범프들(201)을 통해 인터포저 기판(200)과 패키지 기판(100)이 전기적으로 연결될 수 있다. 제1 연결 범프들(201)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다.
도시하지 않았으나, 반도체 패키지(10)는 패키지 기판(100)과 인터포저 기판(200) 사이에 언더필(underfill)막이 제공될 수 있다. 상기 언더필막은 패키지 기판(100)과 인터포저 기판(200) 사이의 공간을 채우고 제1 연결 범프들(201)의 측면을 둘러쌀 수 있다. 상기 언더필막은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다.
제1 반도체 칩(401) 및 제2 반도체 칩(402)이 인터포저 기판(200) 상에 배치될 수 있다. 제1 반도체 칩(401) 및 제2 반도체 칩(402)은 인터포저 기판(200) 상에서 수평으로 이격되어 배치될 수 있다. 일 예로, 제1 반도체 칩(401) 하나와 제2 반도체 칩(402) 하나가 인터포저 기판(200) 상에 이격되어 배치될 수 있다. 이와는 다르게, 제1 반도체 칩(401) 및 제2 반도체 칩(402) 각각은 인터포저 기판(200) 상에 복수로 제공될 수 있다. 제1 반도체 칩들(401)은 인터포저 기판(200)의 재배선층(250) 상에서 서로 수평으로 이격되어 있을 수 있다. 제1 반도체 칩들(401) 사이의 간격은 1 μm 내지 200 μm일 수 있다. 제2 반도체 칩들(402)은 인터포저 기판(200)의 재배선층(250) 상에서 수평으로 서로 이격될 수 있다. 제2 반도체 칩들(402) 사이의 간격은 1 μm 내지 200 μm일 수 있다. 제1 반도체 칩들(401)과 제2 반도체 칩들(402) 사이의 간격은 1 μm 내지 200 μm 일 수 있다. 도 2에 따르면, 제1 반도체 칩들(401) 및 제2 반도체 칩들(402)이 각각 두 개씩 제공되는 것으로 도시하였으나, 제1 반도체 칩들(401) 및 제2 반도체 칩들(402)의 개수는 필요에 따라 달라질 수 있다.
제1 반도체 칩들(401) 및 제2 반도체 칩들(402)은 서브 인터포저들(220)과 수직으로 중첩될 수 있다. 제1 반도체 칩들(410)은 제1 서브 인터포저들(220a)과 수직으로 중첩될 수 있다. 제1 반도체 칩들(401) 각각은 적어도 둘 이상의 제1 서브 인터포저들(220a)과 수직으로 중첩될 수 있다. 제1 서브 인터포저들(220a) 각각의 면적은 제1 반도체 칩들(401)의 각각의 면적보다 작을 수 있다. 제1 반도체 칩들(401)과 중첩되는 제1 서브 인터포저들(220a)의 면적의 합은 제1 반도체 칩들(401)의 면적의 합보다 작을 수 있다.
제2 반도체 칩들(402)은 제2 서브 인터포저들(220b)과 수직으로 중첩될 수 있다. 제2 반도체 칩들(402) 각각은 적어도 둘 이상의 제2 서브 인터포저들(220b)과 수직으로 중첩될 수 있다. 제2 서브 인터포저들(220b) 각각의 면적은 제2 반도체 칩들(402) 각각의 면적보다 작을 수 있다. 제2 반도체 칩들(402)과 중첩되는 제2 서브 인터포저들(220b)의 면적의 합은 제2 반도체 칩들(402)의 면적의 합보다 작을 수 있다. 제1 반도체 칩들(401)의 면적과 제2 반도체 칩들(402)의 면적의 합보다 서브 인터포저들(220)의 면적의 합이 작을 수 있다.
제1 반도체 칩들(401) 및 제2 반도체 칩들(402)은 하부 몰딩막(240)의 일부와 수직으로 중첩될 수 있다. 서브 인터포저들(220)의 배치는 도시된 바에 한정되지 않으며, 제1 반도체 칩들(401) 및 제2 반도체 칩들(402)의 배치에 따라 서브 인터포저들(220)의 배치는 달라질 수 있다.
제1 반도체 칩들(401) 및 제2 반도체 칩들(402)은 인터포저 기판(200)에 상에 플립 칩(flip chip) 방식으로 실장될 수 있다. 제2 연결 범프들(301)이 제1 반도체 칩들(401)과 인터포저 기판(200) 사이 및 제2 반도체 칩들(402)과 인터포저 기판(200) 사이에 제공될 수 있다. 제2 연결 범프들(301)은 제1 반도체 칩들(401)의 하면 및 제2 반도체 칩들(402)의 하면에 제공되는 칩 패드(304)에 대응되도록 배치될 수 있다. 제2 연결 범프들(301)은 재배선층(250)의 배선 패턴(252)에 접속될 수 있으며, 제2 연결 범프들(301)은 재배선층(250)을 통해 인터포저 기판(200)의 관통 전극들(230)과 연결될 수 있다. 따라서, 제1 반도체 칩들(401) 및 제2 반도체 칩들(402)이 제2 연결 범프들(301) 및 인터포저 기판(200)을 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 제1 반도체 칩들(401)은 DRAM, SRAM, MRAM 또는 플래시 메모리와 같은 메모리 칩(memory chip)을 포함할 수 있다. 제2 반도체 칩들(402)은 로직 칩(logic chip)을 포함할 수 있다.
상부 몰딩막(340)이 인터포저 기판(200) 상에 제공될 수 있다. 상부 몰딩막(340)은 재배선층(250)의 상면과 접할 수 있다. 상부 몰딩막(340)은 재배선층(250) 상에서 제1 반도체 칩들(401) 및 제2 반도체 칩들(402)을 둘러쌀 수 있다. 상부 몰딩막(430)은 제1 반도체 칩들(401)의 하면 및 제2 반도체 칩들(402)의 하면과 재배선층(250) 사이의 공간을 채우고, 제2 연결 범프들(301)의 측면들을 덮을 수 있다. 상부 몰딩막(340)의 상면은 제1 반도체 칩들(401)의 상면 및 제2 반도체 칩들(402)의 상면과 공면(coplanar)을 이룰 수 있다. 상부 몰딩막(340)의 측면은 인터포저 기판(200)의 측면과 수직으로 정렬될 수 있다.
도시하지 않았으나, 반도체 패키지(10)는 제1 반도체 칩들(401) 및 제2 반도체 칩들(402) 상에 배치되는 방열 부재를 더 포함할 수 있다. 상기 방열 부재는 제1 반도체 칩들(401)의 상면 및 제2 반도체 칩들(402)의 상면과 접할 수 있다. 상기 방열 부재는 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)를 포함할 수 있다. 상기 방열 부재는 금속과 같이 열 전도율이 높은 물질을 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 4는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 평면도이다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하며, 설명의 편의를 위하여 도 1 및 도 2를 참조하여 설명한 구성과 동일한 구성에는 동일한 참조부호를 사용하여 설명한다.
도 3 및 도 4를 참조하면, 반도체 패키지(20)는 패키지 기판(100), 인터포저 기판(200a), 제1 반도체 칩들(401), 제2 반도체 칩들(402), 및 상부 몰딩막(340)을 포함할 수 있다. 반도체 패키지(20)의 패키지 기판(100), 제1 반도체 칩들(401), 제2 반도체 칩들(402), 및 상부 몰딩막(340)은 도 1 및 도 2를 참조하여 설명한 것과 동일 또는 유사할 수 있다.
인터포저 기판(200a)은 제1 절연층(210), 하부 몰딩막(240), 서브 인터포저들(221), 및 재배선층(250)을 포함할 수 있다.
서브 인터포저들(221)이 제1 절연층(210) 상에 배치될 수 있다. 서브 인터포저들(221)은 제1 방향(D1)으로 이격되어 있는 제1 서브 인터포저들(221a), 제2 서브 인터포저들(221b) 및 제3 서브 인터포저들(221c)를 포함할 수 있다. 제1 서브 인터포저들(221a), 제2 서브 인터포저들(221b) 및 제3 서브 인터포저들(221c) 각각은 제2 방향(D2)으로 이격되어 있는 서브 인터포저들(221)을 포함할 수 있다. 제1 서브 인터포저들(221a)은 제1 반도체 칩들(401)과 수직으로 중첩될 수 있으며, 제2 서브 인터포저들(221b)은 제2 반도체 칩들(402)과 수직으로 중첩될 수 있다. 제3 서브 인터포저들(221c)은 제1 서브 인터포저들(221a)과 제2 서브 인터포저들(221b) 사이에 제공될 수 있다. 제3 서브 인터포저들(221c)은 제1 반도체 칩들(401)의 적어도 일부분 및 제2 반도체 칩들(402)의 적어도 일부분과 수직으로 중첩될 수 있다. 예를 들어, 제3 서브 인터포저들(221c)의 일부분은 제1 반도체 칩들(401)의 일부분과 수직으로 중첩될 수 있고, 제3 서브 인터포저들(221c)의 다른 부분은 제2 반도체 칩들(402)과 수직으로 중첩될 수 있다. 평면적 관점에서, 제3 서브 인터포저들(221c)은 제1 반도체 칩들(401)의 아래에서 제2 반도체 칩들(402)의 아래로 연장될 수 있다. 제3 서브 인터포저들(221c)은 제1 반도체 칩들(401) 및 제2 반도체 칩들(402)과 전기적으로 연결될 수 있다.
제1 반도체 칩들(401)은 적어도 둘 이상의의 서브 인터포저들(221)과 수직으로 중첩될 수 있으며, 제1 반도체 칩들(401)과 수직으로 중첩되는 서브 인터포저들(221)은 제1 및 제3 서브 인터포저들(221a, 221c)을 포함할 수 있다. 제1 반도체 칩들(401)과 수직으로 중첩되는 서브 인터포저들(221)의 면적의 합은 제1 반도체 칩들(401)의 면적의 합보다 작을 수 있다.
제2 반도체 칩들(402)은 적어도 둘 이상의 서브 인터포저들(221)과 수직으로 중첩될 수 있으며, 제2 반도체 칩들(402)과 수직으로 중첩되는 서브 인터포저들(221)은 제2 및 제3 서브 인터포저들(221b, 221c)을 포함할 수 있다. 제2 반도체 칩들(402)과 수직으로 중첩되는 서브 인터포저들(221)의 면적의 합은 제2 반도체 칩들(402)의 면적의 합보다 작을 수 있다.
제1 반도체 칩들(401)의 면적과 제2 반도체 칩들(402)의 면적의 합보다 서브 인터포저들(221)의 면적의 합이 작을 수 있다. 제1 반도체 칩들(401) 및 제2 반도체 칩들(402)의 배치에 따라 서브 인터포저들(221)의 배치는 달라질 수 있다.
도 5은 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 6는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 평면도이다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하며, 설명의 편의를 위하여 도 1 및 도 2를 참조하여 설명한 구성과 동일한 구성에는 동일한 참조부호를 사용하여 설명한다.
도 5 및 도 6을 참조하면, 반도체 패키지(30)는 패키지 기판(100), 인터포저 기판(200b), 제1 반도체 칩들(401), 제2 반도체 칩들(402), 및 상부 몰딩막(340)을 포함할 수 있다. 반도체 패키지(30)의 패키지 기판(100), 제1 반도체 칩들(401), 제2 반도체 칩들(402), 및 상부 몰딩막(340)은 도 1 및 도 2를 참조하여 설명한 것과 동일 또는 유사할 수 있다.
인터포저 기판(200b)은 제1 절연층(210), 하부 몰딩막(240), 서브 인터포저들(222), 및 재배선층(250)을 포함할 수 있다.
상부 몰딩막(340)의 측면에 인접한 제1 반도체 칩들(401)의 측면과 제2 반도체 칩들(402)의 측면 사이의 간격(d1)은 하부 몰딩막(240)의 측면에 인접한 서브 인터포저들(222)의 측면들 사이의 간격(d2)보다 클 수 있다.
서브 인터포저들(222)이 제1 절연층(210) 상에 배치될 수 있다. 서브 인터포저들(222)은 제1 방향(D1)으로 이격되어 있는 제1 서브 인터포저들(222a), 제2 서브 인터포저들(222b) 및 제3 서브 인터포저들(222c)을 포함할 수 있다. 제1 서브 인터포저들(222a) 및 제2 서브 인터포저들(222b)은 제1 방향(D1)으로 이격되어 있는 두 개의 서브 인터포저들(222)의 배열을 포함할 수 있다. 제1 서브 인터포저들(222a), 제2 서브 인터포저들(222b) 및 제3 서브 인터포저들(222c) 각각은 제2 방향(D2)으로 이격되어 있는 서브 인터포저들(222)을 포함할 수 있다. 제1 서브 인터포저들(222a)은 제1 반도체 칩들(401)과 수직으로 중첩될 수 있으며, 제2 서브 인터포저들(222b)은 제2 반도체 칩들(402)과 수직으로 중첩될 수 있다. 제3 서브 인터포저들(222c)은 제1 서브 인터포저들(222a)과 제2 서브 인터포저들(222b) 사이에 배치될 수 있다. 제3 서브 인터포저들(222c)은 제1 반도체 칩들(401)의 적어도 일부분 및 제2 반도체 칩들(402)의 적어도 일부분과 수직으로 중첩될 수 있다. 예를 들어, 제3 서브 인터포저들(222c)의 일부분은 제1 반도체 칩들(401)의 일부와 수직으로 중첩될 수 있고, 제3 서브 인터포저들(222c)의 다른 부분은 제2 반도체 칩들(402)과 수직으로 중첩될 수 있다. 평면적 관점에서, 제3 서브 인터포저들(222c)은 제1 반도체 칩들(401)의 아래에서 제2 반도체 칩들(402)의 아래로 연장될 수 있다. 제3 서브 인터포저들(222c)은 제1 반도체 칩들(401) 및 제2 반도체 칩들(402)과 전기적으로 연결될 수 있다.
제1 반도체 칩들(401)은 적어도 둘 이상의 서브 인터포저들(222)과 수직으로 중첩될 수 있으며, 제1 반도체 칩들(401)과 수직으로 중첩되는 서브 인터포저들(222)은 제1 및 제3 서브 인터포저들(222a, 222c)을 포함할 수 있다. 제1 반도체 칩들(401)과 수직으로 중첩되는 서브 인터포저들(222)의 면적의 합은 제1 반도체 칩들(401)의 면적의 합보다 작을 수 있다.
제2 반도체 칩들(402)은 적어도 둘 이상의 서브 인터포저들(222)과 수직으로 중첩될 수 있으며, 제2 반도체 칩들(402)과 수직으로 중첩되는 서브 인터포저들(222)은 제2 및 제3 서브 인터포저들(222b, 222c)을 포함할 수 있다. 제2 반도체 칩들(402)과 수직으로 중첩되는 서브 인터포저들(222)의 면적의 합은 제2 반도체 칩들(402)의 면적의 합보다 작을 수 있다.
제1 반도체 칩들(401)의 면적과 제2 반도체 칩들(402)의 면적의 합보다 서브 인터포저들(222)의 면적의 합이 작을 수 있다. 제1 반도체 칩들(401) 및 제2 반도체 칩들(402)의 배치에 따라 서브 인터포저들(222)의 배치는 달라질 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하며, 설명의 편의를 위하여 도 1 및 도 2를 참조하여 설명한 구성과 동일한 구성에는 동일한 참조부호를 사용하여 설명한다.
도 7을 참조하면, 반도체 패키지(40)는 패키지 기판(100), 인터포저 기판(200c), 제1 반도체 칩(401), 제2 반도체 칩(402), 및 상부 몰딩막(340)을 포함할 수 있다. 반도체 패키지(40)의 패키지 기판(100), 제1 반도체 칩(401), 제2 반도체 칩(402), 및 상부 몰딩막(340)은 도 1 및 도 2를 참조하여 설명한 것과 동일 또는 유사할 수 있다.
인터포저 기판(200c)은 제1 절연층(210), 하부 몰딩막(240), 하부 서브 인터포저들(223a), 상부 서브 인터포저들(223b), 및 재배선층(250)을 포함할 수 있다. 하부 서브 인터포저들(223a), 상부 서브 인터포저들(223b) 각각은 그들의 내부를 수직으로 관통하는 관통 전극들(230)을 포함할 수 있다.
인터포저 기판(200c)의 제1 절연층(210) 상에 상부 서브 인터포저들(223b) 및 하부 서브 인터포저들(223a)이 배치될 수 있다. 상부 서브 인터포저들(223b)과 하부 서브 인터포저들(223a)는 인터포저 기판(220c) 내에서 적층되어 있을 수 있다. 상부 서브 인터포저들(223b)은 하부 서브 인터포저들(223a) 상에 배치될 수 있다. 상부 서브 인터포저들(223b) 및 하부 서브 인터포저들(223a)은 수직으로 중첩될 수 있다. 하부 서브 인터포저들(223a) 중 일부는 적어도 두 개의 상부 서브 인터포저들(223b)와 수직으로 중첩될 수 있다. 이와는 다르게, 상부 서브 인터포저들(223b)은 적어도 두 개의 하부 서브 인터포저들(223a)과 수직적으로 중첩되는 서브 인터포저를 포함할 수 있다.
도 7에 도시된 바에 따르면, 반도체 패키지(40)는 상부 서브 인터포저들(223b) 및 하부 서브 인터포저들(223a)로 구성된 두 개의 층을 갖는 인터포저 기판(200c)를 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 인터포저 기판(200c)는 세 개 이상의 층이 적층되어 있는 인터포저 스택을 포함할 수 있다.
인터포저 기판(200c) 내의 상부 서브 인터포저들(223b) 및 하부 서브 인터포저들(223a) 사이에 제3 연결 범프들(201a)이 제공될 수 있다. 제3 연결 범프들(201a)은 상부 서브 인터포저들(223b) 및 하부 서브 인터포저들(223a) 내의 관통 전극들(230)과 접속될 수 있다. 제3 연결 범프들(201a)를 통해 상부 서브 인터포저들(223b)과 하부 서브 인터포저들(223a)이 전기적으로 연결될 수 있다. 제3 연결 범프들(201a)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다. 도시된 바와 다르게, 상부 서브 인터포저들(223b)와 하부 서브 인터포저들(223a) 사이는 구리(Cu)-구리(Cu) 금속간 하이브리드 본딩(hybrid bonding)으로 연결될 수 있다.
언더필(500)이 상부 서브 인터포저들(223b)과 하부 서브 인터포저들(223a) 사이의 공간을 채우고, 제3 연결 범프들(201a)의 측면을 둘러쌀 수 있다. 있다. 언더필(500)은 상부 서브 인터포저들(223b)의 하면 및 하부 서브 인터포저들(223a)의 상면과 접할 수 있다. 언더필(500)은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다.
상부 서브 인터포저들(223b)의 관통 전극들(230)은 재배선층(250)과 연결될 수 있다. 하부 서브 인터포저들(223a)의 관통 전극들(230)은 제1 연결 범프들(201)과 연결될 수 있다. 따라서, 상부 서브 인터포저들(223b)과 하부 서브 인터포저들(223a)을 통해 제1 반도체 칩(401) 및 제2 반도체 칩(402)과 패키지 기판(100)이 전기적으로 연결될 수 있다.
하부 몰딩막(240)은 하부 서브 인터포저들(223a)을 둘러싸는 제1 하부 몰딩막 및 상부 서브 인터포저들(223b)을 둘러싸는 제2 하부 몰딩막을 포함할 수 있다. 상기 제1 하부 몰딩막은 하부 서브 인터포저들(223a) 사이의 공간을 채울 수 있다. 하부 서브 인터포저들(223a)은 상기 제1 하부 몰딩막에 의해 이격되어 있을 수 있다. 상기 제2 하부 몰딩막은 상부 서브 인터포저들(223b) 사이의 공간을 채울 수 있다. 상부 서브 인터포저들(223b)은 상기 제2 하부 몰딩막에 의해 이격되어 있을 수 있다. 도시된 바와 다르게, 상기 제1 하부 몰딩막 및 상기 제2 하부 몰딩막은 연결되어 있을 수 있다. 하부 몰딩막(240)은 에폭시 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
도 8 내지 도 13은 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 8을 참조하면, 캐리어 기판(1000)이 제공될 수 있다. 캐리어 기판(1000)은 유리 또는 폴리머를 포함하는 절연 기판일 수 있다. 캐리어 기판(1000)의 상면 상에 접착 부재(2000)가 제공될 수 있다. 접착 부재(2000)는 접착성 물질을 포함할 수 있다. 일 예로 접착 부재(2000)는 접착 테이프를 포함할 수 있다.
서브 인터포저들(220)이 캐리어 기판(1000) 상에 제공될 수 있다. 서브 인터포저들(220)은 접착 부재(2000)에 의해 캐리어 기판(1000) 상에 접착될 수 있다. 서브 인터포저들(220)은 서로 수평으로 이격되도록 캐리어 기판(1000) 상에 접착될 수 있다. 서브 인터포저들(220)은 그들의 내부를 관통하는 관통 전극들(230)을 포함할 수 있다. 서브 인터포저들(220)은 실리콘(Si)을 포함할 수 있다.
도 9를 참조하면, 캐리어 기판(1000) 상에 하부 몰딩막(240)이 형성될 수 있다. 예를 들어, 캐리어 기판(1000) 상에 절연 물질을 도포하여 하부 몰딩막(240)이 형성될 수 있다. 하부 몰딩막(240)에 의해 서브 인터포저들(220)이 매립될 수 있다. 하부 몰딩막(240)은 서브 인터포저들(220) 각각을 덮도록 형성될 수 있다. 하부 몰딩막(240)은 서로 이격되어 있는 서브 인터포저들(220) 사이의 공간들을 채울 수 있다. 상기 절연 물질은 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함하거나, 또는 접착성 물질을 포함할 수 있다.
하부 몰딩막(240) 상에 그라인딩 공정이 수행될 수 있다. 서브 인터포저들(220)의 상면 상에 형성된 하부 몰딩막(240)의 상부 일부가 상기 그라인딩 공정을 통해 제거될 수 있다. 필요에 따라서는 상기 서브 인터포저들(220) 상부의 일부가 하부 몰딩막(240)과 함께 제거될 수 있다. 상기 그라인딩 공정을 통해 서브 인터포저들(220)의 상면이 노출될 수 있다. 상기 그라인딩 공정 후 서브 인터포저들(220)의 상면과 하부 몰딩막(240)의 상면은 공면(coplanar)을 이룰 수 있다.
도 10을 참조하면, 재배선층(250)이 서브 인터포저들(220)의 상면과 하부 몰딩막(240)의 상면 상에 형성될 수 있다. 재배선층(250)은 서브 인터포저들(220)의 상면 및 하부 몰딩막(240)의 상면을 덮도록 형성될 수 있다. 재배선층(250)의 하면은 서브 인터포저들(220)의 상면 및 하부 몰딩막(240)의 상면과 접할 수 있다.
재배선층(250)을 형성하는 것은 제2 절연층(251)을 형성하는 것 및 배선 패턴(252)를 형성하는 것을 포함할 수 있다. 도시하지 않았으나, 제2 절연층(251)은 절연막들이 적층되어 형성될 수 있다. 배선 패턴(252)는 서로 일체로 연결되어 있는 비아 부분 및 배선 부분을 가질 수 있다. 상기 배선 부분은 재배선층(250) 내의 수평적 연결을 위한 부분일 수 있다. 상기 비아 부분은 상기 배선 부분을 수직으로 연결하는 부분일 수 있다. 배선 패턴(252) 중 최하단의 배선 패턴(252)은 관통 전극들(230)과 연결되도록 형성될 수 있다. 배선 패턴(252) 중 최상단의 배선 패턴(252)의 상면은 재배선층(250)의 상면 상으로 노출될 수 있다. 배선 패턴(252)은 도전 물질을 포함할 수 있다. 예를 들어, 배선 패턴(252)은 구리(Cu)를 포함할 수 있다.
도 11을 참조하면, 제2 연결 범프들(301)이 재배선층(250) 상에 배치될 수 있다. 제2 연결 범프들(301)은 재배선층(250)의 배선 패턴(252)에 접속될 수 있다.
제1 반도체 칩(401) 및 제2 반도체 칩(402)이 재배선층(250) 상에 플립 칩(flip chip) 방식으로 실장될 수 있다. 제1 반도체 칩(401)의 하면 및 제2 반도체 칩(402)의 하면에 제공되는 칩 패드(304)는 제2 연결 범프들(301)와 접속될 수 있다. 제1 반도체 칩(401) 및 제2 반도체 칩(402)은 재배선층(250) 상에 수평으로 이격되도록 배치될 수 있다. 제1 반도체 칩(401)과 제2 반도체 칩(402)은 그들 사이의 거리가 1 μm 내지 200 μm가 되도록 배치될 수 있다. 제1 반도체 칩(401)은 DRAM, SRAM, MRAM 또는 플래시 메모리와 같은 메모리 칩(memory chip)을 포함할 수 있다. 제2 반도체 칩(402)은 로직 칩(logic chip)을 포함할 수 있다.
도 12를 참조하면, 상부 몰딩막(340)이 재배선층(250) 상에서 제1 반도체 칩(401) 및 제2 반도체 칩(402)을 덮도록 형성될 수 있다. 재배선층(250) 상에서 상부 몰딩막(340)에 의해 제1 반도체 칩(401) 및 제2 반도체 칩(402)이 매립될 수 있다. 상부 몰딩막(340)은 제1 반도체 칩(401) 및 제2 반도체 칩(402)의 하면과 재배선층(250)의 상면 사이의 공간에 제공될 수 있으며, 제2 연결 범프들(301)의 측면을 둘러쌀 수 있다. 상기 절연 물질은 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함하거나, 접착성 물질을 포함할 수 있다.
도 13을 참조하면, 상부 몰딩막(340)의 그라인딩 공정이 수행될 수 있다. 상부 몰딩막(340)의 상부 일부가 상기 그라인딩 공정을 통해 제거될 수 잇다. 상기 그라인딩 공정을 통해 제1 반도체 칩(401)의 상면 및 제2 반도체 칩(402)의 상면이 노출될 수 있다. 필요에 따라서는 제1 반도체 칩(401)의 상부 일부 및 제2 반도체 칩(402)의 상부 일부가 상부 몰딩막(340)의 일부와 함께 제거될 수 있다. 상기 그라인딩 공정 후, 상부 몰딩막(340)의 상면은 제1 반도체 칩(401)의 상면 및 제2 반도체 칩(402)의 상면과 공면(coplanar)을 이룰 수 있다. 도시하지 않았으나, 제1 반도체 칩(401)의 상면 및 제2 반도체 칩(402)의 상면 상에 방열 부재가 부착되는 공정이 더 수행될 수 있다.
서브 인터포저들(220)의 하면 및 하부 몰딩막(240)의 하면으로부터 캐리어 기판(1000) 및 접착 부재(2000)가 제거될 수 있다.
절단(sawing) 공정을 통해 상부 몰딩막(340)의 측면과 인터포저 기판(200)의 측면이 수직으로 정렬될 수 있다. 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도 8 내지 도 13에는 캐리어 기판(1000) 상에 서로 이격되어 동시에 제조되는 복수의 반도체 패키지들을 도시하지 않았으나, 복수의 반도체 패키지들은 상기 절단(sawing) 공정을 통해 하나의 반도체 패키지로 제조될 수 있다.
도 1을 다시 참조하여, 서브 인터포저들(220)의 하면 및 하부 몰딩막(240)의 하면에 제1 연결 범프들(201)이 형성되어 패키지 기판(100) 상에 실장될 수 있다. 이에 따라, 반도체 패키지(10)가 제조될 수 있다. 제1 연결 범프들(201)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 패키지 기판
200: 인터포저 기판
220: 서브 인터포저
230: 관통 전극
240: 하부 몰딩막
250: 재배선층
401: 제1 반도체 칩
402: 제2 반도체 칩

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판의 하면에 제공되는 외부 연결 단자들;
    상기 패키지 기판 상의 인터포저 기판;
    상기 패키지 기판과 상기 인터포저 기판 사이에서 상기 인터포저 기판을 상기 패키지 기판에 연결하는 제1 연결 범프들;
    상기 인터포저 기판 상에서 서로 수평으로 이격되어 배치되는 제1 반도체 칩 및 제2 반도체 칩;
    상기 제1 및 제2 반도체 칩들과 상기 인터포저 기판 사이에서 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 상기 인터포저 기판에 연결하는 제2 연결 범프들; 및
    상기 인터포저 기판 상에서 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 둘러싸는 상부 몰딩막을 포함하되,
    상기 인터포저 기판은:
    서로 수평으로 이격되어 배치되는 서브 인터포저들, 상기 서브 인터포저들 각각은 그들을 수직으로 관통하는 관통 전극들을 갖고;
    상기 서브 인터포저들의 사이를 채우는 하부 몰딩막; 및
    상기 서브 인터포저들 및 상기 하부 몰딩막을 덮고, 상기 관통 전극들과 전기적으로 연결되는 재배선층을 포함하고,
    평면적 관점에서, 상기 서브 인터포저들의 면적의 합은 상기 제1 반도체 칩의 면적과 상기 제2 반도체 칩의 면적의 합보다 작은 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 재배선층 및 상기 관통 전극들을 통해 상기 패키지 기판에 전기적으로 연결되는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 간격은 1 μm 내지 200 μm인 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각은 상기 서브 인터포저들 중 적어도 둘 이상과 수직으로 중첩되는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 서브 인터포저들 중 상기 제1 반도체 칩과 수직으로 중첩되는 제 1 서브 인터포저들 각각은 상기 제1 반도체 칩의 면적보다 작은 면적을 갖고,
    상기 서브 인터포저들 중 상기 제2 반도체 칩과 수직으로 중첩되는 제 2 서브 인터포저들 각각은 상기 제2 반도체 칩의 면적보다 작은 면적을 갖는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 반도체 칩은 메모리 칩(memory chip)을 포함하고,
    상기 제2 반도체 칩은 로직 칩(logic chip)을 포함하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 서브 인터포저들 각각의 상면과 상기 하부 몰딩막의 상면은 공면(coplanar)을 이루고,
    상기 서브 인터포저들 각각의 상기 상면 및 상기 하부 몰딩막의 상기 상면은 상기 재배선층의 하면과 접하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 서브 인터포저들 중 제3 서브 인터포저는 상기 제1 반도체 칩의 적어도 일부분 및 상기 제2 반도체 칩의 적어도 일부분과 수직으로 중첩되는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 서브 인터포저들은 실리콘 인터포저인 반도체 패키지.
  10. 서브 인터포저들, 하부 몰딩막 및 재배선층 포함하는 기판;
    상기 기판의 하면에 제공되는 제1 연결 범프들; 및
    상기 기판 상에 실장되며, 서로 수평으로 이격되어 있는 제1 반도체 칩 및 제2 반도체 칩을 포함하되,
    상기 하부 몰딩막은 서로 수평으로 이격되어 배치되는 상기 서브 인터포저들을 매립하고,
    상기 서브 인터포저들의 상면은 상기 하부 몰딩막의 상면 상으로 노출되고, 상기 서브 인터포저들의 하면은 상기 하부 몰딩막의 하면 상으로 노출되고,
    상기 재배선층은 상기 서브 인터포저들 및 상기 하부 몰딩막을 덮고,
    상기 서브 인터포저들 각각은 그의 내부를 수직으로 관통하여 상기 재배선층에 접속되는 관통 전극들을 포함하고,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이의 간격은 1 μm 내지 200 μm인 반도체 패키지.
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KR20230032587A (ko) * 2021-08-31 2023-03-07 삼성전자주식회사 반도체 패키지

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