CN117917767A - 电子封装件 - Google Patents

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王泓凯
姜亦震
江东昇
黄玉龙
江门烨
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Siliconware Precision Industries Co Ltd
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Abstract

一种电子封装件，包括将第一电子模块通过多个第一导电结构与第二导电结构堆叠一第二电子模块，且该第一导电结构的焊锡量多于该第二导电结构的焊锡量，使该电子封装件可依据其翘曲程度进行第一导电结构与第二导电结构的配置，以有效分散应力而避免发生翘曲的问题。

Description

电子封装件
技术领域
本发明有关一种半导体装置，尤指一种堆叠多个电子模块的电子封装件。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。目前应用于芯片封装领域的技术，包含有例如芯片尺寸构装(Chip Scale Package，简称CSP)、芯片直接贴附封装(Direct Chip Attached，简称DCA)、封装堆叠(package on package，简称PoP)或多芯片模块封装(Multi-Chip Module，简称MCM)等封装型态。
图1为现有半导体封装件1的剖面示意图。如图1所示，该半导体封装件1将两封装模块1a,1b通过多个焊锡凸块13相互堆叠，且各该封装模块1a,1b包含一线路结构10a,10b、设于该线路结构10a,10b上且电性连接该线路结构10a,10b的电子元件11a,11b、一包覆该电子元件11a,11b的封装层12a,12b，以令该些焊锡凸块13电性连接该线路结构10a,10b，其中，下方封装模块1a于该封装层12a的相对两侧均布设该线路结构10a，因而于该封装层12a中布设有多个用以电性连接两线路结构10a的铜柱体17。
前述半导体封装件1主要以下方线路结构10a通过多个导电凸块191与焊球190接置于一电路板19上。
但是，现有半导体封装件1中，该两封装模块1a,1b因其线路结构10a,10b的层数及/或布线不同，或电子元件11a,11b的规格、数量及/或尺寸不同，亦或封装层12a,12b的用量及/或材料不同等种种因素，而使所产生的应力无法平均分布，导致该两封装模块1a,1b之间的区域空间S的应力分布不同，如角落处的应力远大于其它处，致使该半导体封装件1容易发生变形的情况(即翘曲)，造成该焊锡凸块13或焊球190发生脱离，进而导致该半导体封装件1的信赖性不佳。
因此，如何克服上述现有技术的问题，实已成为目前业界亟待克服的难题。
发明内容
鉴于上述现有技术的种种缺陷，本发明提供一种电子封装件，包括：第一电子模块，其具有相对的第一侧与第二侧；第二电子模块，其堆叠于该第一电子模块的第一侧上，其中，该第一电子模块的第一侧与该第二电子模块之间的区域定义为第一层间，且该第二电子模块的第二侧向外的区域定义为第二层间；包含焊锡材料的多个第一导电结构，其配置于该第一层间中；以及包含焊锡材料的多个第二导电结构，其配置于该第一层间中，其中，该多个第一导电结构的焊锡量多于该多个第二导电结构的焊锡量。
前述的电子封装件中，各该第一导电结构为焊锡球。
前述的电子封装件中，各该第二导电结构包含导电柱及形成于该导电柱端面上的焊锡材料。
前述的电子封装件中，该多个第一导电结构与该多个第二导电结构依据该第一层间中的应力大小进行配置，以令该多个第一导电结构于该第一层间所分布的位置上的应力大于该多个第二导电结构于该第一层间所分布的位置上的应力。
前述的电子封装件中，该多个第一导电结构环绕围住该多个第二导电结构。
前述的电子封装件中，该多个第一导电结构还配置于该第二层间中，且该第一层间的多个第一导电结构的数量少于该第二层间的多个第一导电结构的数量。
前述的电子封装件中，该多个第二导电结构还配置于该第二层间中，且该第一层间的多个第二导电结构的数量多于该第二层间的多个第二导电结构的数量。
前述的电子封装件中，还包括配置于该第一层间中的多个第三导电结构，其无焊锡量。例如，各该第三导电结构包含相互堆叠的第一导电柱与第二导电柱，以令该第一导电柱立设于该第一电子模块上，且该第二导电柱立设于该第二电子模块上，使该第一导电柱的端面与该第二导电柱的端面相互接触于该第一层间中。
进一步，该多个第一、第二与第三导电结构依据该第一层间中的应力大小进行配置，以令该多个第一导电结构于该第一层间所分布的位置上的应力大于该多个第二导电结构于该第一层间所分布的位置上的应力，且该多个第二导电结构于该第一层间所分布的位置上的应力大于该多个第三导电结构于该第一层间所分布的位置上的应力。
或者，该多个第一导电结构、第二导电结构及第三导电结构于该第一层间中以对称方式由外向内依序排设。例如，该多个第二导电结构环绕围住该多个第三导电结构。
另外，该多个第三导电结构还配置于该第二层间中，且该第一层间的多个第三导电结构的数量等于该第二层间的多个第三导电结构的数量。
由上可知，本发明的电子封装件中，主要通过该第一层间可依据该电子封装件的翘曲程度配置焊锡量不同的第一导电结构与第二导电结构，以有效分散应力而避免发生应力集中的问题，故相比于现有技术，本发明的电子封装件可避免发生翘曲的问题，以提高后续将该电子封装件接置于电路板上的良率。
附图说明
图1为现有半导体封装件的剖视示意图。
图2为本发明的电子封装件的剖视示意图。
图3A及图3B为图2的不同层间的上视示意图。
主要组件符号说明
1 半导体封装件
1a,1b,2c 封装模块
10a,10b 线路结构
11a,11b 电子元件
12a,12b,28 封装层
13 焊锡凸块
17 铜柱体
19,9 电路板
190 焊球
191 导电凸块
2 电子封装件
2a 第一电子模块
2b 第二电子模块
20 第一承载结构
20a 第一侧
20b 第二侧
21 第一电子元件
22 第二电子元件
23,33 布线结构
24 第一包覆层
25 第二包覆层
26 第二承载结构
27 第三电子元件
29a 第一导电元件
29b 第二导电元件
290,310,320 焊锡材料
291 铜凸块
30 第三承载结构
31a,31b 第一导电结构
311 电性接触垫
32a,32b 第二导电结构
321 导电柱
33a,33b 第三导电结构
331 第一导电柱
332 第二导电柱
L1 第一层间
L2 第二层间
L3 第三层间
S 区域空间。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”、“第三”、“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
图2为本发明的电子封装件2的剖面示意图。如图2所示，该电子封装件2包括：第一电子模块2a、第二电子模块2b、多个第一导电结构31a,31b、多个第二导电结构32a,32b以及多个第三导电结构33a,33b，其中，该些第一导电结构31a,31b、第二导电结构32a,32b及第三导电结构33a,33b的构件互不相同。
所述的第一电子模块2a包含一第一包覆层24、至少一嵌埋于该第一包覆层24中的第一电子元件21、一设于该第一包覆层24其中一侧以电性连接该第一电子元件21的第一承载结构20、及设于该第一包覆层24另一侧的布线结构23。
于本实施例中，该第一承载结构20定义有相对的第一侧20a与第二侧20b，且该第一承载结构20可例如为具有核心层与线路结构的封装基板、无核心层(coreless)形式线路结构的封装基板、具导电硅穿孔(Through-silicon via，简称TSV)的硅中介板(ThroughSilicon interposer，简称TSI)或其它板型，其包含至少一介电层(图略)及至少一结合该介电层的线路层(图略)。例如，通过线路重布层(redistribution layer，简称RDL)的制作方式形成该线路层，其材料为铜，且形成该介电层的材料为如聚对二唑苯(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)等的介电材。应可理解地，该第一承载结构20亦可为其它承载芯片的板材，如导线架(leadframe)、晶圆(wafer)、或其它具有金属布线(routing)的板体等，并不限于上述。
再者，该第一电子元件21设于该第一承载结构20的第一侧20a上并电性连接该第一承载结构20的线路层，且该第一电子元件21为主动元件、被动元件或其二者组合等，其中，该主动元件为例如半导体芯片，且该被动元件为例如电阻、电容及电感。于本实施例中，该第一电子元件21为半导体芯片，且于该第一承载结构20上配置多个个(如图2所示的两个)第一电子元件21。应可理解地，有关该第一电子元件21电性连接该第一承载结构20的方式繁多，如打线、覆晶、嵌埋或其它等，并无特别限制。
另外，该第一包覆层24形成于该第一承载结构20的第一侧20a上以包覆该第一电子元件21，且该第一包覆层24为绝缘材，如聚酰亚胺(Polyimide，简称PI)、干膜(dryfilm)、环氧树脂(epoxy)、封装胶体(molding compound)或其它封装材。
另外，该布线结构23包括至少一绝缘层(图略)与设于该绝缘层上的线路重布层(RDL)(图略)。例如，形成该线路重布层的材料为铜，且形成该绝缘层的材料为如聚对二唑苯(PBO)、聚酰亚胺(PI)、预浸材(PP)的介电材。应可理解地，该布线结构23与该第一承载结构20之间可通过至少一形成于该第一包覆层24中的导电结构(如图1所示的铜柱体17)相互电性连接。
所述的第二电子模块2b包含一第二包覆层25、至少一嵌埋于该第二包覆层25中的第二电子元件22、及一设于该第二包覆层25上以电性连接该第二电子元件22的第二承载结构26，以令该些第一导电结构31a、第二导电结构32a及第三导电结构33a连接于该第二承载结构26与该布线结构23之间，使该第二电子模块2b通过该些第一导电结构31a、第二导电结构32a及第三导电结构33a堆叠于该第一电子模块2a上，其中，该第一电子模块2a与该第二电子模块2b之间的区域定义为第一层间L1，而该第一电子模块2a的第一承载结构20的第二侧20b向外的区域定义有第二层间L2。
应可理解地，该第一电子模块2a的构造与该第二电子模块2b的构造可相同或相异，且该第一电子模块2a的尺寸(如体积或宽度)可大于、等于或小于该第二电子模块2b的尺寸。
于本实施例中，该第二承载结构26例如为具有核心层与线路结构的封装基板、无核心层(coreless)形式线路结构的封装基板、具导电硅穿孔(TSV)的硅中介板(TSI)或其它板型，其包含至少一介电层(图略)及至少一结合该介电层的线路层(图略)。于本实施例中，通过线路重布层(RDL)的制作方式形成该线路层，其材料为铜，且形成该介电层的材料为如聚对二唑苯(PBO)、聚酰亚胺(PI)、预浸材(PP)等的介电材。应可理解地，该第二承载结构26亦可为其它承载芯片的板材，如导线架(lead frame)、晶圆(wafer)、或其它具有金属布线(routing)的板体等，并不限于上述。
再者，该第二电子元件22设于该第二承载结构26上并电性连接该第二承载结构26的线路层，且该第二电子元件22为主动元件、被动元件或其二者组合等，其中，该主动元件为例如半导体芯片，且该被动元件为例如电阻、电容及电感。于本实施例中，该第二电子元件22为半导体芯片，且于该第二承载结构26上配置多个个(如图2所示的两个)第二电子元件22。应可理解地，有关该第二电子元件22电性连接该第二承载结构26的方式繁多，如打线、覆晶、嵌埋或其它等，并无特别限制。
另外，该第二包覆层25形成于该第二承载结构26上以包覆该些第二电子元件22。于本实施例中，该第二包覆层25为绝缘材，如聚酰亚胺(PI)、干膜(dry film)、环氧树脂(epoxy)、封装胶体(molding compound)或其它封装材。应可理解地，该第一包覆层24与该第二包覆层25的材料可相同或相异。
所述的第一导电结构31a,31b包含焊锡材料310，如规格为C4型的焊锡球，其配置于该第一层间L1(即该第二承载结构26与该布线结构23之间)及该第二层间L2(即该第一承载结构20的第二侧20b上)中。
于本实施例中，该第一导电结构31a,31b还包含用以结合该焊锡材料310的电性接触垫311，其分别配置于该第二层间L2的第一承载结构20与该第一层间L1的第二承载结构26上。例如，该第二承载结构26上形成有该电性接触垫311，以令该焊锡材料310形成于该电性接触垫311上而结合该布线结构23的线路重布层；或者，该第一承载结构20的第二侧20b上形成有该电性接触垫311，以令该焊锡材料310形成于该电性接触垫311上而外接如封装模块2c的其它元件。
再者，该第一层间L1的第一导电结构31a的数量少于该第二层间L2的第一导电结构31b的数量。例如，该第一层间L1与该第二层间L2均为矩形区域，且该第一层间L1的第一导电结构31a沿该矩形区域的边缘布设两圈，如图3A所示，而该第二层间L2的第一导电结构31b沿该矩形区域的边缘布设三圈，如图3B所示。
另外，该第一层间L1与该第二层间L2均为矩形区域，以令该第一导电结构31a、31b位于该第一层间L1与该第二层间L2的边缘(特别是角落处)，如图3A及图3B所示。
所述的第二导电结构32a,32b包含如焊锡凸块的焊锡材料320与如规格为微凸块(u-bump)型的导电柱321，其配置于该第一层间L1(即该第二承载结构26与该布线结构23之间)及该第二层间L2(即该第一承载结构20的第二侧20b与该封装模块2c之间)中。
于本实施例中，该导电柱321为如铜柱的金属柱，且该焊锡材料320形成于该导电柱321的端部上。例如，该导电柱321立设于该第二承载结构26上，使该焊锡材料320结合该布线结构23的线路重布层；或者，该导电柱321可立设于该第一承载结构20的第二侧20b上，使该焊锡材料320外接如封装模块2c的其它元件。
再者，该第一层间L1的第二导电结构32a的数量多于该第二层间L2的第二导电结构32b的数量。例如，该第一层间L1的第二导电结构32a对应该第一层间L1的矩形区域的边缘布设三圈，如图3A所示，而该第二层间L2的第二导电结构32b对应该第二层间L2的矩形区域的边缘布设两圈，如图3B所示。
另外，该第一导电结构31a,31b环绕围住该第二导电结构32a,32b，如图3A及图3B所示。
另外，该第一导电结构31a,31b的焊锡量多于该第二导电结构32a,32b的焊锡量。
所述的第三导电结构33a,33b包含相互堆叠的第一导电柱331与第二导电柱332，如金属柱，其配置于该第一层间L1(即该第二承载结构26与该布线结构23之间)及该第二层间L2(即该第一承载结构20的第二侧20b与该封装模块2c之间)中。
于本实施例中，第一导电柱331与第二导电柱332均为铜柱，两者的铜材端面相互接触。例如，该第一导电柱331立设于该布线结构23上，且该第二导电柱332立设于该第二承载结构26上，使第一导电柱331与第二导电柱332(两铜柱)的端面相互接触于该第一层间L1中以形成该第三导电结构33a；或者，该第一导电柱331可立设于如封装模块2c的其它元件上，且该第二导电柱332可立设于该第一承载结构20的第二侧20b上，使第一导电柱331与第二导电柱332(两铜柱)的端面相互接触于该第二层间L2中以形成该第三导电结构33b。
再者，该第一层间L1的第三导电结构33a的数量等于该第二层间L2的第三导电结构33b的数量。例如，该第一层间L1的第三导电结构33a于该第一层间L1的矩形区域的中间处对称布设九组，如图3A所示，而该第二层间L2的第三导电结构33b于该第二层间L2的矩形区域的中间处亦对称布设九组，如图3B所示。
另外，该第二导电结构32a,32b的焊锡量多于该第三导电结构33a,33b的焊锡量，且该第二导电结构32a,32b环绕围住该第三导电结构33a,33b，如图3A及图3B所示。
另外，该第一、第二与第三导电结构31a,32a,33a依据该第一层间L1中的应力大小进行配置，以令该第一导电结构31a于该第一层间L1所分布的位置上的应力大于该第二导电结构32a于该第一层间L1所分布的位置上的应力，且该第二导电结构32a于该第一层间L1所分布的位置上的应力大于该第三导电结构33a于该第一层间L1所分布的位置上的应力。同理地，该第二层间L2亦可采用上述配置方式。换言之，各层间的导电结构的布设可基于焊锡量的多寡进行配置，以令焊锡量最多的第一导电结构31a,31b、焊锡量次多的第二导电结构32a,32b及无焊锡量的第三导电结构33a,33b于各层间中以对称方式由外向内依序排设，如图3A及图3B所示。
因此，本发明的电子封装件2中，主要通过不同构造的第一导电结构31a、第二导电结构32a及第三导电结构33a堆叠第一电子模块2a与第二电子模块2b，并于该第一层间L1越靠近外围的区域上布设越多应力吸收效果较好的焊锡材料310,320，即于该第一层间L1中由外向内依序排设焊锡量最多的第一导电结构31a、焊锡量次多的第二导电结构32a及无焊锡量的第三导电结构33a，以有效分散应力而避免发生应力集中的问题，故相比于现有技术，本发明的电子封装件2能避免发生翘曲的问题。
再者，由于铜柱接合态样的结构尺寸较小，且电阻值低，以利于应用在高接点(I/O)数、高信号传输及小电流等需求，故于各层间中可依需求配置该第三导电结构33a,33b。
另外，该第一层间L1的角落处的应力小于该第二层间L2的角落处的应力，故通过该第一层间L1于角落处的焊锡量少于该第二层间L2于角落处的焊锡量(即该第一层间L1于角落处的第一导电结构31a的数量少于该第二层间L2于角落处的第一导电结构31b的数量)的设计，不仅能分散应力而避免发生应力集中的问题，且能节省焊锡材料310的成本。
另一方面，前述的封装模块2c包含一封装层28、至少一嵌埋于该封装层28中的第三电子元件27、一设于该封装层28其中一侧以电性连接该第三电子元件27的第三承载结构30、及设于该封装层28另一侧的布线结构33。
于本实施例中，该第三承载结构30例如为具有核心层与线路结构的封装基板、无核心层(coreless)形式线路结构的封装基板、具导电硅穿孔(TSV)的硅中介板(TSI)或其它板型，其包含至少一介电层(图略)及至少一结合该介电层的线路层(图略)。例如，通过线路重布层(RDL)的制作方式形成该线路层，其材料为铜，且形成该介电层的材料为如聚对二唑苯(PBO)、聚酰亚胺(PI)、预浸材(PP)等的介电材。应可理解地，该第三承载结构30亦可为其它承载芯片的板材，如导线架(lead frame)、晶圆(wafer)、或其它具有金属布线(routing)的板体等，并不限于上述。
再者，该第三电子元件27设于该第三承载结构30上并电性连接该第三承载结构30的线路层，且该第三电子元件27为主动元件、被动元件或其二者组合等，其中，该主动元件为例如半导体芯片，且该被动元件为例如电阻、电容及电感。于本实施例中，该第三电子元件27为半导体芯片，且于该第三承载结构30上配置多个个(如图2所示的三个)第三电子元件27。应可理解地，有关该第三电子元件27电性连接该第三承载结构30的方式繁多，如打线、覆晶、嵌埋或其它等，并无特别限制。
另外，该封装层28形成于该第三承载结构30上以包覆该些第三电子元件27，且该封装层28为绝缘材，如聚酰亚胺(PI)、干膜(dry film)、环氧树脂(epoxy)、封装胶体(molding compound)或其它封装材。该第一包覆层24、第二包覆层25与封装层28的材料可相同或相异。
另外，该布线结构33包括至少一绝缘层(图略)与设于该绝缘层上的线路重布层(redistribution layer，简称RDL)(图略)。例如，形成该线路重布层的材料为铜，且形成该绝缘层的材料为如聚对二唑苯(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)的介电材。应可理解地，该布线结构33与该第三承载结构30之间可通过至少一形成于该封装层28中的导电结构(如图1所示的铜柱体17)相互电性连接。
因此，于该第一电子模块2a的第二侧20b上可依需求配置多个相互堆叠的封装模块2c，且于最外侧的封装模块2c上可通过多个态样不同的第一导电元件29a与第二导电元件29b设于一电路板9上，其中，可将该最外侧的封装模块2c与该电路板9之间的区域定义为第三层间L3，且该第三层间L3于角落处的应力大于该第二层间L2于角落处的应力。例如，该第一导电元件29a为外接规格的锡球(其焊锡量多于该第一导电结构31a,31b的焊锡量)，且该第二导电元件29b为铜核心球(copper core ball)，其由焊锡材料290包覆铜凸块291。
应可理解地，由于锡球的焊锡量较多而具有较佳的应力吸收能力，故将该第一导电元件29a设于该第三层间L3的应力较大处(如外围或角落处)，而将焊锡量较少的第二导电元件29b设于该第三层间L3的应力较小处(如中间处)。例如，该第一导电元件29a的分布方式环绕该第二导电元件29b的位置。
综上所述，本发明的电子封装件，通过该第一层间能依据该电子封装件的翘曲程度进行该第一导电结构与第二导电结构(具不同焊锡量的导电结构)的配置，以有效分散应力而避免发生应力集中的问题，故本发明的电子封装件能避免发生翘曲的问题，因而可提高后续将该电子封装件接置于电路板上的良率。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (13)

1.一种电子封装件，包括：
第一电子模块，其具有相对的第一侧与第二侧；
第二电子模块，其堆叠于该第一电子模块的第一侧上，其中，该第一电子模块的第一侧与该第二电子模块之间的区域定义为第一层间，且该第二电子模块的第二侧向外的区域定义为第二层间；
包含焊锡材料的多个第一导电结构，其配置于该第一层间中；以及
包含焊锡材料的多个第二导电结构，其配置于该第一层间中，其中，该多个第一导电结构的焊锡量多于该多个第二导电结构的焊锡量。
2.如权利要求1所述的电子封装件，其中，各该第一导电结构为焊锡球。
3.如权利要求1所述的电子封装件，其中，各该第二导电结构包含导电柱及形成于该导电柱端面上的焊锡材料。
4.如权利要求1所述的电子封装件，其中，该多个第一导电结构与多个第二导电结构依据该第一层间中的应力大小进行配置，以令该多个第一导电结构于该第一层间所分布的位置上的应力大于该多个第二导电结构于该第一层间所分布的位置上的应力。
5.如权利要求1所述的电子封装件，其中，该多个第一导电结构环绕围住该多个第二导电结构。
6.如权利要求1所述的电子封装件，其中，该多个第一导电结构还配置于该第二层间中，且该第一层间的多个第一导电结构的数量少于该第二层间的多个第一导电结构的数量。
7.如权利要求1所述的电子封装件，其中，该多个第二导电结构还配置于该第二层间中，且该第一层间的多个第二导电结构的数量多于该第二层间的多个第二导电结构的数量。
8.如权利要求1所述的电子封装件，其中，该电子封装件还包括配置于该第一层间中的多个第三导电结构，其无焊锡量。
9.如权利要求8所述的电子封装件，其中，各该第三导电结构包含相互堆叠的第一导电柱与第二导电柱，以令该第一导电柱立设于该第一电子模块上，且该第二导电柱立设于该第二电子模块上，使该第一导电柱的端面与该第二导电柱的端面相互接触于该第一层间中。
10.如权利要求8所述的电子封装件，其中，该多个第一导电结构、该多个第二导电结构与该多个第三导电结构依据该第一层间中的应力大小进行配置，以令该多个第一导电结构于该第一层间所分布的位置上的应力大于该多个第二导电结构于该第一层间所分布的位置上的应力，且该多个第二导电结构于该第一层间所分布的位置上的应力大于该多个第三导电结构于该第一层间所分布的位置上的应力。
11.如权利要求8所述的电子封装件，其中，该多个第一导电结构、该多个第二导电结构及该多个第三导电结构于该第一层间中以对称方式由外向内依序排设。
12.如权利要求8所述的电子封装件，其中，该多个第二导电结构环绕围住该多个第三导电结构。
13.如权利要求8所述的电子封装件，其中，该多个第三导电结构还配置于该第二层间中，且该第一层间的该多个第三导电结构的数量等于该第二层间的该多个第三导电结构的数量。
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