KR20230164794A - 반도체 패키지 - Google Patents

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KR20230164794A
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semiconductor
substrate
semiconductor chip
chip
redistribution
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고영범
권준윤
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삼성전자주식회사
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Abstract

본 발명에 따른 반도체 패키지는 기판 상의 적어도 하나의 반도체 모듈을 포함하되, 상기 반도체 모듈은: 서로 대향하는 제1 면 및 제2 면을 갖는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면 상에 배치되고, 상기 제1 반도체 칩의 상기 제1 면에 전기적으로 연결되는 제2 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면 상에 배치되고, 상기 제2 반도체 칩으로부터 수평적으로 이격되는 복수의 도전 필라들; 및 상기 제2 반도체 칩 및 상기 복수의 도전 필라들 상의 재배선 기판을 포함하되, 상기 재배선 기판은 서로 대향하는 제3 면 및 제4 면을 가지고, 상기 재배선 기판의 상기 제3 면은 상기 제1 반도체 칩의 상기 제1 면과 마주하고, 상기 복수의 도전 필라들은 상기 제1 반도체 칩의 상기 제1 면 및 상기 재배선 기판의 상기 제3 면에 전기적으로 연결되고, 상기 재배선 기판의 상기 제4 면은 상기 기판과 전기적으로 연결될 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 대한 것으로, 보다 상세하게는 적층 반도체 패키지에 대한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달에 따라 전자 기기의 소형화, 경량화, 및 다기능화가 요구되고 있고, 이에 따라, 하나의 반도체 패키지 내에 복수의 반도체 칩들을 적층한 적층 반도체 패키지에 대한 다양한 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 복수의 반도체 칩들의 적층이 용이하고 경제적으로 향상된 반도체 패키지를 제공하는데 있다.
본 발명에 따른 반도체 패키지는 기판 상의 적어도 하나의 반도체 모듈을 포함하되, 상기 반도체 모듈은: 서로 대향하는 제1 면 및 제2 면을 갖는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면 상에 배치되고, 상기 제1 반도체 칩의 상기 제1 면에 전기적으로 연결되는 제2 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면 상에 배치되고, 상기 제2 반도체 칩으로부터 수평적으로 이격되는 복수의 도전 필라들; 및 상기 제2 반도체 칩 및 상기 복수의 도전 필라들 상의 재배선 기판을 포함하되, 상기 재배선 기판은 서로 대향하는 제3 면 및 제4 면을 가지고, 상기 재배선 기판의 상기 제3 면은 상기 제1 반도체 칩의 상기 제1 면과 마주하고, 상기 복수의 도전 필라들은 상기 제1 반도체 칩의 상기 제1 면 및 상기 재배선 기판의 상기 제3 면에 전기적으로 연결되고, 상기 재배선 기판의 상기 제4 면은 상기 기판과 전기적으로 연결될 수 있다.
본 발명에 따른 반도체 패키지는 기판; 상기 기판 상의 제1 반도체 모듈; 및 상기 제1 반도체 모듈 상에 배치되는 제2 반도체 모듈을 포함하되, 상기 제1 반도체 모듈 및 제2 반도체 모듈 각각은: 서로 대향하는 제1 면 및 제2 면을 갖는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면 상에 배치되고, 상기 제1 반도체 칩의 상기 제1 면에 전기적으로 연결되는 제2 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면 상에 배치되고, 상기 제2 반도체 칩으로부터 수평적으로 이격되는 복수의 도전 필라들; 및 상기 제2 반도체 칩 및 상기 복수의 도전 필라들 상의 재배선 기판을 포함하되, 상기 재배선 기판은 서로 대향하는 제3 면 및 제4 면을 가지고, 상기 재배선 기판의 상기 제3 면은 상기 제1 반도체 칩의 상기 제1 면과 마주하고, 상기 복수의 도전 필라들은 상기 제1 반도체 칩의 상기 제1 면 및 상기 재배선 기판의 상기 제3 면에 전기적으로 연결되고, 상기 제1 반도체 모듈은 상기 제4 면 상에 솔더볼들을 포함하고, 상기 제1 반도체 모듈의 상기 제4 면이 상기 기판을 마주하도록 배치되고, 상기 솔더볼들을 통해 상기 제1 반도체 모듈과 상기 기판이 전기적으로 연결되고, 상기 제2 반도체 모듈은 상기 제4 면 상에 연결 패드를 가지고, 상기 제2 반도체 모듈의 상기 제2 면이 상기 기판을 마주하도록 배치되고, 상기 제2 반도체 모듈의 상기 연결 패드과 상기 기판은 본딩 와이어를 통해 전기적으로 연결될 수 있다.
본 발명에 따른 반도체 패키지 제조방법은 복수의 제1 반도체 칩들을 포함하는 웨이퍼를 준비하는 것; 상기 웨이퍼 상면 상에 복수의 도전 필라들을 형성하는 것, 상기 도전 필라들은 제1 반도체 칩과 전기적으로 연결되고; 상기 웨이퍼 상에 복수의 제2 반도체 칩들을 연결하는 것; 상기 웨이퍼 상에서 상기 제2 반도체 칩들을 덮는 몰드막을 형성하는 것; 상기 몰드막의 상면 및 상기 도전 필라들의 상면들 상에 재배선 기판을 형성하는 것; 상기 재배선 기판 상에 솔더볼 및/또는 연결 패드를 형성하는 것; 상기 웨이퍼에 쏘잉 공정을 수행하여 반도체 모듈들을 형성하는 것; 및 상기 반도체 모듈들을 기판 상에 연결하는 것을 포함하되, 상기 반도체 모듈들은 상기 기판과 전기적으로 연결될 수 있다.
본 발명의 개념에 따르면, 반도체 모듈이 기판상에 연결되어 반도체 패키지를 형성한다. 즉, 반도체 칩이 기판에 직접 실장되는 것이 아니라 반도체 모듈을 형성한 후 실장된다. 따라서, 반도체 칩들의 적층이 용이하고, 반도체 패키지를 소형화 할 수 있다.
또한 관통 전극을 사용하지 않고 적층할 수 있으므로, 경제적으로 우수한 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 모듈(1)의 단면도이다.
도 2은 본 발명의 일부 실시예들에 따른 반도체 모듈(2)의 단면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지(10)의 단면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지(20)의 단면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지(30)의 단면도이다.
도 6 내지 도 15는 본 발명의 실시예들에 따른 반도체 모듈의 제조방법을 설명하기 위한 도면들이다.
도 16 및 도 17은 본 발명의 다른 실시예에 따른 반도체 모듈의 제조방법을 설명하기 위한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 명세서에서, 어떤 구성 요소가 다른 구성 요소의 상에 있다는 것은 상기 어떤 구성 요소가 상기 다른 구성 요소의 상면, 하면, 및 측면 중에서 적어도 하나의 면 상에 있다는 것을 의미할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 모듈(1)의 단면도이다.
도 1을 참조하면, 반도체 모듈(1)은 제1 반도체 칩(100), 제2 반도체 칩(200), 도전 필라들(300), 재배선 기판(400) 및 솔더볼들(540)을 포함할 수 있다.
제1 반도체 칩(100)은 서로 대향하는 제1 면(100S1) 및 제2 면(100S2)을 가질 수 있다. 제1 반도체 칩(100)은 제1 칩 패드들(110) 및 제1 회로층(120)을 포함할 수 있다. 제1 회로층(120)은 제1 면(100S1)에 인접할 수 있다. 제1 회로층(120)은 집적회로들을 포함할 수 있다. 제1 칩 패드들(110)은 제1 반도체 칩(100)의 제1 면(100S1)에 배치될 수 있다. 제1 칩 패드들(110)은 도전성 물질을 포함할 수 있다. 제1 반도체 칩(100)은 로직 칩 또는 메모리 칩일 수 있다. 일 예로, 제1 반도체 칩(100)은 로직칩일 수 있다. 로직칩은 ASIC칩, 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 다른 예로, 제1 반도체 칩(100)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다. 메모리칩은 고대역 메모리(High Bandwidth Memory, HBM) 칩을 포함할 수 있다.
제2 반도체 칩(200)이 제1 반도체 칩(100) 상에 배치될 수 있다. 제2 반도체 칩(200)은 제1 반도체 칩(100)의 제1 면(100S1) 상에 배치될 수 있다. 제2 반도체 칩(200)은 서로 대향하는 하면(200D) 및 상면(200U)을 가질 수 있다. 제2 반도체 칩(200)의 하면(200D)은 제1 반도체 칩(100)의 제 1면(100S1)과 마주하도록 배치될 수 있다. 제2 반도체 칩(200)은 집적회로들 및 제2 칩 패드들(210)을 포함할 수 있다. 집적회로들은 제2 반도체 칩(200)의 하면(200D)에 인접할 수 있다. 제2 칩 패드들(210)은 제2 반도체 칩(200)의 하면(200D) 상에 배치될 수 있다. 제2 칩 패드들(210)은 도전성 물질을 포함할 수 있다. 제2 반도체 칩(200)은 로직 칩 또는 메모리 칩일 수 있다. 일 예로, 제2 반도체 칩(200)은 로직칩일 수 있다. 로직칩은 ASIC칩, 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 다른 예로, 제2 반도체 칩(200)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다. 메모리칩은 고대역 메모리(High Bandwidth Memory, HBM) 칩을 포함할 수 있다.
연결부들(310)이 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에 배치될 수 있다. 연결부들(310)은 제1 칩 패드들(110) 중 대응하는 제1 침 패드들(110)에 각각 연결될 수 있다. 연결부들(310)은 제2 반도체 칩(200)의 제2 칩 패드들(210) 중 대응하는 제2 칩 패드들(210)에 각각 연결될 수 있다. 상기 연결부들(310)은 도전성 물질을 포함할 수 있고, 솔더볼, 범프, 및 필라 중에서 적어도 하나의 형상을 가질 수 있다. 제2 반도체 칩(200)은 제2 칩 패드들(210), 연결부들(310) 및 대응하는 제1 칩 패드들(110)을 통해 제1 반도체 칩(100)에 전기적으로 연결될 수 있다.
제1 반도체 칩(100) 및 제2 반도체 칩(200)의 각각은 제1 반도체 칩(100)의 제1 면(100S1)에 평행한 제1 방향(D1)에 따른 폭을 가질 수 있다. 상기 제1 반도체 칩(100)의 폭(100W)은 제2 반도체 칩(200)의 폭(200W)보다 클 수 있다.
복수의 도전 필라들(300)이 제1 반도체 칩(100) 상에 배치될 수 있다. 도전 필라들(300)은 제1 반도체 칩(100)의 제1 면(100S1) 상에 배치될 수 있다. 도전 필라들(300)은 제1 방향(D1)을 따라 수평적으로 서로 이격될 수 있다. 도전 필라들(300)은 제2 반도체 칩(200)과 제1 방향(D1)을 따라 수평적으로 이격될 수 있다. 도전 필라들(300) 각각은 제1 반도체 칩(100)의 제 1면(100S1) 상에서 제1 반도체 칩(100)에 전기적으로 연결될 수 있다. 예를 들어, 도전 필라들(300)은 제1 반도체 칩(100)의 제1 칩 패드들(110) 중 대응하는 제1 칩 패드들(110)에 각각 연결될 수 있다. 도전 필라들(300)은 금속을 포함할 수 있다. 일 예로, 상기 금속은 구리일 수 있다.
제2 반도체 칩(200) 및 상기 도전 필라들(300)의 각각은 제1 반도체 칩(100)의 제1 면(100S1)에 수직한 제2 방향(D2)에 따른 높이를 가질 수 있다. 일부 실시예들에 따르면, 상기 도전 필라들(300)의 각각의 높이(300H)는 상기 제2 반도체 칩(200)의 높이(200H)보다 클 수 있다.
몰드막(350)이 제1 반도체 칩(100)의 제1면(100S1) 상에 배치될 수 있다. 몰드막(350)은 제2 반도체 칩(200)의 상면, 측면들 및 도전 필라들(300)의 측면들을 덮을 수 있다. 몰드막(350)의 측면은 재배선 기판(400)의 측면 및 제1 반도체 칩(100)의 측면과 제2 방향(D2)으로 정렬될 수 있다. 몰드막(350)은 재배선 기판(400)의 측면 및 제1 반도체 칩(100)의 측면을 덮지 않고 노출할 수 있다. 몰드막(350)은 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이로 연장되어 연결부들(310)을 덮을 수 있다. 몰드막(350)은 제1 반도체 칩(100)의 제1 면(100S1)과 제2 반도체 칩(200)의 하면(200D) 사이의 공간을 채울 수 있다. 도전 필라들(300)의 각각의 상면(300S)은 몰드막(350)에 의해 덮이지 않고 노출될 수 있다. 몰드막(350)의 상면은 도전 필라들(300)의 상면들(300S)과 실질적으로 동일한 레벨에 위치할 수 있다. 몰드막(350)은 절연 물질(일 예로, 에폭시계 몰딩 컴파운드)를 포함할 수 있다.
재배선 기판(400)이 제2 반도체 칩(200), 도전 필라들(300) 및 몰드막(350) 상에 배치될 수 있다. 재배선 기판은 서로 대향하는 제3 면(400S3) 및 제4 면(400S4)을 가질 수 있다. 재배선 기판(400)의 제3 면(400S3)은 제1 반도체 칩(100)의 제1 면(100S1)과 마주할 수 있다. 재배선 기판(400)의 제3 면(400S3)은 도전 필라들(300) 및 몰드막(350)과 직접 물리적으로 접촉할 수 있다. 도전 필라들(300)은 재배선 기판(400)의 제3 면(400S3)과 전기적으로 연결될 수 있다.
재배선 기판(400)은 절연층(401), 재배선 패턴들(420), 및 씨드 패턴들(425)을 포함할 수 있다. 절연층(401)은 몰드막(350) 및 도전 필라들(300) 상에 배치되어, 몰드막(350)의 상면 및 도전 필라들(300)의 상면(300S)을 덮을 수 있다. 절연층(401) 내에 제1 오프닝들(409)이 형성되어 도전 필라들(300)을 노출시킬 수 있다. 절연층(401)은 예를 들어, 감광성 절연(Photo-imageable dielectric, PID) 물질과 같은 유기 물질을 포함할 수 있다. 감광성 절연 물질은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐계 폴리머 중에서 적어도 하나를 포함할 수 있다. 절연층(401)은 복수로 제공될 수 있다. 절연층들(401)의 적층된 개수는 다양하게 변형될 수 있다. 예를 들어, 복수의 절연층들(401)은 서로 동일한 물질을 포함할 수 있다. 이 경우, 인접한 절연층들(401) 사이의 계면은 구분되지 않을 수 있다. 재배선 기판(400)의 상면은 최상부 절연층(401)의 상면을 포함할 수 있다.
재배선 패턴들(420)이 제1 오프닝들(409)내에 제공될 수 있다. 재배선 패턴들(420)은 서로 옆으로 이격되도록 배치되며, 전기적으로 분리될 수 있다. 어떤 두 구성 요소들이 옆으로 이격된 것은 수평적으로 이격된 것을 의미할 수 있다. “수평적”은 제1 반도체 칩(100)의 상면 또는 제1 방향(D1)에 평행한 것일 수 있다. 재배선 패턴들(420)은 구리와 같은 금속을 포함할 수 있다. 재배선 기판(400)과 전기적으로 연결되는 것은 재배선 패턴들(420) 중 적어도 하나와 전기적으로 연결되는 것을 포함할 수 있다.
재배선 패턴들(420) 각각은 제1 비아 및 제1 배선을 포함할 수 있다. 재배선 패턴들(420) 각각의 제1 비아는 대응되는 절연층(401) 내에 제공될 수 있다. 제1 배선은 제1 비아의 상면 상에 제공되고, 제1 비아와 경계면 없이 연결될 수 있다. 제1 배선의 너비는 제1 비아의 하면의 너비보다 더 클 수 있다. 제1 배선은 대응되는 절연층(401)의 상면 상으로 연장될 수 있다. 본 명세서에서 비아는 수직적 연결을 위한 구성일 수 있고, 배선은 수평적 연결을 위한 구성일 수 있다. “수직적”은 제2 방향(D2)과 나란한 것을 의미할 수 있다. 본 명세서에서 레벨은 수직적 레벨을 의미할 수 있고, 레벨 차이는 제2 방향(D2)에서 측정될 수 있다.
재배선 패턴들(420) 각각은 제1 서브 재배선 패턴들(421) 및 제2 서브 재배선 패턴들(422)을 포함할 수 있다. 제1 서브 재배선 패턴들(421) 각각의 제1 비아는 도전 필라들(300)의 상면들(300S) 상에 배치될 수 있다. 제2 서브 재배선 패턴들(422)은 제1 서브 재배선 패턴들(421)의 상면들 상에 배치되며, 제1 서브 재배선 패턴들(421)과 접속할 수 있다.
적층된 제1 재배선 패턴들(420)의 개수는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다. 예를 들어, 제1 서브 재배선 패턴들(421)이 생략되고, 제2 서브 재배선 패턴들(422)이 도전 필라들(300)의 상면들(300S) 상에 배치될 수 있다. 다른 예로, 제1 서브 재배선 패턴들(121) 및 제2 서브 재배선 패턴들(122) 사이에 제3 서브 재배선 패턴들(미도시)이 더 제공될 수 있다.
씨드 패턴들(425)이 재배선 패턴들(420)의 하면들 상에 각각 제공될 수 있다. 예를 들어, 씨드 패턴들(425) 각각은 대응되는 제1 재배선 패턴(420)의 제1 비아의 하면과 측면, 그리고 제1 배선의 하면을 덮을 수 있다. 씨드 패턴들(425) 각각은 대응되는 제1 재배선 패턴(420)의 제1 배선의 측면 상으로 연장되지 않을 수 있다. 최하부 절연층(401) 내의 씨드 패턴들(425)은 도전 필라들(300)의 상면들(300S) 및 제1 서브 재배선 패턴들(421) 사이에 개재될 수 있다. 최하부 절연층(401) 내의 씨드 패턴들(425)은 도전 필라들(300)과 직접 접촉할 수 있다. 씨드 패턴들(425)은 재배선 패턴들(420)과 다른 물질을 포함할 수 있다. 예를 들어, 씨드 패턴들(425)은 도전 씨드 물질을 포함할 수 있다. 도전 씨드 물질은 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다. 씨드 패턴들(425)은 배리어층들로 기능하여, 재배선 패턴들(420)에 포함된 물질의 확산을 방지할 수 있다.
보호층(501)이 제2 서브 재배선 패턴들(422)의 상면들 상에 제공되어, 제2 서브 재배선 패턴들(422) 및 최상부 절연층(401)을 덮을 수 있다. 보호층(501)은 절연층(401)과 동일한 물질을 포함할 수 있다. 보호층(501)과 최상부 절연층(401)이 서로 동일한 물질을 포함하는 경우, 보호층(501)과 최상부 절연층(401) 사이의 계면이 구분되지 않을 수 있다. 보호층(501) 내에 제 2 오프닝들(509)이 형성되어, 제2 서브 재배선 패턴들(422)을 노출시킬 수 있다.
언더 범프 패턴들(530)이 제2 서브 재배선 패턴들(422)의 상면들 상에 각각 배치될 수 있다. 언더 범프 패턴들(530)은 제2 오프닝들(509) 내에 제공될 수 있다. 이에 따라 언더 범프 패턴들(530)은 재배선 기판(400)과 전기적으로 연결될 수 있다.
언더 범프 씨드 패턴들(520)이 언더 범프 패턴들(530)과 보호층(501) 사이 및, 언더 범프 패턴들(530)과 제2 서브 재배선 패턴들(422) 사이에 제공될 수 있다. 언더 범프 씨드 패턴들(520)의 두께는 언더 펌프 패턴들(530)의 두께보다 작을 수 있다. 언더 범프 씨드 패턴들(520)은 도전 씨드 물질을 포함할 수 있다. 언더 범프 씨드 패턴들(520)은 언더 범프 패턴들(530)과 다른 물질을 포함할 수 있다. 예를 들어 언더 범프 씨드 패턴들(520)은 티타늄 또는 티타늄-구리 합금을 포함할 수 있다. 다른 예로, 언더 범프 씨드 패턴들(520)은 언더 범프 패턴들(530)과 동일한 물질을 포함할 수 있다. 이 경우, 언더 범프 씨드 패턴들(520) 및 언더 범프 패턴들(530) 사이의 계면은 구분되지 않을 수 있다.
솔더볼들(540)이 재배선 기판(400)의 제4 면(400S4) 상에 배치될 수 있다. 솔더볼들(540)은 대응되는 언더 범프 패턴들(530) 상에 배치되어, 언더 범프 패턴들(530)과 접속할 수 있다. 솔더볼들(540)은 솔더 물질을 포함할 수 있다. 일 예로, 솔더 물질은 주석, 비스무트, 납, 은 또는 이들의 합금을 포함할 수 있다.
도 2은 본 발명의 일부 실시예들에 따른 반도체 모듈(2)의 단면도이다. 설명의 간소화를 위해, 도 1을 참조하여 설명한 반도체 모듈(1)과의 차이점을 주로 설명한다.
도 2를 참조하면, 반도체 모듈(2)은 제1 반도체 칩(100), 제2 반도체 칩(200), 도전 필라들(300), 재배선 기판(400) 및 연결 패드들(550)을 포함할 수 있다. 연결 패드들(550)이 재배선 기판(400)의 제4 면(400S4) 상에 배치될 수 있다. 연결 패드들(550)은 제2 오프닝들(509) 내에 제공될 수 있고, 제2 서브 재배선 패턴들(422) 상면들 상에 제공될 수 있다. 이에 따라 연결 패드들(550)은 재배선 기판(400)과 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지(10)의 단면도이다.
도 3을 참조하면, 반도체 패키지(10)는 제1 반도체 모듈(M1), 제2 반도체 모듈(M2), 기판(1000), 언더필막(570), 접착층(600) 및 본딩 와이어(1200)를 포함할 수 있다. 제1 반도체 모듈(M1)은 도 1을 참조하여 설명한 반도체 모듈(1)과 실질적으로 동일한 구조를 가질 수 있다. 제2 반도체 모듈(M2)은 도 2를 참조하여 설명한 반도체 모듈(2)과 실질적으로 동일한 구조를 가질 수 있다.
기판(1000) 상에 제1 반도체 모듈(M1)이 배치될 수 있다. 기판(1000)은 일 예로, 인쇄회로기판(PCB)일 수 있다. 기판(1000)은 제1 기판 패드들(1100) 및 제2 기판 패드들(1150)을 포함할 수 있다. 기판 패드들(1100)은 기판(1000)의 상면(1000U) 상에 있고, 제2 기판 패드들(1150)은 기판(1000)의 하면 상에 배치될 수 있다. 제1 및 제2 기판 패드들(1100, 1150)은 도전성 물질을 포함할 수 있다. 하부 연결 단자들(1300)이 제2 기판 패드들(1150) 상에 각각 배치될 수 있고, 외부 단자들에 전기적으로 연결될 수 있다. 제1 및 제2 기판 패드들(1100, 1150)은 기판(1000) 내 내부 배선들을 통해 전기적으로 서로 연결될 수 있다.
재배선 기판(400)의 제4 면(400S4)이 기판(1000)의 상면(1000U)과 마주하도록 배치될 수 있다. 솔더볼들(540)이 대응하는 제1 기판 패드들(1100) 상에 정렬될 수 있고, 솔더링 공정에 의해 솔더볼들(540)이 대응하는 제1 기판 패드들(1100)과 접속하도록 할 수 있다. 이에 따라 제1 반도체 모듈(M1)이 기판(1000)에 전기적으로 연결될 수 있다.
언더필막(570)이 기판(1000)과 제1 반도체 모듈(M1) 사이에 배치될 수 있고, 솔더볼들(540)을 덮을 수 있다. 언더필막(570)은 기판(1000)의 상면(1000U)을 덮을 수 있고, 솔더볼들(540) 사이의 공간을 채울 수 있다. 언더필막(570)은 기판(1000)의 상면(1000U)에 국소적으로 제공될 수 있다. 언더필막(570)은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다.
접착층(600)이 제1 반도체 모듈(M1)과 제2 반도체 모듈(M2) 사이에 배치될 수 있다. 접착층(600)은 제2 반도체 모듈(M2)의 제1 반도체 칩(100)의 제2 면(100S2)과 실질적으로 동일한 크기와 모양을 가질 수 있다. 접착층(600)은 제1 반도체 모듈(M1)과 제2 반도체 모듈(M2)을 접착시킬 수 있다.
접착층(600) 상에 제2 반도체 모듈(M2)이 배치될 수 있다. 제2 반도체 모듈(M2)은 제1 반도체 칩(100)의 제2 면(100S2)이 기판(1000)과 마주하도록 배치될 수 있다. 제1 반도체 모듈(M1)의 제1 반도체 칩(100)의 제2 면(100S2)과 제2 반도체 모듈(M2)의 제1 반도체 칩(100)의 제2 면(100S2)은 서로 마주할 수 있고, 접착층(600)이 제1 반도체 모듈(M1)의 제1 반도체 칩(100)의 제2 면(100S2)과 제2 반도체 모듈(M2)의 제1 반도체 칩(100)의 제2 면(100S2) 사이에 개재될 수 있다. 제2 반도체 모듈(M2)의 연결 패드들(550)과 제1 기판 패드들(1100)을 연결하는 본딩 와이어(1200)가 제공될 수 있다. 본딩 와이어(1200)를 통해 제2 반도체 모듈(M2)은 기판(1000)에 전기적으로 연결될 수 있다.
반도체 패키지(10)는 제2 반도체 모듈(M2) 상에 복수의 제3 반도체 모듈들(미도시)을 더 포함할 수 있다. 제3 반도체 모듈들은 도 2를 참조하여 설명한 반도체 모듈(2)과 실질적으로 동일한 구조를 갖을 수 있다. 제2 반도체 모듈(M2)과 제3 반도체 모듈들(미도시) 사이 및 제3 반도체 모듈들(미도시) 사이에는 접착층(600)이 더 제공될 수 있다. 각각의 제3 반도체 모듈들(미도시)과 대응하는 제1 기판 패드들(1100)을 연결하는 본딩 와이어(1200)가 더 제공될 수 있다. 이에 따라 제3 반도체 모듈들(미도시)은 기판(1000)과 전기적으로 연결될 수 있다.
제1 반도체 모듈(M1)은 솔더볼들(540)을 통해 기판(1000)에 전기적으로 연결될 수 있고, 제2 반도체 모듈(M2)은 본딩 와이어를 통해 기판(1000)에 전기적으로 연결될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지(20)의 단면도이다. 설명의 간소화를 위해, 도 3을 참조하여 설명한 반도체 패키지(10)와 차이점을 주로 설명한다.
도 4를 참조하면, 반도체 패키지(20)는 제1 반도체 모듈(M1), 제2 반도체 모듈(M2), 제3 반도체 모듈(M3), 기판(1000), 접착층(600) 및 본딩 와이어들(1200)을 포함할 수 있다. 제1 반도체 모듈(M1), 제2 반도체 모듈(M2) 및 제3 반도체 모듈(M3)은 도 2를 참조하여 설명한 반도체 모듈(2)과 실질적으로 동일한 구조를 가질 수 있다.
기판(1000) 상에 제1 반도체 모듈(M1)이 배치될 수 있다. 제1 반도체 모듈(M1)은 제1 반도체 칩(100)의 제2 면(100S2)이 기판(1000)의 상면(1000U)과 마주하도록 배치될 수 있다. 제2 반도체 모듈(M2)이 제1 반도체 모듈(M1) 상에 배치될 수 있다. 제2 반도체 모듈(M2)은 제1 반도체 칩(100S)의 제 2면(100S2)이 제1 반도체 모듈(M1)의 재배선 기판(400)의 제4 면(400S4)과 마주하도록 배치될 수 있다. 제3 반도체 모듈(M3)은 제2 반도체 모듈(M2) 상에 배치될 수 있다. 제3 반도체 모듈(M3)은 제1 반도체 칩(100)의 제 2면(100S2)이 제2 반도체 모듈(M2)의 재배선 기판(400)의 제 4면(400S4)과 마주하도록 배치될 수 있다. 즉, 기판(1000) 상에 제1 반도체 모듈(M1), 제2 반도체 모듈(M2) 및 제3 반도체 모듈(M3)이 제2 방향(D2)으로 적층될 수 있다. 또한 각각의 반도체 모듈들(M1, M2, M3)의 연결 패드들을 노출시키기 위하여, 제2 반도체 모듈(M2) 및 제3 반도체 모듈(M3)은 각각 아래의 반도체 모듈들(M1, M2)에 대하여 일측으로 쉬프트하여(shift) 배치될 수 있다.
기판(1000)과 제1 반도체 모듈(M1) 사이, 제1 반도체 모듈(M1)과 제2 반도체 모듈(M2) 사이, 및 제2 반도체 모듈(M2)과 제3 반도체 모듈(M3) 사이를 접착하는 접착층(600)이 각각 제공될 수 있다. 접착층(600)은 각각의 반도체 모듈들(M1, M2, M3)의 제1 반도체 칩(100)의 제2 면(100S2)과 실질적으로 동일한 모양과 크기를 가질 수 있다.
제1 반도체 모듈(M1), 제2 반도체 모듈(M2) 및 제3 반도체 모듈(M3)의 연결 패드들(550)과 대응하는 제1 기판 패드들(1100)을 연결하는 본딩 와이어들(1200)이 제공될 수 있다. 본딩 와이어(1200)를 통해 각각의 반도체 모듈들(M1, M2, M3)은 기판(1000)에 전기적으로 연결될 수 있다.
본 실시예에서 제2 방향(D2)으로 적층되는 반도체 모듈들의 개수는 3개로 한정되지 않으며, 복수의 반도체 모듈들(미도시)을 더 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지(30)의 단면도이다. 설명의 간소화를 위해, 도 3을 참조하여 설명한 반도체 패키지(10)와 차이점을 주로 설명한다.
도 5를 참조하면, 반도체 패키지(30)는 제1 반도체 모듈(M1), 제2 반도체 모듈(M2), 언더필막(570) 및 기판(1000)을 포함할 수 있다. 제1 반도체 모듈(M1) 및 제2 반도체 모듈(M2)은 도 1을 참조하여 설명한 반도체 모듈(1)과 실질적으로 동일한 구조를 가질 수 있다.
기판(1000) 상에 제1 반도체 모듈(M1)이 배치될 수 있다. 제1 반도체 모듈(M1)의 제4 면(400S2)이 기판(1000)의 상면(1000U)과 마주하도록 배치될 수 있다. 제1 반도체 모듈(M1)의 솔더볼들(540)이 대응하는 제1 기판 패드들(1100)에 접속되도록 제공될 수 있다. 이에 따라 제1 반도체 모듈(M1)이 기판(1000)에 전기적으로 연결될 수 있다.
제2 반도체 모듈(M2)이 기판(1000) 상에 배치될 수 있다. 제2 반도체 모듈(M2)은 제1 반도체 모듈(M1)과 제1 방향(D1)에 따라 이격되도록 배치될 수 있다. 기판(1000)의 상면(1000U)과 제2 반도체 모듈(M2)의 재배선 기판(400)의 제4 면(400S4)이 마주하도록 배치될 수 있다. 제2 반도체 모듈(M2)의 솔더볼들(540)이 대응하는 제1 기판 패드들(1100)에 접속되도록 제공될 수 있다. 이에 따라 제2 반도체 모듈(M2)이 기판(1000)에 전기적으로 연결될 수 있다.
언더필막(570)이 기판(1000)과 제1 반도체 모듈(M1) 사이 및 기판(1000)과 제2 반도체 모듈(M2) 사이에 배치될 수 있고, 솔더볼들(540)을 덮을 수 있다. 언더필막(570)은 기판(1000)의 상면(1000U)을 덮을 수 있고, 솔더볼들(540) 사이의 공간을 채울 수 있다. 언더필막(570)은 기판(1000)의 상면(1000U)에 국소적으로 제공될 수 있다. 언더필막(570)은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다.
본 실시예에서 제1 방향(D1)으로 이격되어 배치되는 반도체 모듈들의 개수는 2개로 한정되지 않으며, 복수의 반도체 모듈들(미도시)을 더 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 반도체 칩들을 관통하는 관통 전극이 요구되지 않을 수 있다. 따라서, 반도체 칩들의 적층이 용이하고 경제적으로 우수한 반도체 패키지를 제공할 수 있다. 또한 반도체 칩을 모듈로 형성한 후 적층하므로, 반도체 패키지의 신뢰성이 향상될 수 있고, 재작업이 용이할 수 있다.
도 6 내지 도 15는 본 발명의 실시예들에 따른 반도체 모듈의 제조방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6을 참조하면, 제1 반도체 칩들(100)을 포함하는 웨이퍼(100WF)가 제공될 수 있다. 복수의 제1 반도체 칩들(100)은 제1 회로층들(120)을 각각 포함할 수 있고, 제1 회로층들(120)은 웨이퍼(100WF)의 상면(100U)에 인접하게 배치될 수 있다. 제1 회로층들(120)은 집적회로들을 포함할 수 있다. 복수의 제1 반도체 칩들(100)은 제1 칩 패드들(110)을 포함할 수 있고, 제1 칩 패드들(110)은 웨이퍼(100WF)의 상면(100U)에 인접하게 배치될 수 있다. 제1 칩 패드들(110)은 제1 회로층들(120)에 전기적으로 연결될 수 있다.
도 7을 참조하면, 복수의 도전 필라들(300)이 웨이퍼(100WF)의 상면(100U) 상에 형성될 수 있다. 칩 실장 영역들(100R)이 웨이퍼(100WF)의 상면(100U) 상에 미리 정의될 수 있고, 도전 필라들(3000)은 칩 실장 영역들(100R)을 제외한 웨이퍼(100WF)의 상면(100U) 상에 형성될 수 있다. 도전 필라들(300)은 일 예로, 전기 도금 공정을 이용하여 형성될 수 있다. 일 예로, 도전 필라들(300)을 형성하는 것은, 웨이퍼(100WF)의 상면(100U) 상에 도전 필라들(300)이 형성될 영역을 노출하는 개구부들을 갖는 포토 레지스트 패턴을 형성하는 것, 상기 포토 레지스트 패턴 상에 시드층을 형성하는 것, 및 상기 시드층 상에 상기 전기 도금 공정을 수행함으로써 도전 필라들(300)을 형성하는 것을 포함할 수 있다. 도전 필라들(300)이 형성된 후, 상기 포토 레지스트 패턴은 제거될 수 있다.
도 8을 참조하면, 연결부들(310)이 칩 실장 영역들(100R) 내 웨이퍼(100WF)의 상면(100U) 상에 형성될 수 있다. 연결부들(310)은 제1 칩 패드들(110) 중 대응하는 제1 칩 패드들(110) 상에 각각 형성될 수 있고, 대응 하는 제1 칩 패드들(110)에 각각 연결될 수 있다.
복수의 제2 반도체 칩들(200)이 칩 실장 영역들(100R) 내에 각각 제공될 수 있다. 제2 반도체 칩들(200)의 각각은 제2 칩 패드들(210)을 포함할 수 있고, 제2 칩 패드들(210)은 제2 반도체 칩들(200)의 각각의 일면에 인접하게 배치될 수 있다. 제2 반도체 칩들(200)의 각각은 상기 제2 칩 패드들(210)이 연결부들(310) 중 대응하는 연결부들(310)에 각각 접촉하도록 웨이퍼(100WF)의 상면(100U) 상에 제공될 수 있다.
도 9를 참조하면, 몰드막(350)이 웨이퍼(100WF)의 상면 (100U) 상면 상에 형성될 수 있고, 제2 반도체 칩들(200) 및 도전 필라들(300)을 덮을 수 있다. 일부 실시예들에 따르면, 몰드막(350)은 제2 반도체 칩들(200)의 각각과 웨이퍼(100WF) 사이로 연장되어 연결부들(310)을 덮을 수 있다.
도 10을 참조하면, 몰드막(350) 상에 그라인딩(grinding) 공정을 수행함으로써, 몰드막(350)의 상부가 제거될 수 있다. 상기 그라인딩 공정에 의해 도전 필라들(300)의 상면들(300S)이 노출될 수 있다. 일부 실시예에 따르면, 제2 반도체 칩들(200) 각각의 일면이 상기 그라인딩 공정에 의해 노출될 수 있다. 다른 실시예들에 따르면, 상기 제2 반도체 칩들(200) 각각의 일면은 상기 그라인딩 공정에 의해 노출되지 않을 수 있고, 몰드막(350)에 의해 덮일 수 있다.
도 11을 참조하면, 몰드막(350)의 상면 상에 재배선 기판(400)이 형성될 수 있다. 예를 들어, 재배선 기판(400)을 형성하는 것은 패터닝 공정 및 전기 도금 공정에 의해 수행될 수 있다. 제1 서브 재배선 패턴들(421)이 도전 필라들(300)의 상면들(300S)상에 배치되도록 재배선 기판이 형성될 수 있다.
도 12를 참조하면, 보호층(501)이 재배선 기판(400) 상에 형성될 수 있다. 보호층(501)은 제2 서브 재배선 패턴들(422)을 덮고 일부를 노출시킬 수 있다. 예를 들어, 보호층(501)의 형성은 포토리쏘그래피 공정 또는 패터닝 공정에 의해 수행될 수 있다. 제2 서브 재배선 패턴들(422) 및 보호층(501) 상에 언더 범프 패턴들(530)이 형성될 수 있다. 언더 범프 패턴들(530)의 형성은 일 예로, 전기 도금 공정에 의해 수행될 수 있다.
도 13을 참조하면, 언더 범프 패턴들(530) 상에 솔더볼들(540)이 각각 형성될 수 있다. 상술한 공정들에 의해 적층 구조체(SS)가 형성될 수 있다.
도 14 및 도 15를 참조하면, 웨이퍼(100WF)는 그라인딩 공정(GD)에 의해 웨이퍼(100WF)의 하면(100D)이 그라인딩(grinding) 될 수 있다. 그라인딩 공정을 수행 한 후, 적층 구조체(SS)는 쏘잉 공정(SP)에 의해 복수의 반도체 모듈들(1)로 분리될 수 있다. 이에 따라, 반도체 모듈(1)의 제조가 완성될 수 있다.
도 16 및 도 17은 본 발명의 다른 실시예에 따른 반도체 모듈의 제조방법을 설명하기 위한 도면들이다. 도 6 내지 도 11을 참조해 설명한 제조방법과 동일하게 공정을 수행한 후, 이후 공정을 도 16 및 도 17을 참조하여 설명한다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 16을 참조하면, 연결 패드들(550)이 제2 서브 재배선 패턴들(422) 상 및 보호층(501) 내에 형성될 수 있다. 연결 패드들(550)의 형성은 일 예로, 전기 도금 공정에 의해 수행될 수 있다. 상술한 공정들에 의해 적층 구조체(SS)가 형성될 수 있다.
도 17을 참조하면, 그라인딩 공정(GD) 및 쏘잉 공정(SP)에 의해 적층 구조체(SS)는 복수의 반도체 모듈들(2)로 분리될 수 있다. 이에 따라, 반도체 모듈(2)의 제조가 완성될 수 있다.
다시 도3 내지 5를 참조하면, 도 6 내지 도 17을 참조하여 설명한 제조 방법으로 제조된 반도체 모듈들(1, 2)을 기판(1000) 상에 연결하여 반도체 패키지를 제조할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (10)

  1. 기판 상의 적어도 하나의 반도체 모듈을 포함하되,
    상기 반도체 모듈은:
    서로 대향하는 제1 면 및 제2 면을 갖는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 제1 면 상에 배치되고, 상기 제1 반도체 칩의 상기 제1 면에 전기적으로 연결되는 제2 반도체 칩;
    상기 제1 반도체 칩의 상기 제1 면 상에 배치되고, 상기 제2 반도체 칩으로부터 수평적으로 이격되는 복수의 도전 필라들; 및
    상기 제2 반도체 칩 및 상기 복수의 도전 필라들 상의 재배선 기판을 포함하되,
    상기 재배선 기판은 서로 대향하는 제3 면 및 제4 면을 가지고, 상기 재배선 기판의 상기 제3 면은 상기 제1 반도체 칩의 상기 제1 면과 마주하고,
    상기 복수의 도전 필라들은 상기 제1 반도체 칩의 상기 제1 면 및 상기 재배선 기판의 상기 제3 면에 전기적으로 연결되고,
    상기 재배선 기판의 상기 제4 면은 상기 기판과 전기적으로 연결되는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 재배선 기판의 상기 제4 면 상의 솔더볼들을 더 포함하고,
    상기 재배선 기판은 제4 면이 상기 기판과 마주하도록 배치되며,
    상기 재배선 기판의 상기 제4 면은 상기 솔더볼들을 통해 상기 기판에 전기적으로 연결되는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 반도체 칩은 상기 제2 면이 상기 기판과 마주하도록 배치되고,
    상기 제1 반도체 칩의 상기 제2 면과 상기 기판 사이에 접착층;
    상기 재배선 기판의 상기 제4 면 상의 연결 패드; 및
    상기 연결 패드와 상기 기판을 전기적으로 연결하는 본딩 와이어를 더 포함하는 반도체 패키지.
  4. 제 2항 및 제 3항 중 어느 한 항에 있어서,
    상기 반도체 모듈은 제1 반도체 모듈이고,
    상기 제1 반도체 모듈 상에 상기 제1 면과 수직인 방향으로 적층되는 제2 반도체 모듈을 더 포함하되,
    상기 제2 반도체 모듈은 상기 기판과 본딩 와이어를 통해 전기적으로 연결되는 반도체 패키지.
  5. 제 4항에 있어서,
    상기 제2 반도체 모듈은 복수 개로 제공되는 반도체 패키지.
  6. 제 2항에 있어서,
    상기 재배선 기판의 제4 면과 상기 기판 사이에 배치되는 언더필막을 더 포함하되,
    상기 언더필막은 상기 솔더볼들 사이의 공간을 채우는 반도체 패키지.
  7. 제 2항에 있어서,
    상기 반도체 모듈은 제1 반도체 모듈이고,
    상기 제1 반도체 모듈과 수평으로 이격되어 배치되는 복수의 제2 반도체 모듈들을 더 포함하되,
    상기 제2 반도체 모듈들과 상기 기판은 솔더볼들을 통해 전기적으로 연결되는 반도체 패키지.
  8. 복수의 제1 반도체 칩들을 포함하는 웨이퍼를 준비하는 것;
    상기 웨이퍼 상면 상에 복수의 도전 필라들을 형성하는 것, 상기 도전 필라들은 상기 복수의 제1 반도체 칩들과 전기적으로 연결되고;
    상기 웨이퍼 상에 복수의 제2 반도체 칩들을 실장하는 것;
    상기 웨이퍼 상에 상기 제2 반도체 칩들을 덮는 몰드막을 형성하는 것;
    상기 몰드막의 상면 및 상기 도전 필라들의 상면들 상에 재배선 기판을 형성하는 것;
    상기 웨이퍼 상에 쏘잉 공정을 수행하여 복수의 반도체 모듈들을 형성하는 것; 및
    상기 반도체 모듈들을 기판 상에 적층하는 것을 포함하되,
    상기 반도체 모듈들은 상기 기판과 전기적으로 연결되는 반도체 패키지 제조방법.
  9. 제 16항에 있어서,
    상기 도전 필라들은 상기 제2 반도체 칩들과 수평적으로 이격되는 반도체 패키지 제조방법.
  10. 제 16항에 있어서,
    상기 반도체 모듈들 각각은 상기 복수의 제1 반도체 칩들 중 대응하는 제1 반도체 칩 및 상기 복수의 제2 반도체 칩들 중 대응하는 제2 반도체 칩을 포함하되,
    상기 대응하는 제1 반도체 칩 및 상기 대응하는 제2 반도체 칩은 전기적으로 서로 연결되는 반도체 패키지 제조방법.
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