KR20220009534A - 반도체 패키지 및 이의 제조 방법 - Google Patents

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KR20220009534A
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semiconductor chip
substrate
central portion
sidewall
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정상훈
김영룡
한철수
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삼성전자주식회사
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Abstract

본 발명은 반도체 패키지에 관한 것으로, 구체적으로 금속 배선을 포함하는 하부 기판, 상기 하부 기판 상의 제1 반도체 칩, 상기 제1 반도체 칩과 상기 하부 기판 사이에 배치되는 언더필막을 포함하되, 상기 언더필막은 상기 제1 반도체 칩 아래의 중심부, 상기 중심부를 사이에 두고 상기 하부 기판의 상면에 평행한 제1 방향으로 이격된 가장자리부, 및 상기 중심부와 상기 가장자리부 사이의 리세스 영역을 포함하고, 상기 리세스 영역은 상기 중심부의 일 측벽, 상기 가장자리부의 일 측벽, 및 상기 하부 기판 내 상기 금속 배선의 일부의 상면을 노출할 수 있다.

Description

반도체 패키지 및 이의 제조 방법{Semiconductor package and method of fabricating the same}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 언더필막을 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄 회로 기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 최근 전자산업이 발전함에 따라, 반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해 가고 있다. 또한 그 응용분야가 대용량 저장수단 등으로 확장됨에 따라 다양한 종류의 반도체 패키지가 등장하고 있다.
본 발명이 해결하고자 일 기술적 과제는 신뢰성이 향상된 반도체 장치를 제공하는 것에 있다.
본 발명에 따른 반도체 패키지는 금속 배선을 포함하는 하부 기판, 상기 하부 기판 상의 제1 반도체 칩, 상기 제1 반도체 칩과 상기 하부 기판 사이에 배치되는 언더필막을 포함하되, 상기 언더필막은 상기 제1 반도체 칩 아래의 중심부, 상기 중심부를 사이에 두고 상기 하부 기판의 상면에 평행한 제1 방향으로 이격된 가장자리부, 및 상기 중심부와 상기 가장자리부 사이의 리세스 영역을 포함하고, 상기 리세스 영역은 상기 중심부의 일 측벽, 상기 가장자리부의 일 측벽, 및 상기 하부 기판 내 상기 금속 배선의 일부의 상면을 노출할 수 있다.
본 발명에 따른 반도체 패키지는 금속 배선을 포함하는 하부 기판, 상기 하부 기판 상의 제1 반도체 칩, 상기 제1 반도체 칩과 상기 하부 기판 사이에 배치되는 언더필막을 포함하되, 상기 언더필막은 상기 제1 반도체 칩 아래의 중심부, 상기 중심부를 사이에 두고 상기 하부 기판의 상면에 평행한 제1 방향으로 이격된 가장자리부, 및 상기 중심부와 상기 가장자리부 사이의 리세스 영역을 포함하고, 상기 리세스 영역의 바닥면은 상기 하부 기판의 상면보다 낮은 레벨일 수 있다.
본 발명에 따른 반도체 패키지는 금속 배선을 포함하는 하부 기판, 상기 하부 기판 상에 배치되고, 복수개의 범프들을 통해 상기 하부 기판과 전기적으로 연결되는 인터포저 기판, 상기 인터포저 기판 상에 실장되는 제1 반도체 칩, 및 상기 인터포저 기판 상에 실장되고, 상기 제1 반도체 칩을 사이에 두고 상기 하부 기판의 상면에 평행한 제1 방향으로 서로 이격되는 칩 스택들, 및 상기 하부 기판과 상기 인터포저 기판 사이에 배치되는 언더필막을 포함하되,
상기 언더필막은 상기 인터포저 기판 아래의 중심부, 상기 중심부를 사이에 두고 상기 제1 방향으로 이격된 가장자리부, 및 상기 중심부와 상기 가장자리부 사이의 리세스 영역을 포함하고, 상기 리세스 영역은 상기 중심부의 일 측벽, 상기 가장자리부의 일 측벽, 및 상기 하부 기판 내 상기 금속 배선의 일부의 상면을 노출할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 레이저 식각 공정에 의한 언더필 막의 리세스 영역의 형성으로 인해 언더필막의 중심부의 측벽의 높이가 증가할 수 있다. 결과적으로, 스트레스가 작용하는 영역의 평균 단면적이 증가하게 되고, 벤딩 스트레스(bending stress)가 감소되는 효과를 가질 수 있다. 이에 따라, 언더필막에 크랙(Crack)의 발생이 감소할 수 있어 신뢰성이 향상된 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ’선을 따라 자른 단면이다.
도 3은 도 2의 A영역을 확대한 도면이다.
도 4는 도 2의 B영역을 확대한 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 6은 도 5의 Ⅰ-Ⅰ’선을 따라 자른 단면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 8은 도 7의 Ⅰ-Ⅰ’선을 따라 자른 단면이다.
도 9는 본 발명의 일부 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 10은 도 9의 Ⅰ-Ⅰ’선을 따라 자른 단면이다.
도 11 및 도 13은 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 평면도들이다.
도 12 및 도 14는 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 도 3은 도 2의 A영역을 확대한 도면이다. 도 4는 도 2의 B영역을 확대한 도면이다.
도 1, 도 2, 도 3, 및 도 4을 참조하면, 반도체 패키지는 하부 기판(100), 상기 하부 기판(100) 상에 배치되는 반도체 칩(300), 및 상기 하부 기판(100)과 상기 반도체 칩(300) 사이에 개재되는 언더필막(400)을 포함할 수 있다.
상기 하부 기판(100)은 인쇄회로기판(printed circuit board: PCB)일 수 있다. 상기 하부 기판(100)은 제1 하부 기판 패드들(110), 제2 하부 기판 패드들(120), 하부 기판 배선들(130), 금속 배선(140)을 포함할 수 있다. 상기 제1 하부 기판 패드들(110)은 상기 하부 기판(100)의 상면에 인접할 수 있고, 상기 제2 하부 기판 패드들(120)은 상기 하부 기판(100)의 하면에 인접할 수 있다. 상기 제1 하부 기판 패드들(110)은 상기 하부 기판(100)의 상면 상에 노출될 수 있다. 상기 하부 기판 배선들(130) 및 상기 금속 배선(140)은 상기 하부 기판(100) 내에 배치되고, 상기 제1 하부 기판 패드들(110) 및 상기 제2 하부 기판 패드들(120)과 전기적으로 연결될 수 있다. 두 구성 요소들이 전기적으로 연결/접속된다는 것은 상기 구성 요소들이 직접적으로 또는 다른 도전 구성요소를 통해 간접적으로 연결/접속되는 것을 포함할 수 있다. 상기 제1 하부 기판 패드들(110) 및 상기 제2 하부 기판 패드들(120)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al) 및 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다. 상기 하부 기판 배선들(130) 및 상기 금속 배선(140)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중 적어도 하나의 금속을 포함할 수 있다.
외부 단자들(150)이 상기 하부 기판(100)의 하면 상에 제공될 수 있다. 상세하게는, 상기 외부 단자들(150)은 상기 제2 하부 기판 패드들(120)의 하면 상에 배치될 수 있다. 상기 외부 단자들(150)은 상기 하부 기판 배선들(130)과 전기적으로 연결될 수 있다. 상기 외부 단자들(150)은 외부 장치와 접속할 수 있다. 이에 따라, 외부의 전기적 신호들이 상기 외부 단자들(150)을 통해 상기 제1 하부 기판 패드들(110)에 송수신될 수 있다. 상기 외부 단자들(150)는 솔더 볼들 또는 솔더 범프를 포함할 수 있다. 상기 외부 단자들(150)는 도전성 금속 물질을 포함할 수 있고, 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al) 및 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다.
상기 하부 기판(100) 상에 반도체 칩(300)이 실장될 수 있다. 상기 반도체 칩(300)은 메모리 칩일 수 있다. 예를 들어, 상기 메모리 칩은 디램(DRAM) 칩일 수 있다. 상기 반도체 칩(300)은 상기 반도체 칩(300)의 하면에 인접한 칩 패드들(360)을 포함할 수 있다. 상기 칩 패드들(360)은 상기 제1 하부 기판 패드들(110) 중 대응하는 제1 하부 기판 패드들(110)에 전기적으로 연결될 수 있다. 상기 칩 패드들(360)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al) 및 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다.
상기 하부 기판(100)과 상기 반도체 칩(300) 사이에 기판 범프들(250)이 개재될 수 있다. 상기 기판 범프들(250)에 의해 상기 하부 기판(100)과 상기 반도체 칩(300)이 전기적으로 연결될 수 있다. 상기 칩 패드들(360)의 각각은 상기 기판 범프들(250) 중 대응하는 하나를 통해 대응하는 제1 하부 기판 패드들(110)에 전기적으로 연결될 수 있다. 상기 기판 범프들(250)은 도전 물질을 포함할 수 있고, 솔더볼, 범프 및 필라 중 적어도 하나의 형태를 가질 수 있다.
상기 하부 기판(100)과 상기 반도체 칩(300) 사이에 언더필막(400)이 배치될 수 있다. 상기 언더필막(400)은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다. 상기 언더필막(400)은 중심부(401), 가장자리부(402) 및 리세스 영역(410)을 포함할 수 있다. 상기 중심부(401)는 상기 반도체 칩(300) 아래에 배치될 수 있고, 상기 기판 범프들(250) 사이의 공간을 채울 수 있다. 즉, 상기 중심부(401)는 상기 하부 기판(100)과 상기 반도체 칩(300) 사이의 공간을 채울 수 있다. 상기 중심부(401)는 상기 반도체 칩(300)의 양 측벽들보다 돌출될 수 있다. 상기 가장자리부(402)는 상기 중심부(401)를 사이에 두고 상기 하부 기판(100)의 상면에 평행한 제1 방향(D1)으로 이격되어 배치될 수 있다. 상기 가장자리부(402)는 제1 가장자리부(402a) 및 제2 가장자리부(402b)를 포함할 수 있다. 상기 제1 가장자리부(402a) 및 상기 제2 가장자리부(402b)는 상기 중심부(401)를 사이에 두고 상기 제1 방향(D1)으로 이격되어 배치될 수 있다.
평면적 관점에서, 상기 중심부(401)는 사각형 구조 또는 모서리가 둥근 사각형 구조일 수 있다. 평면적 관점에서, 상기 가장자리부(402)는 링(ring) 구조일 수 있다. 일 예로, 상기 가장자리부(402)는 스퀘어 링(square ring) 구조 또는 모서리가 둥근 스퀘어 링(square ring) 구조일 수 있다. 평면적 관점에서, 상기 중심부(401)와 상기 가장자리부(402)는 이격되어 배치될 수 있다.
상기 중심부(401)는 상기 제1 가장자리부(402a)에 인접한 제1 측벽(401a) 및 상기 제2 가장자리부(402b)에 인접한 제2 측벽(401b)을 포함할 수 있다. 상세하게는, 상기 제1 측벽(401a)은 상기 제1 가장자리부(402a)의 제3 측벽(403s)과 마주할 수 있고, 상기 제2 측벽(401b)은 상기 제2 가장자리부(402b)의 제4 측벽(404s)과 마주할 수 있다. 상기 제1 측벽(401a) 및 상기 제2 측벽(401b) 사이의 상기 제1 방향(D1)으로의 폭은 상기 반도체 칩(300)의 양 측벽 사이의 상기 제1 방향(D1)으로의 폭보다 더 클 수 있다. 상기 제1 측벽(401a)과 상기 반도체 칩(300)의 일측벽 사이의 상기 제1 방향(D1)으로의 최단폭(W4)은 120 um 내지 500 um일 수 있다. 상기 제2 측벽(401b) 과 상기 반도체 칩(300)의 일측벽 사이의 상기 제1 방향(D1)으로의 최단폭(W4)은 120 um 내지 500 um일 수 있다. 상기 제1 측벽(401a) 및 상기 제2 측벽(401b)의 상기 하부 기판(100)의 상면에 수직한 제2 방향(D2)으로의 높이(H1)는 상기 가장자리부(402)의 일 측벽의 상기 제2 방향(D2)으로의 높이(H2)보다 더 클 수 있다. 상세하게, 상기 제1 측벽(401a) 및 상기 제2 측벽(401b)의 상기 제2 방향(D2)으로의 높이(H1)는 상기 제1 가장자리부(402a)의 제3 측벽(403s) 및 제2 가장자리부(402b)의 제4 측벽(404s)의 상기 제2 방향(D2)으로의 높이(H2)보다 더 클 수 있다. 상기 제1 측벽(401a) 및 상기 제2 측벽(401b)의 상기 제2 방향(D2)으로의 높이(H1)는 상기 중심부(401)의 상기 제2 방향(D2)으로의 최대 높이(H3)의 60 % 내지 88 %일 수 있다.
상기 리세스 영역(410)은 상기 반도체 칩(300)의 일 측에 배치될 수 있다. 상기 리세스 영역(410)은 상기 중심부(401)의 일 측벽, 상기 가장자리부(402)의 일 측벽, 및 상기 하부 기판(100) 내의 상기 금속 배선(140)의 일부의 상면(141)을 노출할 수 있다. 본 발명의 일부 실시예에 따르면, 상기 리세스 영역(410)은 상기 제1 하부 기판 패드들(110)의 상면의 일부를 노출할 수 있다. 상세하게, 상기 리세스 영역(410)은 제1 리세스 영역(411) 및 제2 리세스 영역(412)을 포함할 수 있다. 상기 제1 리세스 영역(411)은 상기 중심부(401)의 제1 측벽(401a) 및 상기 제1 가장자리부(402a)의 제3 측벽(403s)을 노출할 수 있다. 상기 제2 리세스 영역(412)은 상기 중심부(401)의 상기 제2 측벽(401b) 및 상기 제2 가장자리부(402b)의 제4 측벽(404s)을 노출할 수 있다. 상기 제1 리세스 영역(411) 및 제2 리세스 영역(412)의 각각은 상기 금속 배선(140) 중 대응하는 금속 배선(140)의 상면(141)의 일부를 노출시킬 수 있다. 상기 노출된 금속 배선(140)의 상면(141)은 상기 하부 기판(100)의 상면보다 낮은 레벨일 수 있다. 즉, 상기 제1 리세스 영역(411) 및 제2 리세스 영역(412)의 바닥면은 상기 하부 기판(100)의 상면보다 낮은 레벨일 수 있다.
상기 제1 리세스 영역(411)의 내측벽들은 상기 금속 배선(140)의 양 측벽들 중 대응되는 측벽보다 안쪽에 배치될 수 있다. 상기 제2 리세스 영역(412)의 내측벽들은 금속 배선(140)의 양 측벽들 중 대응되는 측벽보다 안쪽에 배치될 수 있다. 상기 제1 리세스 영역(411)의 상기 제1 방향(D1)으로의 폭(W1)은 상기 금속 배선(140)의 상기 제1 방향(D1)으로의 폭(W3)보다 더 작을 수 있다. 상기 제2 리세스 영역(412)의 상기 제1 방향(D1)으로의 폭(W2)은 상기 금속 배선(140)의 상기 제1 방향(D1)으로의 폭(W3)보다 더 작을 수 있다. 상기 제1 리세스 영역(411)의 상기 제1 방향(D1)으로의 폭(W1)은 10 um 내지 500 um, 또는 100 um 내지 500 um일 수 있다. 상기 제2 리세스 영역(412)의 상기 제1 방향(D1)으로의 폭(W2)은 10 um 내지 500 um, 또는 100 um 내지 500 um일 수 있다.
일반적으로, 상기 하부 기판(100)과 반도체 칩(300)의 열팽창 계수(Coefficient of Thermal Expansion, CTE)의 차이에 의해 후속 열처리 공정 시 언더필막(400)에 벤딩 스트레스(bending stress)가 가해져 크랙(Crack)이 발생하는 문제점이 있다. 특히, 벤딩 스트레스(bending stress)는 스트레스가 발생하는 영역의 평균 단면적에 반비례한다. 본 발명의 경우, 레이저 식각 공정에 의한 언더필막(400)의 리세스 영역(410)의 형성으로 인해 언더필막(400)의 중심부(401)의 제1 측벽(401a) 및 제2 측벽(401b)의 제2 방향(D2)으로의 높이(H1)가 증가하게 될 수 있다. 결과적으로, 스트레스가 작용하는 영역의 평균 단면적이 증가하게 되고 벤딩 스트레스(bending stress)가 감소되는 효과를 가질 수 있다. 이에 따라, 언더필막(400)에 크랙(Crack)의 발생이 감소할 수 있어 신뢰성이 향상된 반도체 패키지를 제공할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 6은 도 5의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 상기 언더필막(400)의 상기 중심부(401), 상기 가장자리부(402), 및 상기 리세스 영역(410)에 대한 설명은 도 3 및 도 4를 참조하여 설명한 내용과 실질적으로 동일할 수 있다.
도 5 및 도 6과, 다시 도 3, 및 도 4을 참조하면, 반도체 패키지는 상부 기판(200), 상기 상부 기판(200) 상에 배치되는 제1 반도체 칩(310) 및 제2 반도체 칩들(320)을 더 포함할 수 있다.
상기 상부 기판(200)은 상기 하부 기판(100) 상에 배치될 수 있다. 상기 상부 기판(200)은 기판층(202) 및 상기 기판층(202) 상의 배선층(201)을 포함할 수 있다. 상기 배선층(201) 및 상기 기판층(202)은 인터포저 기판으로 지칭될 수 있다. 예를 들어, 상기 기판층(202)은 실리콘(Si) 기판일 수 있다.
상기 배선층(201)은 상부 금속 패드들(211), 하부 금속 배선들(221), 및 내부 금속 배선들(231)을 포함할 수 있다. 상기 배선층(201)은 상기 상부 금속 패드들(211), 상기 하부 금속 배선들(221), 및 상기 내부 금속 배선들(231)을 덮는 절연층(241)을 포함할 수 있다. 상기 상부 금속 패드들(211)은 상기 배선층(201)의 상면에 인접할 수 있고, 상기 하부 금속 배선들(221)은 상기 배선층(201)의 하면에 인접할 수 있다. 상기 상부 금속 패드들(211)은 상기 배선층(201)의 상면 상에 노출될 수 있다. 상기 내부 금속 배선들(231)은 상기 배선층(201) 내에 배치되고, 상기 상부 금속 패드들(211) 및 상기 하부 금속 배선들(221)과 전기적으로 연결될 수 있다. 상기 상부 금속 패드들(211) 및 상기 하부 금속 배선들(221)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al) 및 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다. 상기 내부 금속 배선들(231)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중 적어도 하나의 금속을 포함할 수 있다.
복수의 관통 전극들(260)이 상기 기판층(202) 내에 배치될 수 있고, 상기 하부 금속 배선들(221)에 전기적으로 연결될 수 있다. 상기 복수의 관통 전극들(260)의 각각은 상기 기판층(202)을 관통할 수 있고, 상기 하부 금속 배선들(221)중 대응하는 하부 금속 배선들(221)에 전기적으로 연결될 수 있다. 상기 복수의 관통 전극들(260)은 도전 물질(일 예로, 구리(Cu))을 포함할 수 있다. 절연 라이너(261)가 상기 복수의 관통 전극들(260)의 각각과 상기 기판층(202) 사이에 개재될 수 있다. 상기 절연 라이너(261)는 절연 물질을 포함할 수 있다. 하부 금속 패드(265)은 기판층(202)의 하면에 인접하여 배치되고, 상기 관통 전극들(260)과 전기적으로 연결될 수 있다.
기판 범프들(250)에 의해 상기 하부 기판(100)과 상기 상부 기판(200)이 전기적으로 연결될 수 있다. 상기 상부 금속 패드들(211)의 각각은 상기 기판 범프들(250) 중 대응하는 하나를 통해 대응하는 제1 하부 기판 패드들(110)에 전기적으로 연결될 수 있다. 상기 기판 범프들(250)의 피치는 상기 외부 단자들(150)의 피치보다 더 작을 수 있다.
상기 상부 기판(200) 상에 제1 반도체 칩(310)이 실장될 수 있다. 상기 제1 반도체 칩(310)은 로직 칩, 버퍼 칩, 또는 시스템 온 칩(SOC)을 포함할 수 있다. 예를 들어, 상기 제1 반도체 칩(310)은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩일 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 상기 제1 반도체 칩(310)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다.
상기 상부 기판(200) 상에 복수 개의 제2 반도체 칩들(320)이 실장될 수 있다. 상기 제2 반도체 칩들(320)은 상기 상부 기판(200) 상에 적층될 수 있다. 상기 제2 반도체 칩들(320)은 복수 개의 칩 스택들을 형성할 수 있다. 상기 제2 반도체 칩들(320)은 상기 제1 반도체 칩(310)과 상기 하부 기판(100)에 평행한 방향으로 서로 이격되어 배치될 수 있다. 상기 제2 반도체 칩들(320)은 상기 제1 반도체 칩(310)과 다른 종류의 반도체 칩일 수 있다. 상기 제2 반도체 칩들(320)은 메모리 칩들일 수 있다. 메모리 칩들은 고대역 메모리(High Bandwidth Memory, HBM)들을 포함할 수 있다. 예를 들어, 상기 제2 반도체 칩들(320)은 디램(DRAM) 칩들을 포함할 수 있다.
상기 제2 반도체 칩들(320)의 각각은 집적 회로들(미도시) 및 관통 비아들(365)을 포함할 수 있다. 집적 회로들은 상기 제2 반도체 칩들(320) 내에 제공될 수 있다. 상기 관통 비아들(365)은 상기 제2 반도체 칩들(320) 중 대응되는 제2 반도체 칩(320)을 관통하며, 집적 회로들과 전기적으로 연결될 수 있다. 다만, 상기 제2 반도체 칩들(320) 중 최상부의 제2 반도체 칩(320)은 관통 비아들(365)을 포함하지 않을 수 있다.
인접한 두 제2 반도체 칩들(320) 사이에 상부 범프들(355)이 개재될 수 있다. 상기 상부 범프들(355)은 상기 제2 반도체 칩들(320) 중 대응되는 제2 반도체 칩(320)의 관통 비아들(365)과 전기적으로 연결될 수 있다. 상기 제2 반도체 칩들(320)은 상기 범프들(355)에 의해 상기 상부 기판(200)과 상기 제2 반도체 칩들(320)이 전기적으로 연결될 수 있다.
상기 제2 반도체 칩들(320) 중 인접한 두 제2 반도체 칩들(320) 사이에 제1 칩 언더필막(460)이 개재될 수 있고, 상기 상부 범프들(355) 사이의 공간을 채울 수 있다. 예를 들어, 상기 제1 칩 언더필 막(460)은 ABF(Ajinomoto Build-up Film)과 같은 비전도성 필름(NCF, non-conductive film)을 포함할 수 있다.
상기 제1 반도체 칩(310)은 상기 제1 반도체 칩(310)의 하면에 인접한 칩 패드들(360)을 포함할 수 있다. 상기 제2 반도체 칩들(320)은 상기 제2 반도체 칩들(320)의 상면 및 하면에 인접한 칩 패드들(360)을 포함할 수 있다. 다만, 상기 제2 반도체 칩들(320) 중 최상부의 제2 반도체 칩(320)의 상면에는 칩 패드들(360)을 포함하지 않을 수 있다. 상기 칩 패드들(360)은 상기 제1 상부 기판 패드들(210) 중 대응하는 제1 상부 기판 패드들(210)에 전기적으로 연결될 수 있다.
상기 상부 기판(200)과 상기 제1 반도체 칩(310) 및 상기 제2 반도체 칩들(320) 중 최하부의 제2 반도체 칩(320) 사이에 칩 범프들(350)이 개재될 수 있다. 상기 칩 범프들(350)에 의해 상기 상부 기판(200)과 상기 제1 반도체 칩(310) 및 상기 제2 반도체 칩들(320) 중 최하부의 제2 반도체 칩(320)이 전기적으로 연결될 수 있다. 상기 칩 패드들(360)의 각각은 상기 기판 범프들(250) 중 대응하는 하나를 통해 대응하는 제1 상부 기판 패드들(210)에 전기적으로 연결될 수 있다. 상기 칩 범프들(350)은 도전 물질을 포함할 수 있고, 솔더볼, 범프 및 필라 중 적어도 하나의 형태를 가질 수 있다. 상기 칩 범프들(350)의 피치는 상기 기판 범프들(250)의 피치보다 더 작을 수 있다.
상기 상부 기판(200)과 상기 제1 반도체 칩(310) 및 상기 제2 반도체 칩들(320) 중 최하부의 제2 반도체 칩(320) 사이에 칩 언더필막(450)이 개재될 수 있고, 상기 칩 범프들(350) 사이의 공간을 채울 수 있다. 상기 칩 언더필막(450)은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다.
몰딩막(500)이 상기 상부 기판(200) 상에 제공되어, 상기 제1 반도체 칩(310) 및 제2 반도체 칩들(320)을 덮을 수 있다. 상기 몰딩막(500)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
상기 하부 기판(100)과 상기 상부 기판(200) 사이에 언더필막(400)이 개재될 수 있다. 상기 상부 기판(200)의 하면은 상기 언더필막(400)의 상면에 접할 수 있다. 상기 언더필막(400)은 중심부(401), 가장자리부(402) 및 리세스 영역(410)을 포함할 수 있다. 상기 중심부(401)는 상기 상부 기판(200) 아래에 배치될 수 있고, 상기 기판 범프들(250) 사이의 공간을 채울 수 있다. 즉, 상기 중심부(401)는 상기 하부 기판(100)과 상기 상부 기판(200) 사이의 공간을 채울 수 있다. 상기 언더필막(400)의 중심부(401) 및 가장자리부(402)에 대한 설명은 도 3 및 도 4를 참조하여 전술한 내용과 실질적으로 동일하다.
일반적으로, 상기 하부 기판(100)과 인터포저 기판(예를 들어, 상기 상부 기판(200))의 열팽창 계수(Coefficient of Thermal Expansion, CTE)의 차이에 의해 후속 열처리 공정 시 언더필막(400)에 벤딩 스트레스(bending stress)가 가해져 크랙(Crack)이 발생하는 문제점이 있다. 본 발명의 경우, 레이저 식각 공정에 의한 언더필막(400)의 리세스 영역(410)의 형성으로 인해 언더필막(400)의 중심부(401)의 측벽의 제2 방향(D2)으로의 높이가 증가할 수 있다. 결과적으로, 스트레스가 작용하는 영역의 평균 단면적이 증가하게 되고, 벤딩 스트레스(bending stress)가 감소되는 효과를 가질 수 있다. 이에 따라, 언더필막(400)에 크랙(Crack)의 발생이 감소할 수 있어 신뢰성이 향상된 반도체 패키지를 제공할 수 있다.
하부 기판(100) 상에 반도체 칩(300) 대신에 상부 기판(200)이 배치되고, 상기 상부 기판(200) 상에 제1 반도체 칩(310) 및 제2 반도체 칩들(320)이 실장되는 것을 제외하고는, 도 1 내지 도 4를 참조하여 설명한 내용과 실질적으로 동일할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 8은 도 7의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 상기 언더필막(400)의 상기 중심부(401), 상기 가장자리부(402), 및 상기 리세스 영역(410)에 대한 설명은 도 3 및 도 4를 참조하여 설명한 내용과 실질적으로 동일할 수 있다.
도 7 및 도 8과, 다시 도 3, 및 도 4을 참조하면, 반도체 패키지는 상부 기판(200), 상기 상부 기판(200) 상에 실장되는 제1 반도체 칩(310) 및 상기 제1 반도체 칩(310) 상에 배치되는 제2 반도체 칩들(320)을 더 포함할 수 있다.
상기 상부 기판(200)은 상기 하부 기판(100) 상에 배치될 수 있다. 상기 상부 기판(200)은 제1 상부 기판 패드(210), 제2 상부 기판 패드(220), 및 상부 기판 배선들(230)을 포함할 수 있다. 상기 제1 상부 기판 패드들(210)은 상기 상부 기판(200)의 상면에 인접할 수 있고, 상기 제2 상부 기판 패드들(220)은 상기 상부 기판(200)의 하면에 인접할 수 있다. 상기 제1 상부 기판 패드들(210)은 상기 상부 기판(200)의 상면 상에 노출될 수 있다. 상기 상부 기판 배선들(230)은 상기 상부 기판(200) 내에 배치되고, 상기 제1 상부 기판 패드들(210) 및 상기 제2 상부 기판 패드들(220)과 전기적으로 연결될 수 있다. 상기 제1 상부 기판 패드들(210) 및 상기 제2 상부 기판 패드들(220)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al) 및 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다. 상기 상부 기판 배선들(230)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중 적어도 하나의 금속을 포함할 수 있다.
상기 기판 범프들(250)에 의해 상기 하부 기판(100)과 상기 상부 기판(200)이 전기적으로 연결될 수 있다. 상기 제1 상부 기판 패드(210)의 각각은 상기 기판 범프들(250) 중 대응하는 하나를 통해 대응하는 제1 하부 기판 패드들(110)에 전기적으로 연결될 수 있다. 상기 기판 범프들(250)의 피치는 상기 외부 단자들(150)의 피치보다 더 작을 수 있다.
상기 상부 기판(200) 상에 제1 반도체 칩(310)이 실장될 수 있다. 상기 제1 반도체 칩(310) 상에 복수 개의 제2 반도체 칩들(320)이 실장될 수 있다. 상기 제2 반도체 칩들(320)은 상기 제1 반도체 칩(310) 상에 적층될 수 있다. 상기 제2 반도체 칩들(320)은 칩 스택들을 형성할 수 있다.
하부 기판(100) 상에 상부 기판(200)이 배치되고, 상기 상부 기판(200) 상에 제1 반도체 칩(310)이 실장되고, 제1 반도체 칩(310) 상에 제2 반도체 칩들(320)이 실장되는 것을 제외하고는, 도 1 내지 도 6를 참조하여 설명한 내용과 실질적으로 동일할 수 있다.
도 9는 본 발명의 일부 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 10은 도 9의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9 및 도 10을 참조하면, 반도체 패키지는 보강부(600) 및 연결 패턴(610)을 더 포함할 수 있다. 상기 보강부(600)는 상기 제1 반도체 칩(310)의 일 측에 배치될 수 있고, 상기 언더필막(400)의 상기 가장자리부(402)로부터 상기 제1 방향(D1)으로 이격되어 배치될 수 있다. 일 예로, 상기 보강부(600)는 바(bar) 형상을 가지며, 단면이 사각형 형상일 수 있으나, 이에 제한되는 것은 아니다. 도시된 것과는 다르게, 상기 보강부(600)는 일체형이 아닌 복수개의 구조들이 이격 배치된 구조일 수 있다. 상기 보강부(600)은 도전 물질을 포함할 수 있다. 일 예로, 상기 보강부(600)는 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 및 백금(Pt) 중 적어도 하나를 포함할 수 있다. 상기 보강부(600)는 상기 연결 패턴(610)에 의해 상기 하부 기판(100)과 연결될 수 있다. 상기 연결 패턴(610)은 도전 물질을 포함할 수 있다. 상기 보강부(600)에 의해 후속 공정에서의 하부 기판(100)의 휨 발생을 방지할 수 있다.
상기 보강부(600) 및 상기 연결 패턴(610)을 더 포함하는 것을 제외하고, 도 5 및 도 6를 참조하여 설명한 내용과 실질적으로 동일할 수 있다.
도 11, 도 13 및 도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 평면도들이다. 도 12, 도 14 및 도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 단면도들이다.
도 11 및 도 12를 참조하면, 하부 기판(100)이 제공될 수 있다 상기 하부 기판(100)의 하면 상에 제2 하부 기판 패드들(120) 및 외부 단자들(150)이 제공될 수 있다. 상기 하부 기판(100)의 상면 상에 제1 하부 기판 패드들(110)이 제공될 수 있다. 상기 하부 기판(100) 내에 하부 기판 배선들(130) 및 금속 배선(140)이 제공될 수 있다. 상기 하부 기판(100) 상의 상기 제1 하부 기판 패드들(110) 중 대응되는 제1 하부 기판 패드들(110)에 기판 범프들(250)이 제공될 수 있다. 반도체 칩(300)이 상기 하부 기판(100) 상에 실장될 수 있다. 상기 반도체 칩(300)을 실장하는 것은 상기 반도체 칩(300)의 하면 상의 칩 패드들(360)과 상기 기판 범프들(250)을 각각 접속시키는 것을 포함할 수 있다.
도 13 및 도 14를 참조하면, 언더필막(400)이 상기 하부 기판(100)과 상기 반도체 칩(300) 사이에 형성될 수 있다. 상기 언더필막(400)을 형성하는 것은 상기 하부 기판(100)과 상기 반도체 칩(300) 사이의 공간을 채워 상기 기판 범프들(250)이 밀봉되는 것을 포함할 수 있다.
다시 도 1 및 도 2를 참조하면, 상기 반도체 칩(300)의 일 측에 형성된 상기 언더필막(400) 상에 리세스 영역(410)이 형성될 수 있다. 상기 리세스 영역(410)을 형성하는 것은 상기 언더필막(400) 상에 레이저 식각 공정을 수행하는 것을 포함할 수 있다. 상기 리세스 영역(410)을 형성하는 것은 상기 반도체 칩(300) 아래에 배치되고 상기 기판 범프들(250) 사이의 공간을 채우는 중심부(401)와 상기 중심부(401)를 사이에 두고 상기 하부 기판(100)의 상면에 평행한 제1 방향(D1)으로 이격되어 배치되는 가장자리부(402)를 형성하는 것을 포함할 수 있다. 레이저 식각 공정에 의해 상기 중심부(401)의 일 측벽, 상기 가장자리부(402)의 일 측벽, 및 상기 하부 기판(100) 내의 상기 금속 배선(140)의 일부의 상면(141)을 노출할 수 있다. 상기 언더필막(400)의 상기 중심부(401), 상기 가장자리부(402), 및 상기 리세스 영역(410)에 대한 설명은 도 3 및 도 4를 참조하여 설명한 내용과 실질적으로 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 금속 배선을 포함하는 하부 기판;
    상기 하부 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩과 상기 하부 기판 사이에 배치되는 언더필막을 포함하되,
    상기 언더필막은
    상기 제1 반도체 칩 아래의 중심부;
    상기 중심부를 사이에 두고 상기 하부 기판의 상면에 평행한 제1 방향으로 이격된 가장자리부; 및
    상기 중심부와 상기 가장자리부 사이의 리세스 영역을 포함하고,
    상기 리세스 영역은 상기 중심부의 일 측벽, 상기 가장자리부의 일 측벽, 및 상기 하부 기판 내 상기 금속 배선의 일부의 상면을 노출하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 언더필막의 상기 중심부는 상기 하부 기판과 상기 제1 반도체 칩 사이의 공간을 채우고,
    상기 언더필막의 상기 리세스 영역은 상기 제1 반도체 칩의 일 측에 배치되는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 리세스 영역의 상기 제1 방향으로의 폭은 10 um 내지 500 um인 반도체 패키지.
  4. 제1 항에 있어서,
    상기 중심부의 상기 측벽과 상기 제1 반도체 칩의 일측벽 사이의 상기 제1 방향으로의 최단폭은 120 um 내지 500 um 인 반도체 패키지.
  5. 제1 항에 있어서,
    상기 하부 기판과 상기 제1 반도체 칩 사이의 인터포저 기판을 더 포함하되,
    상기 인터포저 기판의 하면은 상기 언더필막의 상면에 접하고,
    상기 제1 반도체 칩은 상기 인터포저 기판의 상면에 실장되는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 인터포저 기판의 상면에 실장된 복수 개의 제2 반도체 칩들을 더 포함하되,
    상기 제2 반도체 칩들은 상기 제1 반도체 칩과 다른 종류인 반도체 패키지.
  7. 제5 항에 있어서,
    상기 제1 반도체 칩 상에 적층되는 칩 스택을 더 포함하되,
    상기 칩 스택은 적층된 복수개의 제2 반도체 칩들을 더 포함하고,
    상기 제2 반도체 칩들은 상기 제1 반도체 칩과 다른 종류인 반도체 패키지.
  8. 금속 배선을 포함하는 하부 기판;
    상기 하부 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩과 상기 하부 기판 사이에 배치되는 언더필막을 포함하되,
    상기 언더필막은
    상기 제1 반도체 칩 아래의 중심부;
    상기 중심부를 사이에 두고 상기 하부 기판의 상면에 평행한 제1 방향으로 이격된 가장자리부; 및
    상기 중심부와 상기 가장자리부 사이의 리세스 영역을 포함하고,
    상기 리세스 영역의 바닥면은 상기 하부 기판의 상면보다 낮은 레벨인 반도체 패키지.
  9. 금속 배선을 포함하는 하부 기판;
    상기 하부 기판 상에 배치되고, 복수개의 범프들을 통해 상기 하부 기판과 전기적으로 연결되는 인터포저 기판;
    상기 인터포저 기판 상에 실장되는 제1 반도체 칩; 및
    상기 인터포저 기판 상에 실장되고, 상기 제1 반도체 칩을 사이에 두고 상기 하부 기판의 상면에 평행한 제1 방향으로 서로 이격되는 칩 스택들; 및
    상기 하부 기판과 상기 인터포저 기판 사이에 배치되는 언더필막을 포함하되,
    상기 언더필막은
    상기 인터포저 기판 아래의 중심부;
    상기 중심부를 사이에 두고 상기 제1 방향으로 이격된 가장자리부; 및
    상기 중심부와 상기 가장자리부 사이의 리세스 영역을 포함하고,
    상기 리세스 영역은 상기 중심부의 일 측벽, 상기 가장자리부의 일 측벽, 및 상기 하부 기판 내 상기 금속 배선의 일부의 상면을 노출하는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 중심부는 상기 하부 기판의 상기 상면에 수직한 제2 방향에 따른 높이를 가지고,
    상기 중심부의 상기 측벽의 높이는 상기 중심부의 상기 제2 방향으로의 최대 높이의 60 % 내지 88 %인 반도체 패키지.
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