KR101050402B1 - 프로세서 및 메모리 패키지 어셈블리를 포함하는 반도체 멀티패키지 모듈 - Google Patents

프로세서 및 메모리 패키지 어셈블리를 포함하는 반도체 멀티패키지 모듈 Download PDF

Info

Publication number
KR101050402B1
KR101050402B1 KR1020057018836A KR20057018836A KR101050402B1 KR 101050402 B1 KR101050402 B1 KR 101050402B1 KR 1020057018836 A KR1020057018836 A KR 1020057018836A KR 20057018836 A KR20057018836 A KR 20057018836A KR 101050402 B1 KR101050402 B1 KR 101050402B1
Authority
KR
South Korea
Prior art keywords
memory
package
delete delete
module
substrate
Prior art date
Application number
KR1020057018836A
Other languages
English (en)
Other versions
KR20060002930A (ko
Inventor
마르코스 카르네조스
Original Assignee
스태츠 칩팩, 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스태츠 칩팩, 엘티디. filed Critical 스태츠 칩팩, 엘티디.
Publication of KR20060002930A publication Critical patent/KR20060002930A/ko
Application granted granted Critical
Publication of KR101050402B1 publication Critical patent/KR101050402B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10159—Memory
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10515—Stacked components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/049—Wire bonding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15—Position of the PCB during processing
    • H05K2203/1572—Processing both sides of a PCB by the same process; Providing a similar arrangement of components on both sides; Making interlayer connections from two sides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 멀티-패키지 모듈은 프로세서(processor)와 그리고 멀티패키지 모듈 기판의 표면 상에 장착된 다수의 메모리 패키지(memory package)를 포함한다. 어떤 실시예에 있어서, 메모리 패키지는 스택된 다이 패키지(stacked die package)를 포함하며, 다른 실시예에 있어서 메모리 패키지는 스택된 메모리 패키지(stacked memory package)를 포함한다. 어떤 실시예에 있어서, 프로세서는 멀티패키지 모듈 기판의 중심에서 또는 중심 근처에서 위치되어지고, 다수의 메모리 패키지 또는 다수의 스택된 메모리 패키지 어셈블리는 프로세서에 인접한 멀티패키지 모듈 기판 상에서 위치되어진다.

Description

프로세서 및 메모리 패키지 어셈블리를 포함하는 반도체 멀티패키지 모듈{SEMICONDUCTOR MULTIPACKAGE MODULE INCLUDING PROCESSOR AND MEMORY PACKAGE ASSEMBLY}
본 발명은 반도체 패키징(semiconductor packaging)에 관한 것이다. 더욱 상세하게는, 본 발명은 프로세서(processor)와 패키지 내에 메모리 칩(memory chip)을 포함하는 반도체 패키지(semiconductor package)에 관한 것이다.
어떤 적용분야에서는, CPU 또는 ASIC 또는 GPU와 같은 프로세서와 같은 패키지(package) 내에 반도체 메모리 칩을 포함하는 것이 바람직하게 된다.
또한 일반적으로 컴퓨팅 산업(computing industry)에서는, 컴퓨터 장치의 크기를 감소시키고 비용을 낮추며 생산량을 증가시키면서 성능을 향상시키는 것이 바람직하다.
본 발명은 프로세서(processor)와 멀티패키지 모듈 기판(multipackage module substrate)의 표면 상에 장착되어진 다수의 메모리 패키지를 포함하는 멀티-패키지 모듈에 직접적으로 관련된다.
본 발명에 따르면, ASIC 또는 CPU 또는 GPU와 같은 프로세서는 모듈 기판(module substrate)의 표면 상에 장착되어지고, 두개 또는 그 이상의 메모리 패키지는 기판의 상부 표면 상에 장착되어진다.
본 발명의 일반적인 특징은 멀티패키지 모듈의 다양한 형상(configuration)이다. 본 발명에 따르면, 메모리 패키지(memory package)는 적층된 다이 패키지(stacked die package)를 포함할 수도 있고, 또는 메모리 패키지는 적층된 메모리 패키지(stacked memory package)를 포함할 수도 있다. 또한, 본 발명에 따르면, 프로세서는 모듈 기판의 하부 표면 상에 장착되어질 수도 있고, 또는 프로세서는 모듈 기판의 상부 표면 상에 장착되어질 수도 있다. 프로세서가 모듈기판의 상부 표면 상에 장착되어지는 실시예에 있어서, 기판의 중심 근처 또는 기판의 중심에서의 기판 표면의 부위 상에 위치되어질 수도 있고, 다수의 메모리 패키지 또는 다수의 적층된 메모리 패키지 어셈블리들은 프로세서에 인접한 모듈기판 표면의 부분 상에 위치되어질 수도 있다. 또는, 프로세서가 모듈기판의 상부표면 상에 장착되어지는 실시예에 있어서, 다수의 메모리 패키지 또는 적층된 메모리 패키지 어셈블리들은 프로세서에 걸쳐서 적층되어질 수도 있다.
또한, 본 발명에 따르면 메모리 패키지와 모듈 기판 사이의 Z-인터컨넥션(Z-interconnection)은 와이어 본딩(wire bonding)에 의해서 형성되어진다. 메모리 패키지들이 적층된 메모리 패키지 어셈블리로서 형상화되어지면, 메모리 패키지와 모듈기판 사이에서 Z-인터컨넥션을 구현하는 각각의 스택(stack) 내의 중복된 메모리 패키지(overlying memory package)는 모듈기판으로 공통의 적층된 메모리 패키지 어셈블리를 와이어 본딩함에 의해서 형성되어진다. 또한, 메모리 패키지가 적층된 메모리 패키지 어셈블리로서 형상화되어지면, 메모리 패키지는 볼 그리드 어레이(ball grid array, BGA) 타입 또는 랜드 그리드 어레이(land grid array, LGA) 타입이 될 수도 있다.
본 발명의 일반적인 특성에 있어서, 모듈기판(module substrate)의 하부표면의 부분 상에 장착되어진 CPU, GPU 또는 ASIC와 같은 프로세서를 포함하는 멀티 패키지 모듈과, 그리고 모듈기판의 상부 표면의 일부 상에 가각 장착되어진 다수의 메모리 패키지를 특징으로 한다. 메모리 패키지와 모듈기판 사이의 Z-인터컨넥션은 패키지 기판과 모듈기판 사이의 와이어 본딩(wire bonding)에 의해서 만들어진다. 본 발명의 이러한 특성에 따르면, 메모리 패키지들은 뒤집힌 LGA 타입 패키지인데, 즉 메모리 다이(memory die)가 첨부되어지는 메모리 패키지 기판의 측면은 모듈기판의 상부 표면을 향하여 아래로 향하게 된다.
본 발명의 또 다른 특성은 모듈기판의 상부 표면의 일부 상에 장착되어진 CPU, GPU 또는 ASIC와 같은 프로세서를 포함하는 멀티 패키지 모듈을 특징으로 하며, 메모리 패키지 어셈블리 내의 다수의 메모리 패키지들은 프로세서에 걸쳐서 장착되어진다. 메모리 패키지 어셈블리 내의 메모리 패키지들은 공통의 메모리 어셈블리 기판 상에 장착되어지고, 메모리 패키지와 모듈기판 사이의 Z-인터커넥션은 공통의 메모리 어셈블리 기판과 모듈기판 사이의 와이어 본딩에 의해서 만들어진다. 메모리 패키지는 각각의 스택 내에 예를 들어 두개의 메모리 패키지를 포함하는 메모리 패키지 스택(memory package stack)으로서 형상화되어질 수도 있다.
메모리 패키지들은 BGA 타입 패키지가 될 수도 있으며, 공통의 메모리 어셈블리 기판의 표면으로 각각의 BGA 메모리 패키지를 연결하기 위하여 볼의 배열이 제공되어진다. 메모리 패키지가 메모리 패키지 스택으로서 형상화되어지는 실시예에 있어서, 스택(stack)의 상부 패키지는 공통의 메모리 어셈블리 기판의 상부 표면으로의 볼의 배열에 의해서 연결되어지고, 스택(stack)의 해부 패키지는 공통의 메모리 어셈블리 기판의 하부 표면으로의 볼의 배열에 의해서 뒤집히고(inverted) 연결되어진다.
또는 메모리 패키지는 LGA 타입 패키지가 될 수도 있다. LGA 타입 메모리 패키지는, 에를 들어 각각의 스택(stack) 내에 두 개의 메모리 패키지를 포함하는, 메모리 패키지 스택(memory package stack)으로서 형상화되어질 수도 있다. LGA 메모리 패키지와 모듈기판 사이의 Z-인터커넥션은, 각각의 LGA 메모리 패키지 기판과 모듈기판 사이를 와이어 본딩(wire bonding)함에 의해서 만들어질 수도 있다. 어떤 형상에 있어서, 각각의 스택(stack) 내의 LGA 메모리 패키지는 같은 방향으로 스택(stack)되어질 수도 있고, Z-인터커넥트 와이어 본딩 루프(Z-interconnect wire bond loop)를 위한 릴리프(relief)를 제공하도록 스페이서(spacer)에 의해서 분리되어질 수도 있다. 다른 형상에서, 각각의 스택 내의 LGA 메모리 패키지는 공통의 메모리 어셈블리 기판에 와이어 본딩되어질 수도 있고, 메모리 패키지와 모듈기판 사이의 Z-인터커넥트는 공통의 메모리 어셈블리 기판과 모듈기판 사이의 와이어 본딩에 의해서 만들어진다. 이러한 어떤 실시예에 있어서, 각각의 스택 내의 하부 패키지는 공통의 메모리 어셈블리 기판의 하부 표면에 부착되어지거나 와이어 본딩으로 연결되어지며, 각각의 스택 내의 상부 패키지는 공통의 메모리 어셈블리 기판의 상부 표면에 뒤집혀 부착되며, 와이어 본딩으로 연결된다.
본 발명의 다른 일반적인 특성은, 모듈기판의 상부 표면의 일부 상에 장착되어진 CPU, GPU 또는 ASIC와 같은 프로세서를 포함하는 멀티-패키지 모듈(multi-package module)을 특징으로 하며, 메모리 패키지 어셈블리 내의 다수의 메모리 패키지들은 프로세서가 장착되어지는 부위에 인접한 모듈기판의 부위 상으로 또는 그 위에 걸쳐서 장착되어진다. 어떤 실시예에 있어서, 프로세서는 모듈기판 표면의 일부 상으로 장착되어지거나 또는 중심 근처에 장착되어지고, 메모리 패키지들은 프로세서 마운팅 부위의 한쪽 측면 또는 더욱 일반적으로는 모듈 기판 표면의 프로세서 마운팅 부위의 반대편 측면으로의 표면 부위에 걸쳐서 위치되어지거나 또는 그 위로 장착되어진다. 어떤 실시예에 있어서, 메모리 모듈은 프로세서 마운팅 부위에 인접한 모듈기판 표면의 부위에 걸쳐서 위치되어지거나 또는 그 위로 장착되어진다.
본 발명의 특성에 따르면, 메모리 패키지들은 메모리 패키지 어셈블리 내에 배열되어질 수도 있다. 어떤 실시예에 있어서, 패키지들은 공통의 메모리 어셈블리 기판 상에 장착되어지고, 메모리 패키지와 모듈 기판 사이의 Z-인터커넥트(Z-interconnect)는 공통의 메모리 어셈블리 기판과 모듈기판 사이의 와이어 본딩(wire bonding)에 의해서 만들어진다. 메모리 패키지들은 예를 들어 각각의 스택 내에 두 개의 메모리 패키지를 포함하는 메모리 패키지 스택으로서 형상화되어질 수도 있다.
또한 본 발명의 특성에 따르면, 메모리 패키지가 메모리 패키지 어셈블리 내에서 배열되어지고 메모리 패키지가 프로세서 마운팅 부위의 반대편 측면 상의 기판 표면 부위에 걸쳐서 또는 그 위로 장착되어지면, 공통의 메모리 어셈블리 기판은 프로세서에 걸친 영역에 스팬(span)될 수 있거나 또는 프로세서에 걸쳐서 오프닝(opening)이 제공되어질 수도 있다. 오프닝이 프로세서에 걸쳐서 공통의 메모리 어셈블리 기판 내에서 제공되어진다면, 히트 슬러그(heat slug)가 프로세서의 꼭대기(top)와 모듈의 꼭대기 사이의 체적을 점유할 수도 있다. 모듈의 꼭대기에서, 히트 슬러그는 더 넓은 히트 스프레더(heat spreader)와 접촉할 수도 있거나 또는 히트 슬러그는 더 넓은 히트 스프레더로서 모듈의 꼭대기에서 형상화되어질 수도 있다.
또한 본 발명의 특성에 따르면, 메모리 패키지들은 BGA 타입 패키지가 될 수도 있고, 볼의 배열은 공통의 메모리 어셈블리 기판의 표면으로 각각의 BGA 메모리 패키지의 연결을 위하여 제공되어진다. 메모리 패키지들이 메모리 패키지 스택으로서 형상화된 BGA 패키지인 실시예에 있어서, 스택 내의 상부 패키지는 볼의 배열에 의해서 공통의 메모리 어셈블리 기판의 상부 표면으로 연결되어지고, 스택 내의 하부 패키지는 뒤집혀지고 볼의 배열에 의해서 공통의 메모리 어셈블리 기판의 하부 표면으로 연결되어진다.
또한 본 발명의 특성에 따르면, 메모리 패키지는 LGA 타입 패키지가 될 수도 있다. LGA 타입 패키지는 예를 들어 각각의 스택 내에 두 개의 메모리 패키지를 포함하는 메모리 패키지 스택으로서 형상화되어질 수도 있다. LGA 메모리 패키지와 모듈기판 사이의 Z-인터커넥션은 각각의 LGA 메모리 패키지 기판과 모듈기판 사이의 와이어 본딩(wire bonding)에 의해서 만들어질 수도 있다. 어떤 형상에 있어서, 각각의 스택 내의 LGA 메모리 패키지들은 같은 방향으로 스택되어질 수도 있고, 이들은 Z-인터커넥트 와이어 본딩 루프를 위한 릴리프(relief)를 제공하도록 스페이서에 의해서 분리되어질 수도 있다. 다른 형상에서, 각각의 스택 내의 LGA 메모리 패키지들은 공통의 메모리 어셈블리 기판에 와이어 본딩되어질 수도 있고, 메모리 패키지와 모듈기판 사이의 Z-인터커넥트는 공통의 메모리 어셈블리 기판과 모듈기판 사이의 와이어 본딩에 의해서 만들어진다. 이러한 일부의 실시예에 있어서, 각각의 스택 내의 하부 패키지는 공통의 메모리 어셈블리 기판의 하부 표면에 부착되고 와이어 본딩으로 연결되며, 각각의 스택 내의 상부 패키지들은 공통의 메모리 어셈블리 기판의 상부표면으로 뒤집히고 부착되며 그리고 와이어 본딩으로 연결된다.
본 발명의 또 다른 일반적인 특성은, 모듈기판의 상부표면 부위 상에 장착되어진 CPU, GPU 또는 ASIC와 같은 프로세서를 포함하는 멀티-패키지 모듈(multi-package module)을 특징으로 하며, 다수의 메모리 패키지는 프로세서가 장착되어진 부위에 인접한 모듈기판의 부위 상으로 장착되어진 다수의 메모리 패키지 스택 내에서 형상화되어진다. 어떤 실시예에 있어서, 프로세서는 모듈기판 표면의 부위 상으로 장착되어지거나 또는 중심 근처에서 장착되어지고, 메모리 패키지 스택들은 프로세서 마운팅 부위의 한쪽 측면 또는 더욱 일반적으로는 모듈기판 표면의 프로세서 마운팅 부위의 반대편 측면으로의 표면 부위 상으로 장착되어진다. 어떤 실시에에 있어서, 메모리 스택들은 프로세서 마운팅 부위에 인접한 모듈기판의 부위 상으로 장착되어진다.
본 발명의 특성에 따르면, 각각의 스택 내의 메모리 패키지들은 예를 들어 각각의 스택 내에 두 개의 메모리 패키지들을 포함하는 메모리 패키지 스택 어셈블리 내에 배열되어질 수도 있다. 이러한 일부의 실시예에 있어서, 패키지들은 공통의 메모리 스택 기판 상에 장착되어지고, 메모리 패키지들과 모듈 기판 사이의 Z-인터커넥트는 공통의 메모리 스택 기판과 모듈기판 사이의 와이어 본딩에 의해서 만들어진다.
본 발명의 이러한 특성에 따르면, 히트 슬러그(heat slug)는 프로세서의 꼭대기(top)와 모듈의 꼭대기 사이의 체적을 점유할 수도 있다. 모듈의 꼭대기에서, 히트 슬러그는 더 넓은 히트 스프레더(heat spreader)와 접촉할 수도 있거나 또는 히트 슬러그는 더 넓은 히트 스프레더로서 모듈의 꼭대기에서 형상화되어질 수도 있다.
또한 본 발명의 특성에 따르면, 메모리 패키지는 BGA 타입 패키지가 될 수도 있고, 볼의 배열(array)은 공통의 메모리 스택 기판의 표면으로 각각의 BGA 메모리 패키지의 연결을 위하여 제공된다. 메모리 패키지가 메모리 패키지 스택으로서 형상화된 BGA 패키지인 실시예에 있어서, 스택 내의 상부 패키지는 볼의 배열(array)에 의해서 공통의 메모리 스택 기판의 상부 표면으로 연결되어지고, 스택 내의 하부 패키지는 뒤집혀지고 볼의 배열에 의해서 공통의 메모리 스택 기판의 하부표면으로 연결되어진다.
본 발명의 이러한 특성에 따르면, 메모리 패키지들은 LGA 타입 패키지가 될 수도 있다. LGA 타입 메모리 패키지들은 예를 들어 각각의 스택 내에 두 개의 메모리 패키지들을 포함하는 메모리 패키지 스택으로서 형상화되어질 수도 있다. LGA 메모리 패키지와 모듈기판 사이의 Z-인터커넥션은 각각의 LGA 메모리 패키지 기판과 모듈기판 사이의 와이어 본딩(wire bonding)에 의해서 만들어질 수도 있다. 어떤 형상에 있어서, 각각의 스택 내의 LGA 메모리 패키지들은 같은 방향으로 스택되어질 수도 있고, 이들은 Z-인터커넥트 와이어 본딩 루프를 위한 릴리프(relief)를 제공하도록 스페이서에 의해서 분리되어질 수도 있다. 다른 형상에 있어서, 각각의 스택 내의 LGA 메모리 패키지는 공통의 메모리 어셈블리 기판에 와이어 본딩되어질 수도 있고, 메모리 패키지와 모듈기판 사이의 Z-인터커넥트는 공통의 메모리 어셈블리 기판과 모듈기판 사이의 와이어 본딩에 의해서 만들어진다. 이러한 일부의 실시예에 있어서, 각각의 스택 내의 하부 패키지는 공통의 메모리 어셈블리 기판의 하부 표면으로 부착되고 와이어 본딩으로 연결되며, 각각의 스택의 상부 패키지는 공통의 메모리 어셈블리 기판의 상부표면으로 뒤집히고 부착되며 와이어 본딩으로 연결된다.
본 발명의 다른 일반적인 특성은 모듈기판의 상부표면의 일부 상에 장착된 CPU, GPU 또는 ASIC와 같은 프로세서를 포함하는 멀티-패키지 모듈(multi-package module)과 프로세서가 장착되어진 부위에 인접한 모듈기판의 부위 상으로 장착되어진 다수의 스택된 다이 메모리 패키지(stacked die memory package)들을 특징으로 한다. 어떤 실시예에 있어서, 프로세서는 중심에서 또는 중심근처에서 모듈기판 표면의 부위 상으로 장착되어지고, 스택된 다이 메모리 패키지들은 프로세서 마운팅 부위의 한쪽 측면 또는 더욱 일반적으로는 모듈기판 표면의 프로세서 마운팅 부위의 반대편 측면으로의 표면의 부위 상으로 장착되어진다. 어떤 실시예에 있어서, 메모리 모듈은 프로세서 마운팅 부위에 인접한 모듈기판 표면의 부위 상으로 장착되어진다.
본 발명의 특성에 따르면, 각각의 메모리 패키지 내의 스택된 다이(stacked die)는 메모리 패키지 기판으로 와이어 본딩되어지고, 메모리 패키지와 모듈기판 상의 Z-인터커넥트는 메모리 패키지 기판과 모듈기판 사이의 와이어 본딩에 의해서 만들어진다.
또한 본 발명의 이러한 특성에 따르면, 히트 슬러그는 프로세서의 꼭대기(top)와 모듈의 꼭대기 사이의 체적을 점유할 수도 있다. 모듈의 꼭대기에서, 히트 슬러그(heat slug)는 더 넓은 히트 스프레더(heat spreader)와 접촉할 수도 있거나 또는 히트 슬러그는 더 넓은 히트 스프레더로서 모듈을 꼭대기에서 형상화되어질 수도 있다.
본 발명의 이러한 특성에 따르면, 메모리 패키지들은 LGA 타입 패키지로 될 수도 있다. LGA 메모리 패키지와 모듈 기판의 사이의 Z-인터커넥션은 각각의 LGA 메모리 패키지 기판과 모듈기판 사이의 와이어 본딩에 의해서 만들어질 수도 있다.
본 발명의 다른 특성은, 모듈기판을 제공하고, 프로세서를 제공하고 메모리 패키지를 제공하며, 기판의 표면 상에 프로세서를 장착하고, 기판의 표면 상으로 또는 기판의 표면에 걸쳐서 메모리 패키지를 장착하고, 메모리 패키지와 모듈기판의 Z-인터커넥션을 만드는 와이어 본딩을 형성함에 의해서, 다수의 메모리 패키지와 프로세서를 포함하는 멀티-패키지 모듈을 만드는 방법을 특징으로 한다.
이러한 방법의 어떤 실시에에 있어서, 프로세서는 모듈 기판의 하부표면 상에 장착되어지는데, 즉 예를 들어 마더보드(motherboard) 상으로 모듈의 연결을 위하여 솔더 볼(solder ball)이 부착되어지는 기판 상으로 장착되어지고, 이러한 실시예에 있어서 기판의 프로세서 부착부위는 솔더 볼 패드(solder ball pad)를 포함하지 않는 하부 기판표면의 부위 내에 있다. 다른 실시예에 있어서, 프로세서는 모듈기판의 상부표면 상에 장착되어지는데, 즉 에를 들어 마더보드로 모듈의 연결을 위하여 솔더 볼이 부착되어지게 되는 표면의 반대편 표면 상으로 장착되어진다.
어떤 실시예에 있어서, 메모리 패키지들은 메모리 패키지 어셈블리로서 또는 메모리 패키지 스택으로서 제공되어지고, 공통의 메모리 어셈블리 기판 또는 공통의 메모리 스택 기판과 모듈기판 사이에 와이어 본딩을 형성함에 의해서 Z-인터커넥션이 만들어진다.
멀티-패키지 모듈을 만들기 위한 본 발명에 따르는 방법에 있어서, 어떠한 다양한 패키지 또는 패키지 스택 또는 패키지 어셈블리들은 어셈블리 프로세서 내의 다양한 스테이지에서 용이하게 테스트되어질 수도 있어서, 명세서 내에서 테스트되어지지 않을 때 구성부품들이 추가적인 구성부품과 결합되어지기 전에 버려질 수 있도록 한다. 본 발명에 따르는 방법의 특별한 장점은 설립된 제작 기본시설(manufacturing infrastructure)의 사용과, 표준 메모리와 프로세서 구성부품의 사용과, 낮은 제작비용과 디자인적 유연성을 포함하는 것이다. 결과적인 멀티패키지 모듈은 허용된 풋프린트(footprint)와 두께의 크기 내에 있다.
다음의 설명과 관련하여 이해되어지는 바와 같이, 추가적인 프로세스 스텝들이 본 발명에 따른 멀티패키지 모듈을 완료하도록 채택되어지게 된다.
본 발명에 따르는 멀티패키지 모듈은 컴퓨터, 전기통신 장비와 그리고 일반용 및 산업용 전자장치를 만드는데 사용되어질 수 있다.
도 1은 멀티패키지 모듈 기판의 하부 측면에 부착된 프로세서 유닛(processor unit)과 상부 측면에 부착된 메모리 패키지(memory package)를 가지는 종래의 멀티 패키지 모듈의 단면도의 개략적인 모습
도 2는 본 발명의 특징에 따르는 멀티패키지 모듈기판의 하부측면에 부착된 프로세서 유닛과 상부측면에 부착된 메모리 패키지를 가지는 멀티패키지 모듈의 실시예의 단면도의 개략적인 모습
도 3은 도 4C, 5C 및 6C의 예시에서 도시되어진 본 발명의 다양한 실시예에서 사용하는데 적절한 배열로 된 메모리 패키지 스택(memory package stack)의 단면도의 개략적인 모습
도 4A는 도 4C에서 도시되어진 바와 같은 본 발명의 실시예의 도 4B의 시례에서 도시되어진 멀티패키지 모듈 기판과 함께 사용되는데 적절한, 본 발명의 일 특성에 따르는 스택된 메모리 패키지 어셈블리(stacked memory package assembly)의 단면도의 개략적인 모습
도 4B는 본 발명의 일 특성에 따르는 멀티패키지 모듈에서 사용되는데 적절한 중간에 장착된 프로세서 유닛(medially -mounted processor unit)을 포함하는 멀티패키지 모듈 기판의 단면도의 개략적인 모습
도 4C는 본 발명의 일 특성에 따르는 멀티패키지 모듈의 단면도의 개략적인 모습
도 5A는 도 5C에서 도시되어진 바와 같은 본 발명의 실시예의 도 5B에의 실례에서 도시되어진 바와 같은 멀티패키지 모듈 기판과 함께 사용되기에 적절한, 본 발명의 다른 특성에 따르는 스택된 메모리 패키지 어셈블리의 단면도의 개략적인 모습
도 5B는 본 발명의 특성에 따르는 멀티패키지 모듈에서 사용되는데 적절한 중간에 장착된 프로세서 유닛을 포함하는 멀티패키지 모듈기판의 단면도의 개략적인 모습
도 5C는 본 발명의 특성에 따르는 멀티패키지 모듈을 통한 단면도의 개략적인 모습
도 6A는 도 6C에서 도시되어진 바와 같이 본 발명의 실시예의 도 6B의 실례에서 도시되어진 멀티패키지 모듈기판과 함께 사용되는데 적절한, 본 발명의 다른 특성에 따르는 스택된 메모리 패키지 어셈블리의 단면도의 개략적인 모습
도 6B는 본 발명의 특성에 따르는 멀티패키지 모듈에서 사용되는데 적절한 중간에 장착된 프로세서 유닛(medially-mounted processor unit)을 포함하는 멀티패키지 모듈기판의 단면도의 개략적인 모습
도 6C는 본 발명의 특성에 따르는 멀티패키지 모듈의 단면도의 개략적인 모습
도 7은 도 8과 도 9의 실례에서 도시되어진 본 발명의 실시예들에서 사용되는데 적절한 배열 내의 메모리 패키지 스택의 단면도의 개략적인 모습
도 8은 본 발명의 다른 특성에 따르는 멀티패키지 모듈의 단면도의 개략적인 모습
도 9는 본 발명의 추가적인 특성에 따르는 멀티패키지 모듈의 단면도의 개략적인 모습
도 10은 도 11에서 도시되어진 본 발명의 실시예의 도 6B에서 실례로 도시되어진 멀티패키지 모듈기판과 함께 본 발명의 일 특성에 따르는 사용에 적합한, 스택된 다이 메모리 패키지(stacked die memory package)의 모습
도 11은 본 발명의 추가적인 특성에 따르는 멀티패키지 모듈을 통한 단면도의 개략적인 모습
<도면의 주요부분에 대한 부호의 설명>
116,136 : 모듈 기판(module substrate) 118 : 솔더 볼(solder ball)
134 : 다이(die) 135 : 메모리 패키지 기판
본 발명은 발명의 다양한 실시예들을 도시하고 있는 첨부된 도면들과 관련하여 자세하게 기술되어진다. 도면들은 본 발명의 특성과 다른 특징 및 구성과 관련하여 개략적으로 도시하고 있으며, 스케일에 맞게 도시되지는 않았다. 보다 명확한 도면의 제공을 위하여, 도면들은 본 발명을 이해하는데 필요하지 않지만 본 발명이 속하는 분야에서 명확하게 이해되어질 수 있는 디자인과 기술적인 상세는 포함되지 않았다. 또한, 보다 명확한 도면의 제공을 위하여, 본 발명의 실시예들을 도시하고 있는 첨부도면들은, 비록 모든 도면들에서 용이하게 파악될 수 있지만, 다른 도면들에서 도시된 구성요소에 대응되는 요소들을 특별하게 다시 도면부호를 부기하지는 않았다. “상부(upper)”, “하부(lower)”, “꼭대기(top)”, “바닥(bottom)”, “오른쪽(right)” 그리고 “왼쪽(left)” 등과 같은 방향과 관련된 용어들은 도면에서 도시된 방향과 관련하여 편의적으로 채택되어졌으며, 명확하게 이해할 수 있는 바와 같이 어떠한 실시예들도 도면들에서 도시된 것과 다른 방향(예를 들어, 거꾸로(upside down))을 채택할 수도 있다.
도 1로 돌아와서, 멀티패키지 모듈 기판(multipackage module substrate)의 하부측면(lower side)에 부착되어진 프로세서 유닛(processor unit)과 상부측면(upper side)에 부착되어진 메모리 패키지(memory package)를 가지는 종래의 멀티패키지 모듈의 단면도도 도면부호 (10)에서 도시되어진다. 모듈은 “다이-업(die-up)” 형상으로 창작되어진 프로세서 플립 칩(processor flip chip)을 가진다. 모듈 기판(module substrate, 116, 136)은 절연체 층(dielectric layer)의 “상부” 및 “하부” 표면에 걸쳐서 패턴된 전기적 전도성 트레이스 층(patterned electrically conductive trace layer)을 포함하는 라미네이트(laminate)이다. 선택된 상부 및 하부 트레이스(trace)들은 절연체 층을 통과하는 바이아스(vias)에 의해서 연결되어진다. 예를 들어 (도시되지 않은) 마더보드(mother board)로의 솔더 리플로우(solder reflow)에 의한 연결을 위하여, 솔더 볼(solder ball, 118)들은 모듈 기판의 하부표면 내의 선택된 트레이스 상의 두 번째 레벨 인터콘넥트 사이트에 부착되어진다.
프로세서(120)는 모듈기판(116)의 하부표면의 프로세서 마운팅 부위(processor mounting portion) 상으로 장착되어진다. 이러한 실례에서 도시되어진 바와 같이, 프로세서(120)는 플립-칩 형상(flip-chip configuration)을 가지며, 이는 모듈기판의 하부 표면 내의 선택된 트레이스 상의 (도시되지 않은) 인터컨넥트 사이트(interconnect site)로 볼 또는 범프(128)에 의해서 전기적으로 연결되어진 다이(die, 124)를 포함한다. 다수의 메모리 패키지(130,130')는(일반적으로 4개의 메모리 패키지가 되며, 두개는 도 1에서 도시되어진다) 모듈기판(136)의 상부표면 상에 장착되어진다. 도 1에서 도시된 실시예에 있어서, 메모리 패키지들은 소우-싱귤레이티드 볼 그리도 어레이(saw-singulated ball grid array, BGA)이다. 특히 BGA 패키지(130)와 관련하여, 각각의 BGA 패키지들은 접착제를 이용하여 메모리 패키지 기판(135)으로 부착되어진 다이(die, 134)를 포함한다. 패키지 기판은 절연체 층의 상부표면과 하부표면 상에 패턴된 전기적으로 전도성 트레이스를 가지는 멀티-메탈 층 레이네이트(multi-metal layer laminate)이며 (두개이상의 금속 층을 가지며, 일반적으로 두개이상의 금속 층을 가진다), 선택된 상부트레이스 및 하부트레이스는 절연체층을 통한 바이어스(vias)에 의해서 연결되어진다. 상부로 향하는 다이의 활성표면(active surface)은 와이어 본드(wire bond, 132)에 의해서 패키지 기판(135)의 다이 부착 (상부) 표면 상의 트레이스에 전기적으로 연결되어진다. 다이의 활성표면과 와이어 본드는 밀봉제(encapsulant, 137)에 의해서 보호되어진다. 패키지 기판(135)의 볼 부착 (하부) 표면 상의 솔더 볼 패드로 부착되어진 솔더 볼(solder ball, 138)은 모듈기판(136)의 상부 표면 내의 (도시되지 않은) 솔더 볼 패드에 솔더 리플로우(solder reflow)에 의한 전기적 연결을 위해 제공되고, BGA는 접착제 언더필 재료(adhesive underfill material)를 이용하여 부착되어진다. 또한, 예를 들어 수동장치(passive device, 119)들은 모듈기판(116)의 상부표면 내의 트레이스에 부착되어지고 전기적으로 연결되어진다. 또한, 도 1에서 도시되어진 실례에 있어서, 히트 스프레더(hear spreader, 114)는 접착제(115,115')를 이용하여 BGA 패키지(130,130')의 상부 표면에 부착된다. 프로세서가 GPU인 도 1의 실례에서 도시된진 바와 같은 모듈은, 10.5 mm X 10.5 mm GPU와 12 mm X 12 mm 메모리 BGA 패키지를 가지며, 약 31 mm X 31 mm의 모듈 풋프린트(footprint)와 약 3.2 mm 이상의 전체적인 프로파일 두께를 가질 수도 있다.
도 1에서 도시되어진 형상은 절충안과 단점 뿐만 아니라 특정의 장점과 이점을 제공할 수도 있다. 특히, 솔더 볼(solder ball)로의 프로세서 칩의 연결을 위하여 어떠한 바이어스(vias)도 필요하지 않기 때문에, 예를 들어 모듈기판의 아래쪽 상의 플립 칩 프로세서(flip chip processor)의 위치는 높은 전기적 성능을 제공하는데, 즉 칩과 볼 연결(chip-to-ball) 연결은 전기적 파라시틱(eletrical parasitics)을 피하면서 포인트-대-포인트(point-to-point)가 될 수 있다. 또한, 모듈기판의 아래쪽 상의 플립 칩 프로세서의 위치는 얇은 모듈을 제공할 수 있는데, 이는 프로세서가 볼과 마더보드(motherboard)사이의 공간을 점유하고 어떠한 오버헤드 두께(overhead thickness)를 추가하지 않기 때문이다. 한편, 모듈기판의 솔더 볼 부착 표면 상의 프로세서 위치는 솔더 볼의 부착을 허용하는 기판의 면적을 제한한다. 또한, 이러한 것은 표준 공정(standard process)이 아닌 솔더 범핑(solder bumping) 이후에 웨이퍼 티닝(wafer thinning)을 필요로 하고, 요구되어질 수 있는 0.2mm 칩 두께는 달성하는데 어렵다. 나아가, 웨이프 티닝(wafer thinning) 상의 실제적인 제한은 미세한 볼 피치(finer ball pitch) (그리고 더 작은 볼)의 채택을 제한하며, 이는 프로세서 칩의 풋프린트의 증가없이 인풋과 아웃풋 컨넥티버티(input and output connectivity, I/O)를 증가시키는데 필요하게 된다. 메모리와 수동 구성부품(passive component)은 확립된 표면 마운팅 기술(surface mount technique)을 이용하는 기판의 상부표면 상에서 조립되어질 수 있고, 메모리 패키지들은 마운팅 이전에 테스트되어질 수 있다 (그리고 시방서 이하의 패키지들은 버려질 수도 있다.). 다른 한편으로, 표준 패키지 풋프린트는 모듈기판의 상부표면 상에 장착되어질 수 있는 메모리 패키지의 개수를 네 개로 제한한다. 또한, 메모리 패키지들은 솔더 볼 연결의 만족스러운 보드 레벨 신뢰성을 제공하도록 언더필(underfill)되어져야만 하고, 메모리 패키지 언더필 프로세서(memory package underfill process)는 느리고 비싸게 될 수 있다. 히트 스프레더(hear spreader)는 모듈로부터 일정한 열을 제거할 수 있지만, 히트 스프레더의 어떠한 부분도 메모리 칩과 접촉하지 않고, 예를 들어 CPU의 경우에는 상당한 양의 열을 생성할 수도 있는 프로세서 칩으로부터 떨어져 있기 때문에 열 제거는 아주 효과적이지는 않다.
도 2는 본 발명의 특성에 따르는 멀티패키지 모듈기판의, 도 1에서 일반적으로 도시되어진 하부측면(lower side)에 부착되어진 프로세서 유닛(processor unit)과 (모듈은 “다이-업(die-up)” 형상으로 장착되어진 프로세서 플립 칩을 가진다) 상부측면(upper side)에 부착되어진 메모리 LGA 패키지를 가지는, 도면부호 (20)의 멀티패키지 모듈의 실시예의 단면도를 개략적으로 도시하고 있다.
도 2에서 도시된 실시예에 있어서, 모듈기판(module substrate, 216,236)은
솔더 리플로우(solder reflow)에 의한 연결을 위하여 예를 들어 (도시되지 않은) 마더보드(motherboard)에 솔더볼(218)이 부착되어지는 “하부(lower)”표면을 가진다. 프로세서(220)는 모듈(216)의 하부표면의 프로세서 마운팅 부위 상으로 장착되어진다. 이러한 실례에서 도시되어진 바와 같이, 프로세서(220)는 플립-칩 형상(flip-chip configuration)을 가지며, 볼 또는 범프(bump, 228)에 의해서 모듈기판의 하부표면 내의 (도시되지 않은) 인터컨넥트 사이트(interconnect site)에 전기적으로 연결되어지고, 접착제 언더필 재료(adhesive underfill material, 225)를 이용하여 표면에 부착되어진 다이(die, 224)를 포함한다. (일반적으로 네 개의 메모리 패키지를 포함하며, 두개는 도 2에서 도시되어진) 다수의 메모리 패키지(230,230')는 모듈기판(236)의 상부표면 상에 장착되어진다. 도 2에서 도시된 실시예에 있어서, 메모리 패키지는 뒤집혀진 소우-싱귤레이티드 랜드 그리드 어레이(inverted saw-singulated land grid array, LGA) 패키지이다. 특히 LGA 패키지(230)와 관련하여, 각각의 LGA 패키지는 접착제를 사용하여 메모리 패키지 기판(memory package substrate, 235)에 부착되어진 다이(234)를 포함한다. 패키지 기판은 절연체 층(dielectric layer)의 상부표면과 하부표면 상의 패턴된 전기전도적 트레이스(patterned electrically conductive trace)를 가지는 두개의 금속 층 라이네이트(two-metal layer laminate)이며, 선택된 상부 트레이스 및 하부 트레이스는 절연체 층을 통하여 (도시되지 않은) 바이어스(vias)에 의해서 연결되어진다. 아랫방향으로 향하는 다이의 활성표면은 와이어 본드(wire bond, 232)에 의해서 패키지 기판(235)의 다이 부착 (아래쪽) 표면 상의 트레이스에 전기적으로 연결되어진다. 다이의 활성표면과 와이어 본드는 밀봉제(encapulant, 237)에 의해서 보호되어진다.
도 2와 관련하여, 뒤집혀진 메모리 LGA 패키지(inverted memory LGA package, 230,230')는 밀봉제(237)의 표면과 모듈기판(236)의 상부표면 사이에 접착제 재료(215,215')을 이용하여 모듈기판(236)에 부착되어지고, 패키지 기판(235)의 상부표면 상의 와이어 본딩 패드(wire bond pad)에 부착되어진 와이어 본드(wire bond, 238)는 모듈기판(236)의 상부표면 내의 와이어 본딩 패드로의 전기적 연결을 위하여 제공된다. 또한, 예를 들어 패시브장치(passive device, 219)는 모듈기판(216)의 상부표면 내의 트레이스(trace)에 부착되어지고 전기적으로 연결되어진다. 또한, 도 2에서 도시된 실시예에 있어서, 히트 스프레더(hear spreader, 214)는 모듈기판의 상부표면 상으로 장착되어지고, 메모리 LGA 패키지(230,230')을 커버(cover)하고, 메모리 LGA 패키지와 히트 스프레더의 부착 암(attachment arm)들은 밀봉제 재료(encapsulant material, 217)를 이용하여 밀봉되어진다. 프로세서가 CPU인 도 2의 실례에 의해 도시되어진 모듈(module)은, 10.5 mm X 10.5 mm의 GPU와 12 mm X 12 mm의 메모리 BGA 패키지를 가지며, 약 31 mm X 31 mm의 모듈 풋프린트와 약 2.8mm 이상의 전체적인 프로파일 두께(profile thickness)를 일반적으로 가질 수도 있다.
도 1의 실례에서와 같이, 도 2에서와 같은 형상을 가지는 실시예는 모듈기판의 두 번째 레벨의 인터커넥트 솔더 볼 (하부) 표면 상에 장착되어진 프로세서를 가진다. 따라서, 얇은 모듈(thin module)을 제공할 수 있고, 전기적 패러시틱(electrical parasitics)을 피하고 프로세서 내의 높은 전기적 성능을 제공하면서 프로세서 칩과 솔더 볼의 포인트-대-포인트 연결(point-to-point connection)을 위하여 제공된다. 그러나, 도 1의 실례에서와 같이, 솔더 볼의 부착을 허용하는 기판의 부위는 제한되어지고, 웨어퍼 티닝(wafer thinning)이 요구되어진다. 또한 도 1의 형상에서와 같이, 도 2의 실시예들은 확립된 기법(established technique)과 프로세싱 기반시설(processing infrastructure)을 이용하여 구성되어질 수 있지만, 모듈마다 네 개의 메모리 패키지를 가지도록 제한되어진다. 비록 LGA 형식에서의 메모리 팩키징은 표준이 아니지만, 용이하게 입수도어질 수 있고, 표준 칩 스케일(standard chip scale, CSP) 패키지보다 더 낮은 비용 기반을 가진다. 도 2에서와 같은 실시예 내의 모듈된 히트 스프레더(hear spreader)는 도 1에서 도시된 히트 스프레더 보다 낮은 비용을 가지며 더욱 효과적이 될 수 있다. 메모리 패키지는 모듈기판에 연결되는 솔더 볼을 필요로 하지 않고 따라서 어떠한 언더필(underfill)을 필요로 하지 않는 LGA타입이기 때문에, 도 2의 실례에 따라서 실시되어진 본 발명은 전체적으로 더 얇은 모듈 프로파일과, 더 넓은 레벨의 신뢰성과 덜 시간 소모적이고 비용이 덜 드는 장착 공정을 제공할 수 있다. 상기에서 기술되어진 바와 같이, 도 2에서 구현된 본 발명은 도 1에서와 같은 풋프린트(footprint)를 가지는 모듈을 제공할 수 있지만, 전체적으로 더 얇은 모듈 프로파일을 제공할 수 있다.
도 3은 도 4C, 5C 그리고 6C의 실례로서 도시되어진 것과 같은 본 발명의 다양한 실시예에서 사용되는데 적합한 배열로 된 도면부호 (30)으로 표시된 메모리 패키지 스택의 단면도를 개략적으로 도시한 것이다. 도 3과 관련하여, 메모리 패키지 스택(30)은 공통의 패키지 스택(34) 상으로 장착되어진 두개의 BGA 타입 패키지(32,36)를 포함한다. 각각의 BGA 패키지 내의 다이는 접착제를 이용하여 패키지 기판의 다이 부착표면에 부착되어진다. 각각의 BGA 패키지 내의 다이의 전기적 연결은, 다이의 활성표면 상의 (도시되지 않은) 와이어 본드 패드(wire bond pad)와 그리고 BGA 패키지 기판의 다이 부착표면 상의 와이어 본딩 사이트 사이의 와이어 본딩(wire bond)에 의해서 만들어지고, 와이어 본딩(wire bond)과 활성표면은 밀봉재료(encapuslation material)에 의해서 보호되어진다. 솔더 볼의 배열(array)은 BGA 패키지 기판의 반대편 표면 상의 솔더볼 패드에 부착되어지고, 공통의 메모리 스택 기판으로의 각각의 메모리 BGA 패키지의 연결은 예를 들어 (패키지 32를 위해서는) 솔더 리플로우 사이트(solder reflow site, 33)와 (패키지 36을 위해서는) 솔더 리플로우 사이트(35)로 솔더 볼의 솔더 리플로우에 의해서 만들어진다. 스택(stack) 내의 패키지들 중 하나는 “뒤집혀진(inverted)”것, 즉 스택(30) 내의 패키지(36)인데, 패키지 기판의 볼 배열 부착표면(ball array attachment surface)은 위쪽방향으로 향한다. 각각의 밀봉체(encapulation)의 표면(31,37)은 메모리 BGA 패키지 스택(30)의 “상부”표면(31)과 “하부”표면(37)을 구성한다.
도 4A는 도 4C의 실례에서 도시된 본 발명의 실시예의 도 4B의 실례로서 도시되어진 멀티패키지 모듈기판(multipacakge module substrate)과 함께 사용되는데 적합한, 본 발명의 일 특성에 따르는 스택된 메모리 패키지 어셈블리(stacked memory package assembly, 40)의 단면도의 개략적인 모습이다. 여기서, 다수의 메모리 패키지 스택(30,30')은 어셈블리 내의 모든 스택을 위한 패키지 스택 기판으로서 사용되는 공통의 스택 어셈블리 기판(34)에 의해서 연결되어진다(본 발명에 따르는 패키지 어셈블리 내에는 네 개 또는 그 이상의 상기 스택이 있을 수도 있다). 도면들은 각각 두개의 패키지의 두개의 스택을 도시하고 있는데, 즉 스택(30)에는 패키지(32,36)가 있고, 스택(30')에는 패키지(32',36')가 있다. 도면들에서 도시된 것 뒤쪽의 추가적인 두개의 스택(stack)은 메모리 패키지 어셈블리(40) 내에 8개의 메모리 BGA 패키지를 제공하도록, 공통의 스택 어셈블리 기판에 연결되어질 수도 있다. 스택(30,30')은 도 3과 관련하여 기술되어진 바와 같이 구성되어진다. 각각의 밀봉체(encapsulation)의 표면(31,31',37,37')은 스택된 메모리 패키지 어셈블리(3)의 상부표면(31,31')과 하부표면(37,37')을 구성한다.
도 4B는 본 발명의 일 특성에 따르는 멀티패키지 모듈에서 사용되는데 적합한 중간에서 장착된 프로세서 유닛(medially-mounted processor unit)을 포함하는, 도면부호 (42)로 표시된 멀티패키지 모듈 기판의 단면도를 개략적으로 도시한 것이다. 도 4B와 관련하여, 모듈기판(44)은 당업자들에게 일반적으로 이해도어지는 바와 같이 (도시되지 않고, 아래에서 언급된) 전기적 트레이스(electrical trace)와 본딩 패드(bonding pad)를 가지는 하부표면(45)과 상부표면(43)을 가지도록 제공되어진다. (여기서는 플립 칩의 “다이-업(die-up)”형상으로 된) 프로세서(420)는 모듈기판(44)의 상부표면(43)의 프로세서 마운팅 부위 상으로 장착되어진다. 프로세서는 볼 또는 범프(bump, 428)에 의해서 상부 모듈기판 표면(43)의 프로세서 마운팅 부위 상의 (도시되지 않은) 인터커넥트 사이트(interconnect site)에 전기적으로 연결되어지고, 접착제 언더필 재료(adhesive underfill material, 425)를 이용하여 기판에 부착되어진 다이(die, 424)를 포함한다. 예를 들어 패시브 장치(passive device, 46)는 상부 모듈 기판 표면(43) 상으로 추가적으로 장착되어질 수도 있다.
도 4C는 본 발명의 일 특성에 따르는 멀티패키지 모듈(400)의 단면도를 개략적으로 도시하고 있다. 도 4C에서 도시되어진 바와 같이, 도 4A에서와 같이 스택된 메모리 패키지 어셈블리는 그 위에 장착된 프로세서와 패시브 장치를 가지는 모듈 기판에 걸쳐서 장착되어진다. 메모리 패키지 어셈블리는, 프로세서(도 4B의 421)의 상부표면과 스택된 메모리 패키지 어셈블리(40)의 하부표면(37,37')의 중간부위 사이의 접착제(413)를 이용하여 프로세서에 부착되어지고 이에 걸쳐서 정렬되어진다. 메모리 패키지와 모듈기판 사이의 Z-인터컨넥트는 메모리 패키지 어셈블리 기판(34)의 상부표면 상의 와이어 본드 패드(wire bond pad)와 모듈기판의 상부표면 상의 와이어 본딩 사이트(wire bonding site, 도 4B에서 47)를 연결하는 와이어 본드(wire bond, 416)에 의해서 만들어진다. 밀봉재료(encapsulant material, 417)에 의해서 상기 어셈블리는 기계적으로 안정되어지고, Z-인터컨넥트 와이어 본드(416)는 보호되어진다. 솔더 볼(solder ball, 418)들은 모듈 기판의 하부표면(45) 내의 솔더 볼 사이트(solder ball site)에 어레이(array)로 부착되어진다. 완성된 모듈(400)의 예를 들어 (도시되지 않은) 마더보드와 같은 사용을 위한 장치로의 연결은 솔더 볼(solder ball, 418)의 솔더 리플로우(solder reflow)에 의해서 만들어진다.
프로세서가 GPU인 도 4C의 실례에서 도시되어진 것과 같은 모듈은, 10.5mm X 10.5mm의 GPU와 표준 12mm X 12mm의 CSP 메모리 패키지를 가지며, 약 31mm X 31mm의 풋프린트와 약 5.2mm와 같은 전체적인 프로필 두께(profile thickness)를 일반적으로 가질 수도 있다.
도 4A, 4B 그리고 4C에서 실례로 된 본 발명은 여러 가지 장점을 제공한다. 예를 들어, 모듈기판의 상부표면 상의 (그래픽 프로세서, 또는 CPU 또는 ASIC와 같은) 프로세서의 배치는 솔더 볼 어레이를 위한 더 큰 표면적을 제공할 뿐만 아니라 더 작은 솔더 볼 크기와 따라서 마더보드로의 연결에서의 솔더 볼 피치로의 방해가 되는 어떠한 두께도 제거할 수 있다. I/O 연결 상에서 현저하게 증가된 개수는 더 작은 솔더 볼 피치로서 만들어질 수 있다. 예를 들어, 메모리 BGA 패키지는 표준 메모리 칩 스케일 패키지(standard memory chip scale package, CSPs)가 될 수도 있고, 표준 표면 장차 기법을 이용하여 메모리 패키지 어셈블리 기판의 대향된 표면 상에서 장착되어질 수 있고, 다음으로 메모리들은 모듈기판 상의 어셈블리로 인도(committing)되기 전에 명세표에 충족되도록 모두 테스트되어질 수 있다. 또한, 모듈기판 상으로 테스트된 메모리 패키지를 설치하기 이전에, 프로세서는 모듈기판 상에서 테스트되어질 수 있다. 공통의 메모리 패키지 어셈블리 기판과 모듈기판 사이의 와이어 본딩에 의한 Z-인터컨넥트는 신속하고 효과적이며 비용이 저렴하다. 공통의 메모리 패키지 어셈블리 기판 상의 메모리 패키지의 어떠한 언더필링(underfilling)도 요구되어지지 않는데, 기계적인 보강이 다음의 밀봉 이후의 어셈블리에 의해서 제공되어지기 때문이다. 스택된 메모리 어셈블리 패키지는 8개의 메모리 패키지(각각 두개의 패키지의 4개의 스택) 또는 큰 풋프린트 모듈에서 그 이상을 (예를 들어 각각 두개의 패키지의 6개의 스택에서 12개의 패키지들) 가질 수 있다. 이러한 것은 높은 속도와 프로세서에 인접한 높은 메모리 성능을 제공하며, 이는 예를 들어 높은 속도 또는 높은 성능의 그래픽 어플리케이션을 위하여 특히 유용할 수 있다. 메모리 패키지의 주어진 개수와 배열을 위하여, 완성된 모듈의 전체적인 풋프린트 크기를 변경시킴이 없이 다양한 다이 크기를 가지는 어떠한 다양한 프로세서도 사용되어질 수 있다. 플립-칩 다이-다운 형상(filp-chip die-down)의 프로세서를 가지는 것은 표준화된 볼-아웃 풋프린트(ball-out footprint)를 위하여 제공되어질 수 있다. 각각 두개의 4개의 스택에서 8개의 메모리 패키지를 가지는 도 4C에서와 같은 모듈은 도 1의 실례에서와 같은 풋프린트를 가질 수 있지만, 모듈은 더 두껍게 되며, 그 냉각성능(cooling capacity)은 비교에 의해서 현저하게 감소되어질 수 있다.
도 5A는 도 5C에서 도시되어진 본 발명의 실시예에서 도 5B의 실례로 도시되어진 멀티패키지 모듈 기판과 함께 사용되는데 적합한, 본 발명의 다른 특성에 따르는 도면부호 (50)의 스택된 메모리 패키지 어셈블리(stacked memory package assembly)의 단면도를 개략적으로 도시한 것이다. 도 5A와 도 4A의 비교로부터 더욱 명백한 바와 같이, 스택된 메모리 패키지 어셈블리(50)는 어셈블리(50) 내에서 공통의 스택 어셈블리 기판(54)이 각각의 스택(30,30') 사이에 간격(interval)을 제공하는 광범위한 중간부위(51)를 가진다는 것을 제외하고는, 스택된 메모리 패키지 어셈블리(40)과 실질적으로 유사하다. 본 발명의 이러한 특성에 따르면, 중간섹션(51)에 의해서 제공되어진 간격(interval)은 충분히 넓어서 도 5B의 실례에서 도시되어진 바와 같이 멀티패키지 모듈기판(52) 상의 프로세서(420)의 풋프린트(footprint)를 수용할 수 있다. 즉, 스택된 메모리 패키지 어셈블리(50)가 프로세서(420)에 걸쳐서 정렬되어지고, 멀피패키지 모듈기판(52)의 상부표면(43)과 접촉하도록 되어질 때, 메모리 스택(30,30')은 모듈 기판 표면의 프로세서 마운팅 부위의 한쪽 측면 또는 다른 쪽 측면에 전체적으로 모듈기판 표면(43)의 부위에 걸쳐서, 즉 다이(420)의 풋프린트 바깥쪽에 위치되어진다. 도 5C에서 도시되어진 바와 같이, 모듈기판 표면의 프로세서 마운팅 부위와 전체적으로 겹침이 없이 그리고 장착된 프로세서(420)와 기계적으로 간섭됨이 없이, 스택된 메모리 패키지 어셈블리(50)의 하부표면(37,37')은 모듈기판 표면의 이러한 더욱 측면적으로 위치된 부위(도 6C의 도면부호 43)에 접착제를 사용하여 부착되어질 수 있다. 도 4C의 멀티패키지 모듈에서와 같이, 메모리 패키지와 모듈 패키지 사이의 Z-인터컨텍트는 메모리 패키지 어셈블리 기판(54)의 상부표면 상의 와이어 본드 패드(wire bond pad)와 모듈기판의 상부표면(43) 상의 와이어 본딩 사이트(wire bonding site)를 연결하는 와이어 본드(wire bond, 513)에 의해서 만들어진다. 밀봉재료(encapsulant material, 517)에 의해서, 어셈블리들은 기계적으로 안정화되어지고 Z-인터컨넥트 와이어 본드(516)는 보호되어진다. 솔더 볼(518)들은 모듈기판의 하부표면(45)의 내의 솔더 볼 사이트로 어레이(array)되어 부착되어진다. 예를 들어, (도시되지 않은) 마더보드와 같은 사용을 위한 장치로 완성된 모듈(500)의 연결은 솔더 볼(518)의 솔더 리플로우(solder reflow)에 의해서 만들어진다.
프로세서가 GPU인 도 5C의 실례에 의해서 도시된 것과 같은 모듈은, 10.5mm X 10.5mm의 GPU와 표준 12mm X 12mm의 CSP메모리 패키지를 가지는, 약 37.5mm X 37.5mm의 풋프린트와 약 4.9mm의 전체적인 프로필 두께를 일반적으로 가질 수도 있다. 전체적인 모듈면적이 되는 풋프린트 크기의 증가는 도 4C에서의 모듈과 비교하여 약 36% 증가된다.
도 5C에서의 모듈은 도 4와 관련하여 상기에서 기술되어진 것과 같은 장점을 가질 수 있고, 또한 전체적으로 얇은 프로파일의 장점을 가진다. 더욱 중요하게는, 도 6C에서 도시되어진 바와 같이 도 5C의 형상은 매우 효과적인 냉각(cooling)을 위하여 용이하게 적용되어질 수 있다. 도 6A는 도 6C에서 도시되어진 본 발명의 실시예의 도 6B의 실례에서 도시되어진 멀티패키지 모듈기판과 서로 사용되기에 적합한, 본 발명의 다른 특성에 따르는 스택된 메모리 패키지 어셈블리(60)의 단면도를 개략적으로 도시하고 있다.
스택된 메모리 패키지 어셈블리(60)는, 어셈블리(60)에서 공통의 스택 어셈블리 기판(64)의 중간부위가 어셈블리(60)가 모듈기판(52)에 걸쳐서 정렬되어질 때 프로세서(420)에 걸쳐서 위치되어지는 개구부(opening, 61)를 제공하도록 부분적으로 절단되어지는 점을 제외하고는, 스택된 메모리 패키지(50)와 실질적으로 유사하다. 히트 스프레더(heat spreader, 624)는 스택(30,30')에 걸쳐서 정렬되어지고, 히트 스프레더의 하부표면(623,623')과 메모리 스택(30,30')의 상부표면(31,31') 사이에 접착제(615,615')를 이용하여 부착되어진다. 히트 슬러그(heat slug, 626)는 히트 스프레더(624)의 하부표면의 중간부위에 부착되어지거나 또는 이의 일체적인 부분이 된다. 히트 슬러그(626)는 공통의 스택 어셈블리 기판(64)의 중간부위의 개구부(opening, 61)에 의해서 수용되어지고, 스택된 메모리 패키지 어셈블리(60)의 하부표면(37,37')이 접착제(513,513')을 이용하여 모듈기판의 상부표면(43)에 부착되어질 때, 히트 슬러그의 하부표면(627)이 프로세서(420)의 상부표면(도 6B에서 도면부호 421) 근처에서 위치되어지도록 하고 (열전도성 접착제로 될 수도 있는) 접착제(613)를 이용하여 부착되어질 수 있도록 하는 크기로 되어진다. 히트 스프레더(624)의 바닥표면과 히트 슬러그(626)의 바닥 및 측면 표면은, 아래에 놓인 접착제 재료와 밀봉제(encapsulant)와의 우수한 접착과 부착을 제공하는, 블랙 옥사이드(black oxide)를 형성하도록 처리되어진다. 히트 스프레더의 상부 표면(top surface)은 마킹(marking)을 용이하게 하도록 매트 니켈 피니시(matt nickel finish)를 가지도록 처리되어질 수 있다. 도 5C의 멀티패키지 모듈에서와 같이, 메모리 패키지와 모듈기판 사이의 Z-인터콘넥트는 메모리 패키지 어셈블리 기판(64)의 상부표면 상의 와이어 본드 패드와 모듈기판의 상부표면(43) 상의 와이어 본딩 사이트를 연결하는 와이어 본드(wire bond, 516)에 의해서 만들어진다. 밀봉재료(encapuslant material, 617)에 의해서, 어셈블리는 기계적으로 안정화되어지고, Z-인터컨넥트 와이어 본딩(516)이 보호되어진다. 히트 스프레더의 가장자리에서의 노치(notch, 625)들은 히트 스프레더와 밀봉제(encapsulant)를 상호체결하고 층간박리(delamiantion)를 방지하도록 제공되어질 수도 있다. 솔더 볼(solder ball, 518)은 모듈기판의 하부표면(45) 내의 솔더 볼 사이트에 어레이(array)로서 부착되어진다. 예를 들어 (도시되지 않은) 마더보드와 같은 사용을 위한 장치로 완성된 모듈(600)의 연결은 솔더 볼(518)의 솔더 리플로우(solder reflow)에 의해서 만들어진다.
도 6C에서 도시되어진 모듈은, 비록 히트 스프레드의 두께가 전체적인 프로파일 두께로 적은 양이 더해지나, 도 5C와 관련하여 상기에서 기술되어진 장점을 가질 수 있다. 도 6C의 형상의 히트 스프레더는 프로세서로부터 직접적으로 아주 효과적인 열 분산(dissipation)을 제공할 수 있다.
도 7은 도 8과 도 9의 실례를 위하여 도시되어진 것과 같은 본 발명의 다양한 실시예에서 사용되는데 적합한, 도면부호 (70)의 메모리 패키지 스택을 통한 단면도의 개략적인 모습니다. 도 7과 관련하여, 메모리 패키지 스택(70)은 스페이서(723)에 의해서 분리되어지고 동일한 방향으로 적층되어진 (도면에서는 양자 모두 뒤집혀진) 두개의 LGA 타입 패키지(72,76)를 포함한다. 두개의 스택된 LGA 패키지들은 공통의 패키지 스택 기판(74)의 상부표면과 하부 LGA 패키지(72)의 패키지 밀봉체의 아랫방향으로 향하는 표면 사이에 접착제를 이용하여, 공통의 패키지 스택 기판(74) 상으로 장착되어진다. 각각의 LGA 패키지 내의 다이(die)는 접착제를 이용하여 패키지 기판의 다이 부착 표면에 부착되어진다. 각각의 LGA 패키지 내의 다이의 전기적 연결은, 다이의 활성표면 상의 (도시되지 않은) 와이어 본드 패드와 LGA 패키지 기판의 다이 부착표면 상의 와이어 본딩 사이트 사이의 와이어 본드에 의해서 만들어지고, 와이어 본드와 활성표면들은 밀봉재료(encapsulation material)에 의해서 보호되어진다. 공통의 메모리 스택 기판으로 각각의 메모리 LGA 패키지를 연결하는 것은, 각각의 LGA 패키지 기판의 상부 표면 상의 와이어 본드 패드와 공통의 패키지 스택 기판(74) 상의 와이어 본드 사이트(예를 들어, 도면부호 73) 사이의 와이어 본딩(패키지(76)을 위해서는 와이어 본드(726), 패키지(72)를 위해서는 와이어 본드(722))에 의해서 만들어진다. 스페이거(spacer, 723)는 하부 LGA 패키지(72) 기판의 “위쪽으로 향하는(upward facing)”표면(761)과 상부 LGA 패키지(76)의 밀봉체(encapsulation)의 “아래쪽으로 향하는(downward facing)”표면(727) 사이에서 배열되어진다. 스페이스는 와이어 본드(722)의 루프(loop)를 수용하도록 두개의 패키지 사이에 릴리프(relief)를 제공하는데 충분한 두께이다.
예를 들어 비록 스택된 LGA 패키지가 스페이서의 사용을 필요로 하지만, 볼 두께의 구성부품의 없기 때문에, 도 7에서 도시되어진 것과 같은 스택된 LGA 메모리 패키지(70)는 도 3에서 도시되어진 스택된 BGA 메모리 패키지 어셈블리(30) 보다 얇게 될 수 있다. 또한, LGA 기판 상의 와이어 본드 패드는 패키지의 가장자리 근처에 위치되어지고, BGA 패키지에서 요구되어지는 것과 같이 각각의 다이 아래로부터 순환하는 회로(rounding circuity)가 없기 때문에, 스택된 LGA 패키지는 더욱 우수한 속도를 제공한다.
도 8에서 도시되어진 바와 같이, 본 발명의 다른 특성에 따르는 멀티패키지 모듈(800)은, 도 7와 관련하여 일반적으로 기술된, 이격된 스택된 LGA 패키지(76,72)의 도 5B에서 도시되어진 프로세서로서 장착되어지고 구성되어진 모듈기판(82)의 메모리 부착부위 상으로 부착되어짐에 의해서 만들어질 수 있다. 도 8의 형상에 있어서, 모듈기판은 효과적인 도 7의 공통의 메모리 스택 기판(74)이고, 각각의 스택(70) 내의 메모리 패키지들 사이의 Z-인터컨넥션은 모듈기판의 상부표면으로 각각의 LGA 패키지 기판으로부터의 와이어 본드에 의해서 만들어진다. 다른 실시예로서, 솔더 볼(solder ball, 818)은 모듈기판의 하부표면 내의 솔더 볼 사이트에 어레이(array)로서 부착되어지고, 예를 들어 (도시되지 않은) 마더보드와 같은 사용을 위한 장치로 연결은 솔더 볼(818)의 솔더 리플로우에 의해서 만들어진다.
도 8에서와 같은 형상은 도 9의 실례에서 도시되어진 것과 같은 강화된 열 분산(heat dissipation)을 위하여 용이하게 적용되어진다. 도 9로 와서, 멀티패키지 모듈(900)은 도 8에서와 같이 일반적으로 구성되어지나, 도 6A에서와 같이 일반적으로 구성된 히트 슬러그(heat slug, 626)와 (가장자리에서 선택적인 노치(625)를 가지는) 히트 스프레더(heat spreader, 624)가 추가적으로 제공되어진다. 도 9의 실시예에 있어서, 히트 스프레더는 접착제(913)를 사용하여 프로세서의 상부표면에 부착되어진다. 어셈블리는 밀봉재료(encapsulant material, 917)와 예를 들어 모듈기판의 하부표면 상의 (도시되지 않은) 솔더 볼 패드에 부착되어진 솔더 볼(918)의 솔더 리프로우(solder reflow)에 의해서 만들어진 (도시되지 않은) 마더보드(motherboard)로의 연결에 의해서 기계적으로 안정되어진다.
도 9의 멀티패키지 모듈은 도 6C와 또는 예를 들어 도 8과 같은 풋프린트(footprint)를 제공하지만, 도 9의 모듈은 모듈기판 상에서 약 1.725mm 또는 전체적으로 2.925mm 만큼 도 6C의 모듈보다 전체적으로 더 얇은 프로파일을 가질 수 있다.
도 10은 도 11에서 도시되어진 본 발명의 실시예에서 도 6B의 실례로서 도시되어진 멀티패키지 모듈기판과 함께 본 발명의 일 특성에 따라서 사용되는데 적합한, 스택된 다이 메모리 패키지(stacked die memory package, 100)를 도시하고 있다. 본 발명의 이러한 특성에 따르면, 스택된 다이 메모리 패키지(100)는 스택된 제 1 다이(1014)와 제 2 다이(1024)를 포함한다. 패키지는 뒤집혀진 형상(invertd configuration)에 있는데, 즉 다이는 패키지 기판의 “아래방향으로 향하는” 표면에 부착되어진다. 첫 번째 다이(1014)는 다이의 비-활성 표면 상에서 접착제를 이용하여 패키지 기판(1002)의 아랫방향 표면으로 부착되어진다. 첫 번째 다이(1014)는 다이의 활성표면 내의 (도시되지 않은) 와이어 본드 사이트와 기판의 다이 부착 표면 상의 와이어 패드 사이의 와이어 본드(wire bond, 1016)에 의해서 패키지 기판에 전기적으로 연결되어진다. 두 번째 다이(1024)는 다이의 활성표면 내의 (도시되지 않은) 와이어 본드 사이트와 기판의 다이 부착표면 상의 와이어 본드 패드 사이의 와이어 본드(1026)에 의해서 패키지 기판으로 전기적으로 연결되어진다. 어떤 형상에 있어서, 각각의 메모리 다이(1014,1024)는 두개의 대향된 측면을 따라서 배열된 본드 패드를 가지는 사각형 풋프린트를 가지며, 다이는 “크로스-다이(crossed-die)”로서 배열되어질 수도 있다. 또는, 이해되어지는 바와 같이, 더 작은 다이가 더 큰 다이에 걸쳐서 스택되어지면, 일부 ASIC배열에서 일반적인 것과 같은 스택된 다이 사이에서는 다이-대-다이(die-to-die) 와이어 본드 인터커넥트가 만들어질 수 있다. 와이어 본드(1016,1026)와 다이의 활성표면들은, 스택된 다이 패키지(100)의 “아래방향으로 향하는” 측면을 한정하는 밀봉재료(encapsulation material, 1217)에 의해서 보호되어진다. 스택된 다이 패키지는 공통의 기판의 상부표면과 패키지의 아랫방향으로 향하는 표면(1267) 사이에서 접착제(1263)를 이용하여 공통의 기판(1004)에 부착되어진다. 공통의 기판으로 메모리 패키지의 Z-인터커넥션은 패키지의 “위쪽방향으로 향하는” 표면 내의 와이어 본드 패드와 그리고 공통의 기판(1004)의 “상부”표면 사의 예를 들어 와이어 본드 패드(1003) 사이에서 연결된 와이어 본드(1222)에 의해서 만들어진다.
도 11에서 도시되어진 바와 같이, 본 발명의 다른 특성에 따르는 멀티패키지 모듈(110)은 도 10과 관련하여 기술되어진 바와 같이, 도 5B에서 도시되어진 프로세서로 장착되어지고 구성되어진 모듈기판의 메모리 부착 부위 상으로, 스택된 다이 패키지(100,100')를 부착시킴에 의해서 만들어질 수 있다. 도 11의 형상에 있어서, 모듈기판은 도 10의 효과적인 공통의 메모리 스택 기판(1004)이며, 메모리 패키지(100)를 위한 Z-인터컨넥션은 모듈기판의 상부표면으로 각각의 스택된 다이 패키지 기판으로부터 와이어 본드에 의해서 만들어진다.
도 11에서와 같은 형상은 도 9에서 도시되어지고 기술되어진 바와 같은 방법으로 강화된 열 분산(heat dissipation)을 위하여 적용되어진다. 즉, 모듈은 도 6A와 같이 일반적으로 구성된, (가장자리에서 선택적인 노치(1125)를 가진) 히트 스프레더(heat spreader, 1124)와 히트 슬러그(heat slug, 1126)가 제공되어진다. 도 11의 실시예에 있어서, 히트 스프레더는 접착제(1113)를 사용하여 프로세서의 상부표면에 부착되어진다. 선호적으로, 히트 스프레더의 바닥 표면과 히트 슬러그의 바닥표면과 측면표면은, 아래에 놓인 접착제 재료와 밀봉제(encapsulant)로써 더 우 수한 부착과 접착을 제공하는, 블랙 옥사이드(black oxide)를 형성하도록 처리되어지고, 히트 스프레더의 상부 표면(top surface)은 마킹(marking)을 용이하게 하도록 매트 니켈 피니시(matte nickel finish)를 가지도록 처리되어질 수 있다. 어셈블리들은 밀봉재료(encapsulant material, 1117)에 의해서 기계적으로 안정화되어지고, (도시되지 않은) 마더보드로의 완성된 모듈의 연결은 모듈기판의 하부표면 상의 (도시되지 않은) 솔더 볼 패드에 부착되어진 솔더 볼(1118)의 솔더 리플로우에 의해서 만들어진다.
도 11의 멀티패키지 모듈은 도 6C, 예를 들어 도 8 또는 도 9의 의 멀티패키지 모듈과 동일한 풋프린트(footprint)를 제공하지만, 모듈기판 상에서 약 1.17mm 또는 전체적으로 약 2.5mm 정도로 도 11 모듈은 도 9의 모듈과 전체적으로 여전히 더 얇은 프로파일을 가질 수 있다. 이러한 형상은 8개의 메모리 다이(네개의 서로 다른 패키지 내에 각각 두개)를 제공하거나 또는 이해할 수 있는 바와 같이, 만일 각각의 스택된 다이 패키지 내에 더 많은 개수의 다이가 있거나 또는 모듈 기판 상에 배열된 더 많은 개수의 패키지가 있다면 더 많은 개수의 메모리 다이가 제공된다.
도 11의 멀티패키지 모듈은 도 9 또는 도 6C의 모듈과 비요하여 아주 얇게 만들어질 수 있고, 예를 들어 아주 빠른 성능과 우수한 냉각(cooling)의 장점을 제공할 수 있다. 그러나, 도 11에서와 같은 스택된 다이 메모리 패키지의 이용은, 도 9에서와 같은 스택된 메모리 어셈블리를 이용하는 것과 비교하여, 제작에 있어서 전체적으로 더 낮은 생산을 일으킬 수 있다. 특히, 스택된 메모리 패키지 어셈블리(예를 들어, 어셈블리 (70))의 메모리 패키지들은 조립되기 이전에 테스트되어질 수 있고, 허용될 수 없는 성능을 가진 것들은 사용되지 이전에 버려질 수 있고, 비록 스택된 메모리 패키지(예를 들어 패키지 (100))이 테스트되어질 수 있더라도, 스택되어진 이후가 될 때까지 스택된 다이 메모리 패키지 내의 개별적인 다이들은 덜 용이하게 테스트되어지고, 이러한 위치에서 실패된 다이는 실패된 스택의 결과로 된다.
본 발명의 다양한 형상에 따라서 어셈블리 내에서 사용하기 위한 다양한 구성부품(예를 들어, 기판, 다이, 다양한 BGA, LGA패키지 등)을 만들기 위한 프로세서는, 당업자들에게 잘 알려져 있으며 그리고 많은 것들은 산업분야에서 잘 확립되어져 있다.
BGA 메모리 패키지와 BGA 프로세서 유닛의 테스팅(testing)은 본 발명의 분야에서 잘 확립되어져 있고, 일반적으로 솔더 볼 패드로의 액서싱 접촉(accessing contact)에 의해서 만들어진다. LGA 패키지는 두가지 방법 중 하나로 테스트되어질 수 있는데, 즉 BGA 내의 솔도 볼의 패드와 유사한, 기판의 LGA의 하부 표면 상의 LGA패드로의 액서싱(accessing)에 의하거나 또는 기판의 상부표면 상의 Z-인터컨넥트 패드의 액서싱에 의해서 테스트되어진다. 완성된 모듈은 BGA를 테스트하는 것과 같이 테스트되어질 수 있다.
MPM 어셈블리 프로세스는 도면의 다양한 모습으로부터 명백하다. 특히, 예를 들어 도 3, 4A 그리고 4B의 모습은 도 4C에서와 같은 실시예를 만들도록 조립되어지게 되는 부품들의 도시적인 실례이고, 도 5A 및 도 5B의 모습들은 도 5C에서의 실시예를 만들도록 조립되어지는 부품들의 도시적인 실례이고, 도 6A 및 도 6B의 모습들은 도 6C에서와 같은 실시예를 만들도록 조립되어지게 되는 부품들의 도시적인 실례들이며, 도 7, 5B 및 6B들이 모습들은 도 8 또는 도 9의 실시례들을 만들도록 조립되어지는 부품들의 도시적인 실례이며, 다른 도면들과 함께 도 10의 모습들은 도 11의 실시례들을 만들도록 조립되어지는 부품들의 실례이다. 그러나, 이해될 수 있는 바와 같이, 다양한 실시예들의 다양한 어셈블리 스텝들은 도시된 순서대로만 실시되어질 필요는 없다. 또한 이해되어지는 바와 같이, 도시된 특정한 구성부품들은 멀티스텝 작업의 결과이다.
다른 조합들이 본 발명의 범위 내에서 수행되어지고, 도면과 상기의 기술내용으로부터 용이하게 이해되어진다.

Claims (58)

  1. 모듈기판(module substrate)과,
    모듈기판의 제 1 표면 상에 장착된 프로세서(processor), 그리고
    모듈기판의 상부에, 프로세서가 장착된 부위에 인접하게 배치되며, 복수의 메모리 패키지를 포함하는 메모리 패키지 스택(memory package stack, 30, 30')을 포함하되,
    밀봉재료를 이용하여, 모듈기판에 직접 연결된 상태로 메모리 패키지 스택을 프로세서와 함께 밀봉(encapsulation)하는 것을 특징으로 하는 멀티-패키지 모듈(multi-package module)
  2. 제 1 항에 있어서, 프로세서(420)는 모듈기판(44)의 제 1 표면(43)의 중앙부에 장착되고, 메모리 패키지 스택은 프로세서가 장착되는 부위의 일 측면 쪽으로 치우치게, 모듈 기판의 상부에 배치되는 것을 특징으로 하는 멀티-패키지 모듈
  3. 제 1 항에 있어서, 메모리 패키지 스택은 프로세서가 장착되는 부위에 인접한 모듈기판 상에 장착되는 것을 특징으로 하는 멀티-패키지 모듈
  4. 제 1 항에 있어서, 메모리 패키지 스택의 일부분이 프로세서 상에 장착되고, 메모리 패키지 스택의 나머지 부분은 모듈 기판 표면의 상부에 프로세서가 장착된 부위의 일 측면 쪽으로 배치되는 것을 특징으로 하는 멀티-패키지 모듈
  5. 제 1 항에 있어서, 프로세서는 ASIC로 구성되는 것을 특징으로 하는 멀티-패키지 모듈
  6. 제 1 항에 있어서, 메모리 패키지 스택은 패키지 스택 기판(package stack substrate)의 제 1 표면 상으로 부착되어진 제 1 패키지와, 패키지 스택 기판의 제 2 표면 상으로 부착되어진 제 2 패키지를 포함하는 것을 특징으로 하는 멀티-패키지 모듈
  7. 제 1 항에 있어서, 프로세서가 장착되어지는 부위에 인접한 모듈기판의 부위에 걸쳐서 배치되어진 다수의 메모리 패키지 스택(memory package stack)을 포함하는 것을 특징으로 하는 멀티-패키지 모듈
  8. 프로세서(processor)와 복수의 메모리 패키지(memory package)를 포함하는 멀티-패키지 모듈(multi-package module)을 만드는 방법에 있어서, 상기 방법은
    모듈기판(module substrate)과, 프로세서와 그리고 복수의 메모리 패키지를 포함하는 메모리 패키지 스택(memory package stack, 30, 30')을 제공하는 단계,
    모듈기판의 제 1 표면 상에 프로세서를 장착하는 단계(mounting),
    모듈기판의 제 1 표면 상부에 메모리 패키지 스택(30, 30')을 장착하는 단계,
    메모리 패키지 스택과 모듈기판 사이에 와이어 본딩(wire bonding)을 형성하여 메모리 패키지 스택과 모듈기판 사이의 Z-인터컨넥션(Z-interconnection)을 만드는 단계, 그리고
    모듈기판과 직접 접촉된 상태로 Z-인터커넥션(416) 및 메모리 패키지 스택을 프로세서와 함께 밀봉하는 단계를 포함하는 것을 특징으로 하는 멀티-패키지 모듈을 만드는 방법
  9. 제 8 항에 있어서, 메모리 패키지 스택을 제공하는 것은, 복수의 메모리 스택 기판에 복수의 메모리 패키지를 부착하는 것을 포함하며, Z-인터컨넥션을 만드는 것은 메모리 스택 기판과 모듈기판 사이에 와이어 본딩(wire bond)의 형성을 포함하는 것을 특징으로 하는 멀티-패키지 모듈을 만드는 방법
  10. 제 8 항에 있어서, 메모리 패키지 스택을 제공하는 것은 공통의 메모리 어셈블리 기판에 복수의 메모리 패키지를 부착하는 것을 포함하고, Z-인터컨넥션을 만드는 것은 공통의 메모리 어셈블리 기판과 모듈기판 사이에 와이어 본딩(wire bond)의 형성을 포함하는 것을 특징으로 하는 멀티-패키지 모듈을 만드는 방법
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
  46. 삭제
  47. 삭제
  48. 삭제
  49. 삭제
  50. 삭제
  51. 삭제
  52. 삭제
  53. 삭제
  54. 삭제
  55. 삭제
  56. 삭제
  57. 삭제
  58. 삭제
KR1020057018836A 2003-04-04 2004-03-19 프로세서 및 메모리 패키지 어셈블리를 포함하는 반도체 멀티패키지 모듈 KR101050402B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US46054103P 2003-04-04 2003-04-04
US60/460,541 2003-04-04
US10/618,933 US7034387B2 (en) 2003-04-04 2003-07-14 Semiconductor multipackage module including processor and memory package assemblies
US10/618,933 2003-07-14
PCT/US2004/008508 WO2004095537A2 (en) 2003-04-04 2004-03-19 Semiconductor multipackage module including processor and memory package assemblies

Publications (2)

Publication Number Publication Date
KR20060002930A KR20060002930A (ko) 2006-01-09
KR101050402B1 true KR101050402B1 (ko) 2011-07-19

Family

ID=33101456

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057018836A KR101050402B1 (ko) 2003-04-04 2004-03-19 프로세서 및 메모리 패키지 어셈블리를 포함하는 반도체 멀티패키지 모듈

Country Status (6)

Country Link
US (3) US7034387B2 (ko)
EP (1) EP1616350A4 (ko)
JP (1) JP2006522478A (ko)
KR (1) KR101050402B1 (ko)
TW (1) TW200507250A (ko)
WO (1) WO2004095537A2 (ko)

Families Citing this family (140)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7064426B2 (en) * 2002-09-17 2006-06-20 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US7053476B2 (en) * 2002-09-17 2006-05-30 Chippac, Inc. Semiconductor multi-package module having package stacked over die-down flip chip ball grid array package and having wire bond interconnect between stacked packages
US7205647B2 (en) * 2002-09-17 2007-04-17 Chippac, Inc. Semiconductor multi-package module having package stacked over ball grid array package and having wire bond interconnect between stacked packages
US7034387B2 (en) * 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
EP1556895A4 (en) * 2002-10-08 2009-12-30 Chippac Inc SEMICONDUCTOR STACKED MULTIPLE CAPSULATION MODULE WITH INVERTED SECOND CAPACITY
US6853064B2 (en) * 2003-05-12 2005-02-08 Micron Technology, Inc. Semiconductor component having stacked, encapsulated dice
US8970049B2 (en) * 2003-12-17 2015-03-03 Chippac, Inc. Multiple chip package module having inverted package stacked over die
TWI283467B (en) * 2003-12-31 2007-07-01 Advanced Semiconductor Eng Multi-chip package structure
US20060138631A1 (en) * 2003-12-31 2006-06-29 Advanced Semiconductor Engineering, Inc. Multi-chip package structure
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US20050269692A1 (en) * 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US20050258527A1 (en) 2004-05-24 2005-11-24 Chippac, Inc. Adhesive/spacer island structure for multiple die package
US8552551B2 (en) * 2004-05-24 2013-10-08 Chippac, Inc. Adhesive/spacer island structure for stacking over wire bonded die
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
US7745918B1 (en) 2004-11-24 2010-06-29 Amkor Technology, Inc. Package in package (PiP)
US7361986B2 (en) * 2004-12-01 2008-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Heat stud for stacked chip package
JP2006216911A (ja) * 2005-02-07 2006-08-17 Renesas Technology Corp 半導体装置およびカプセル型半導体パッケージ
JP4555119B2 (ja) * 2005-02-22 2010-09-29 アルプス電気株式会社 面実装型電子回路ユニット
JP2008535273A (ja) * 2005-03-31 2008-08-28 スタッツ・チップパック・リミテッド 上面および下面に露出した基板表面を有する半導体積層型パッケージアセンブリ
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
TWI442520B (zh) * 2005-03-31 2014-06-21 Stats Chippac Ltd 具有晶片尺寸型封裝及第二基底及在上側與下側包含暴露基底表面之半導體組件
JP2006303003A (ja) * 2005-04-18 2006-11-02 Toshiba Corp プリント基板、および情報処理装置
US7354800B2 (en) * 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7429786B2 (en) * 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
TWI264887B (en) * 2005-05-05 2006-10-21 Universal Scient Ind Co Ltd Small-form-factor wireless communication module and manufacturing method thereof
US7582960B2 (en) * 2005-05-05 2009-09-01 Stats Chippac Ltd. Multiple chip package module including die stacked over encapsulated package
US7394148B2 (en) * 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
KR100631991B1 (ko) * 2005-07-14 2006-10-09 삼성전기주식회사 Ｉｃ 칩 적층 구조를 갖는 전자 기기용 모듈
KR100749469B1 (ko) * 2005-09-15 2007-08-14 엠텍비젼 주식회사 복수의 메모리를 포함한 멀티미디어 플랫폼을 구비한 장치및 비휘발성 메모리 공유 방법
JP4686318B2 (ja) * 2005-09-28 2011-05-25 ルネサスエレクトロニクス株式会社 半導体装置
TWI305410B (en) * 2005-10-26 2009-01-11 Advanced Semiconductor Eng Multi-chip package structure
US20070108611A1 (en) * 2005-11-17 2007-05-17 International Business Machines Corporation Stacking method and stacked structure for attaching memory components to associated device
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
KR100690246B1 (ko) * 2006-01-10 2007-03-12 삼성전자주식회사 플립 칩 시스템 인 패키지 제조 방법
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
DE102006012446B3 (de) * 2006-03-17 2007-12-20 Infineon Technologies Ag Speichermodul mit einem Mittel zur Kühlung, Verfahren zur Herstellung des Speichermoduls mit einem Mittel zur Kühlung sowie Datenverarbeitungsgerät umfassend ein Speichermodul mit einem Mittel zur Kühlung
US7710735B2 (en) * 2006-04-01 2010-05-04 Stats Chippac Ltd. Multichip package system
JP2007294560A (ja) * 2006-04-24 2007-11-08 Nec Electronics Corp 半導体装置およびその製造方法
US20070252260A1 (en) * 2006-04-28 2007-11-01 Micron Technology, Inc. Stacked die packages
US7569918B2 (en) * 2006-05-01 2009-08-04 Texas Instruments Incorporated Semiconductor package-on-package system including integrated passive components
JP2007324354A (ja) * 2006-05-31 2007-12-13 Sony Corp 半導体装置
US8063482B2 (en) * 2006-06-30 2011-11-22 Intel Corporation Heat spreader as mechanical reinforcement for ultra-thin die
KR100813621B1 (ko) * 2006-10-03 2008-03-17 삼성전자주식회사 적층형 반도체 소자 패키지
KR100816119B1 (ko) 2006-12-28 2008-03-21 주식회사 하이닉스반도체 멀티 다이 패키지 장치
JP2008192725A (ja) * 2007-02-02 2008-08-21 Spansion Llc 半導体装置及びその製造方法並びに半導体装置の製造装置
US9466545B1 (en) 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
KR100817091B1 (ko) * 2007-03-02 2008-03-26 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
US8609463B2 (en) * 2007-03-16 2013-12-17 Stats Chippac Ltd. Integrated circuit package system employing multi-package module techniques
US8212352B2 (en) * 2007-03-28 2012-07-03 Stats Chippac Ltd. Integrated circuit package system with heat sink spacer structures
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
WO2008157779A2 (en) * 2007-06-20 2008-12-24 Vertical Circuits, Inc. Three-dimensional circuitry formed on integrated circuit device using two- dimensional fabrication
JP2009016398A (ja) * 2007-06-29 2009-01-22 Toshiba Corp プリント配線板構造、電子部品の実装方法および電子機器
US8704379B2 (en) * 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
US8212339B2 (en) 2008-02-05 2012-07-03 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8350367B2 (en) * 2008-02-05 2013-01-08 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
KR100961308B1 (ko) 2008-02-25 2010-06-04 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US8018039B2 (en) * 2008-03-06 2011-09-13 Stats Chippac Ltd. Integrated circuit package system with stacked devices
JP2009239261A (ja) * 2008-03-07 2009-10-15 Panasonic Corp 電子ユニット、電子装置
CN101999167B (zh) 2008-03-12 2013-07-17 伊文萨思公司 支撑安装的电互连管芯组件
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US7863159B2 (en) * 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
US8410584B2 (en) * 2008-08-08 2013-04-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US7986158B2 (en) * 2008-08-21 2011-07-26 OFID Microdevices, Inc. Methods, apparatuses, and products for a secure circuit
US10251273B2 (en) * 2008-09-08 2019-04-02 Intel Corporation Mainboard assembly including a package overlying a die directly attached to the mainboard
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US8399983B1 (en) * 2008-12-11 2013-03-19 Xilinx, Inc. Semiconductor assembly with integrated circuit and companion device
KR20100071522A (ko) * 2008-12-19 2010-06-29 삼성전자주식회사 패키지 온 패키지 타입의 고용량 다기능 멀티 칩 패키지 구조
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
JP2010161184A (ja) * 2009-01-08 2010-07-22 Hitachi Ltd 半導体装置
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8110902B2 (en) * 2009-02-19 2012-02-07 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
TWI379367B (en) * 2009-06-15 2012-12-11 Kun Yuan Technology Co Ltd Chip packaging method and structure thereof
TWI570879B (zh) * 2009-06-26 2017-02-11 英維瑟斯公司 半導體總成及晶粒堆疊總成
US8212340B2 (en) 2009-07-13 2012-07-03 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
KR20110006482A (ko) * 2009-07-14 2011-01-20 삼성전자주식회사 메모리 링크 아키텍쳐를 갖는 멀티 프로세서 시스템에 적합한 멀티 칩 패키지 구조
WO2011056668A2 (en) 2009-10-27 2011-05-12 Vertical Circuits, Inc. Selective die electrical insulation additive process
TWI544604B (zh) 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
US8030750B2 (en) * 2009-11-19 2011-10-04 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8378466B2 (en) * 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
US8368185B2 (en) * 2009-11-19 2013-02-05 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
TWI497679B (zh) * 2009-11-27 2015-08-21 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
KR20110137926A (ko) * 2010-06-18 2011-12-26 (주)에프씨아이 적층 다중 칩 패키지 구조
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US9865310B2 (en) * 2011-02-24 2018-01-09 Interconnect Systems, Inc. High density memory modules
JP5252007B2 (ja) * 2011-03-08 2013-07-31 株式会社村田製作所 電子部品の製造方法
US8569882B2 (en) * 2011-03-24 2013-10-29 Stats Chippac Ltd. Integrated circuit packaging system with collapsed multi-integration package and method of manufacture thereof
RU2463684C1 (ru) * 2011-05-17 2012-10-10 Российская Федерация, от имени которой выступает Министерство промышленности и торговли РФ Многокристальный модуль
JP2013021216A (ja) * 2011-07-13 2013-01-31 Toshiba Corp 積層型半導体パッケージ
US8552567B2 (en) 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8937309B2 (en) * 2011-08-08 2015-01-20 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8749037B1 (en) 2011-10-28 2014-06-10 Altera Corporation Multi-access memory system and a method to manufacture the system
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
KR101869303B1 (ko) 2012-09-03 2018-06-20 에이치피프린팅코리아 주식회사 전자 장치, 디-커플링 커패시터 최적화 방법 및 컴퓨터 판독가능 기록매체
KR20140067359A (ko) * 2012-11-26 2014-06-05 삼성전기주식회사 적층형 반도체 패키지
US9070653B2 (en) 2013-01-15 2015-06-30 Freescale Semiconductor, Inc. Microelectronic assembly having a heat spreader for a plurality of die
CN103227170A (zh) * 2013-03-29 2013-07-31 日月光半导体制造股份有限公司 堆迭式半导体结构及其制造方法
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR102144367B1 (ko) * 2013-10-22 2020-08-14 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US10242969B2 (en) * 2013-11-12 2019-03-26 Infineon Technologies Ag Semiconductor package comprising a transistor chip module and a driver chip module and a method for fabricating the same
US9904814B2 (en) * 2014-03-18 2018-02-27 Hewlett-Packard Development Company, L.P. Secure element
JP6356450B2 (ja) * 2014-03-20 2018-07-11 株式会社東芝 半導体装置および電子回路装置
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
TWI690029B (zh) * 2014-06-13 2020-04-01 蘋果公司 重組態之寬輸入輸出記憶體模組及使用其之封裝架構
US10177185B2 (en) 2015-05-07 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. High dielectric constant dielectric layer forming method, image sensor device, and manufacturing method thereof
US10535633B2 (en) 2015-07-02 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US9806058B2 (en) * 2015-07-02 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US10504736B2 (en) 2015-09-30 2019-12-10 Texas Instruments Incorporated Plating interconnect for silicon chip
KR102492527B1 (ko) * 2015-10-12 2023-01-31 삼성전자주식회사 데이터 스토리지 소자 및 그를 포함하는 전자 장치
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
WO2017105421A1 (en) * 2015-12-16 2017-06-22 Intel Corporation Dynamic random access memory (dram) mounts
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US10334334B2 (en) * 2016-07-22 2019-06-25 Intel Corporation Storage sled and techniques for a data center
KR20180055635A (ko) * 2016-11-14 2018-05-25 삼성전자주식회사 반도체 모듈
CN108695284A (zh) * 2017-04-07 2018-10-23 晟碟信息科技（上海）有限公司 包括纵向集成半导体封装体组的半导体设备
US20190013214A1 (en) * 2017-07-10 2019-01-10 Powertech Technology Inc. Package structure and manufacturing method thereof
WO2019066937A1 (en) * 2017-09-29 2019-04-04 Intel Corporation CONFIGURATION OF HIGH DENSITY CHIP ENCLOSURE ON SYSTEM CARDS
KR102365682B1 (ko) 2017-11-13 2022-02-21 삼성전자주식회사 반도체 패키지
KR102468765B1 (ko) 2017-11-29 2022-11-22 삼성전자주식회사 반도체 패키지 구조체 및 이를 포함하는 반도체 모듈
US10418255B2 (en) * 2017-12-01 2019-09-17 Micron Technology, Inc. Semiconductor device packages and related methods
KR102448248B1 (ko) * 2018-05-24 2022-09-27 삼성전자주식회사 Pop형 반도체 패키지 및 그 제조 방법
JP2020047651A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 半導体装置
US11264300B2 (en) 2018-09-17 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with lid and method for forming the same
US20200118991A1 (en) * 2018-10-15 2020-04-16 Intel Corporation Pre-patterned fine-pitch bond pad interposer
US10916507B2 (en) 2018-12-04 2021-02-09 International Business Machines Corporation Multiple chip carrier for bridge assembly
DE102020106492A1 (de) * 2019-04-12 2020-10-15 Infineon Technologies Ag Chip -package, verfahren zum bilden eines chip -packages, halbleitervorrichtung, halbleiteranordnung, dreiphasensystem, verfahren zum bilden einer halbleitervorrichtung und verfahren zum bilden einer halbleiteranordnung
US11652020B2 (en) * 2019-05-29 2023-05-16 Intel Corporation Thermal solutions for multi-package assemblies and methods for fabricating the same
US11948855B1 (en) * 2019-09-27 2024-04-02 Rockwell Collins, Inc. Integrated circuit (IC) package with cantilever multi-chip module (MCM) heat spreader
US12009351B2 (en) * 2021-11-12 2024-06-11 Advanced Semiconductor Engineering, Inc. Plurality of semiconductor devices between stacked substrates

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970030760A (ko) * 1995-11-23 1997-06-26 김광호 패키지 삽입형 소켓을 구비한 멀티 패키지 모듈
KR19980019174A (ko) * 1996-08-29 1998-06-05 스콧 티.마이쿠엔 덮개 웨이퍼 본드 패키징 및 마이크로머시닝(lid wafer bond packaging and micromachining)
KR20020043647A (ko) * 2000-08-24 2002-06-10 하이 커넥터 덴서티, 인코포레이티드 저프로파일, 고밀도 메모리시스템
KR100642130B1 (ko) * 1999-05-06 2006-11-13 가부시키가이샤 아키타덴시시스테무즈 반도체 장치

Family Cites Families (193)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4081769A (en) * 1976-09-13 1978-03-28 Texas Instruments Incorporated Acoustic surface wave resonator with suppressed direct coupled response
US4147889A (en) 1978-02-28 1979-04-03 Amp Incorporated Chip carrier
US4531267A (en) * 1982-03-30 1985-07-30 Honeywell Inc. Method for forming a pressure sensor
KR970003915B1 (ko) * 1987-06-24 1997-03-22 미다 가쓰시게 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈
US5138438A (en) 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
JP2555193B2 (ja) * 1989-08-22 1996-11-20 ファナック株式会社 オルダム継手
IT1237135B (it) * 1989-10-30 1993-05-24 Pirelli Cavi Spa Gruppo di amplificazione ottico a basso rumore, con riflessione della potenza di pompaggio.
US5160870A (en) * 1990-06-25 1992-11-03 Carson Paul L Ultrasonic image sensing array and method
US5446620A (en) 1990-08-01 1995-08-29 Staktek Corporation Ultra high density integrated circuit packages
FR2670322B1 (fr) 1990-12-05 1997-07-04 Matra Espace Modules de memoire a l'etat solide et dispositifs de memoire comportant de tels modules
US5231327A (en) * 1990-12-14 1993-07-27 Tfr Technologies, Inc. Optimized piezoelectric resonator-based networks
US5132773A (en) 1991-02-06 1992-07-21 Olin Corporation Carrier ring having first and second ring means with bonded surfaces
US5192925A (en) * 1991-05-02 1993-03-09 Murata Manufacturing Co., Ltd. Piezoelectric resonator and method of fabricating the same
JPH04334034A (ja) * 1991-05-09 1992-11-20 Fujitsu Ltd ワイヤボンディング方法
US5252783A (en) 1992-02-10 1993-10-12 Motorola, Inc. Semiconductor package
US5222014A (en) 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
US5422435A (en) 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
FR2694840B1 (fr) 1992-08-13 1994-09-09 Commissariat Energie Atomique Module multi-puces à trois dimensions.
JP3105089B2 (ja) 1992-09-11 2000-10-30 株式会社東芝 半導体装置
US6205654B1 (en) 1992-12-11 2001-03-27 Staktek Group L.P. Method of manufacturing a surface mount package
US5340771A (en) 1993-03-18 1994-08-23 Lsi Logic Corporation Techniques for providing high I/O count connections to semiconductor dies
US5362986A (en) * 1993-08-19 1994-11-08 International Business Machines Corporation Vertical chip mount memory package with packaging substrate and memory chip pairs
US5444296A (en) 1993-11-22 1995-08-22 Sun Microsystems, Inc. Ball grid array packages for high speed applications
US5436203A (en) 1994-07-05 1995-07-25 Motorola, Inc. Shielded liquid encapsulated semiconductor device and method for making the same
MY112145A (en) 1994-07-11 2001-04-30 Ibm Direct attachment of heat sink attached directly to flip chip using flexible epoxy
JP2573809B2 (ja) 1994-09-29 1997-01-22 九州日本電気株式会社 電子部品内蔵のマルチチップモジュール
US5652185A (en) 1995-04-07 1997-07-29 National Semiconductor Corporation Maximized substrate design for grid array based assemblies
US5842628A (en) * 1995-04-10 1998-12-01 Fujitsu Limited Wire bonding method, semiconductor device, capillary for wire bonding and ball bump forming method
JP2792473B2 (ja) * 1995-07-06 1998-09-03 日本電気株式会社 マルチチップモジュール
US5874780A (en) * 1995-07-27 1999-02-23 Nec Corporation Method of mounting a semiconductor device to a substrate and a mounted structure
US5692279A (en) * 1995-08-17 1997-12-02 Motorola Method of making a monolithic thin film resonator lattice filter
US5719440A (en) 1995-12-19 1998-02-17 Micron Technology, Inc. Flip chip adaptor package for bare die
US7166495B2 (en) 1996-02-20 2007-01-23 Micron Technology, Inc. Method of fabricating a multi-die semiconductor package assembly
US6075289A (en) 1996-10-24 2000-06-13 Tessera, Inc. Thermally enhanced packaged semiconductor assemblies
US5872403A (en) 1997-01-02 1999-02-16 Lucent Technologies, Inc. Package for a power semiconductor die and power supply employing the same
US5994166A (en) 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
US5872493A (en) * 1997-03-13 1999-02-16 Nokia Mobile Phones, Ltd. Bulk acoustic wave (BAW) filter having a top portion that includes a protective acoustic mirror
US5898219A (en) 1997-04-02 1999-04-27 Intel Corporation Custom corner attach heat sink design for a plastic ball grid array integrated circuit package
JPH10294423A (ja) 1997-04-17 1998-11-04 Nec Corp 半導体装置
US5982633A (en) 1997-08-20 1999-11-09 Compaq Computer Corporation Opposed ball grid array mounting
JP3834426B2 (ja) 1997-09-02 2006-10-18 沖電気工業株式会社 半導体装置
CA2218307C (en) 1997-10-10 2006-01-03 Gennum Corporation Three dimensional packaging configuration for multi-chip module assembly
JP3644662B2 (ja) 1997-10-29 2005-05-11 株式会社ルネサステクノロジ 半導体モジュール
JPH11219984A (ja) 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
US5899705A (en) 1997-11-20 1999-05-04 Akram; Salman Stacked leads-over chip multi-chip module
JP3481444B2 (ja) 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
JP2000208698A (ja) 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
US6150724A (en) * 1998-03-02 2000-11-21 Motorola, Inc. Multi-chip semiconductor device and method for making the device by using multiple flip chip interfaces
US6028389A (en) * 1998-05-26 2000-02-22 The Charles Stark Draper Laboratory, Inc. Micromachined piezoelectric transducer
SG75958A1 (en) 1998-06-01 2000-10-24 Hitachi Ulsi Sys Co Ltd Semiconductor device and a method of producing semiconductor device
US6020629A (en) 1998-06-05 2000-02-01 Micron Technology, Inc. Stacked semiconductor package and method of fabrication
US6451624B1 (en) 1998-06-05 2002-09-17 Micron Technology, Inc. Stackable semiconductor package having conductive layer and insulating layers and method of fabrication
US6034875A (en) 1998-06-17 2000-03-07 International Business Machines Corporation Cooling structure for electronic components
US5977640A (en) 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
US6297960B1 (en) * 1998-06-30 2001-10-02 Micron Technology, Inc. Heat sink with alignment and retaining features
JP3019211B2 (ja) * 1998-07-06 2000-03-13 株式会社曙川電機製作所 スターター用リング類のプレス生産方法
US5942958A (en) * 1998-07-27 1999-08-24 Tfr Technologies, Inc. Symmetrical piezoelectric resonator filter
JP2000058691A (ja) 1998-08-07 2000-02-25 Sharp Corp ミリ波半導体装置
US6049467A (en) * 1998-08-31 2000-04-11 Unisys Corporation Stackable high density RAM modules
US6201302B1 (en) 1998-12-31 2001-03-13 Sampo Semiconductor Corporation Semiconductor package having multi-dies
US6075712A (en) 1999-01-08 2000-06-13 Intel Corporation Flip-chip having electrical contact pads on the backside of the chip
US6184659B1 (en) 1999-02-16 2001-02-06 Microchip Technology Incorporated Microcontroller with integral switch mode power supply controller
JP3685947B2 (ja) 1999-03-15 2005-08-24 新光電気工業株式会社 半導体装置及びその製造方法
JP4075204B2 (ja) 1999-04-09 2008-04-16 松下電器産業株式会社 積層型半導体装置
US6118176A (en) 1999-04-26 2000-09-12 Advanced Semiconductor Engineering, Inc. Stacked chip assembly utilizing a lead frame
US6262637B1 (en) * 1999-06-02 2001-07-17 Agilent Technologies, Inc. Duplexer incorporating thin-film bulk acoustic resonators (FBARs)
US6890798B2 (en) 1999-06-08 2005-05-10 Intel Corporation Stacked chip packaging
US6238949B1 (en) 1999-06-18 2001-05-29 National Semiconductor Corporation Method and apparatus for forming a plastic chip on chip package module
JP3526788B2 (ja) 1999-07-01 2004-05-17 沖電気工業株式会社 半導体装置の製造方法
SG87046A1 (en) 1999-08-17 2002-03-19 Micron Technology Inc Multi-chip module with stacked dice
US6424033B1 (en) 1999-08-31 2002-07-23 Micron Technology, Inc. Chip package with grease heat sink and method of making
WO2001018864A1 (fr) 1999-09-03 2001-03-15 Seiko Epson Corporation Dispositif a semi-conducteurs, son procede de fabrication, carte de circuit et dispositif electronique
JP2001156212A (ja) 1999-09-16 2001-06-08 Nec Corp 樹脂封止型半導体装置及びその製造方法
JP2001094045A (ja) 1999-09-22 2001-04-06 Seiko Epson Corp 半導体装置
JP3485507B2 (ja) 1999-10-25 2004-01-13 沖電気工業株式会社 半導体装置
JP2001127246A (ja) 1999-10-29 2001-05-11 Fujitsu Ltd 半導体装置
US6392896B1 (en) * 1999-12-22 2002-05-21 International Business Machines Corporation Semiconductor package containing multiple memory units
US6376904B1 (en) 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US20030082845A1 (en) 2000-01-14 2003-05-01 Amkor Technology, Inc. Package for multiple integrated circuits and method of making
JP2001223326A (ja) 2000-02-09 2001-08-17 Hitachi Ltd 半導体装置
KR100335717B1 (ko) * 2000-02-18 2002-05-08 윤종용 고용량 메모리 카드
US6437446B1 (en) 2000-03-16 2002-08-20 Oki Electric Industry Co., Ltd. Semiconductor device having first and second chips
EP1189282A4 (en) * 2000-03-21 2006-02-15 Mitsubishi Electric Corp SEMICONDUCTOR ARRANGEMENT, METHOD FOR THE PRODUCTION OF ELECTRONIC SWITCHING, ELECTRONIC SWITCHING, AND PORTABLE INFORMATION TERMINAL
US6462421B1 (en) 2000-04-10 2002-10-08 Advanced Semicondcutor Engineering, Inc. Multichip module
JP2001308262A (ja) 2000-04-26 2001-11-02 Mitsubishi Electric Corp 樹脂封止ｂｇａ型半導体装置
JP3701542B2 (ja) 2000-05-10 2005-09-28 シャープ株式会社 半導体装置およびその製造方法
JP2001320014A (ja) 2000-05-11 2001-11-16 Seiko Epson Corp 半導体装置及びその製造方法
US6522018B1 (en) * 2000-05-16 2003-02-18 Micron Technology, Inc. Ball grid array chip packages having improved testing and stacking characteristics
TW445610B (en) 2000-06-16 2001-07-11 Siliconware Precision Industries Co Ltd Stacked-die packaging structure
US6258626B1 (en) 2000-07-06 2001-07-10 Advanced Semiconductor Engineering, Inc. Method of making stacked chip package
JP2002033441A (ja) * 2000-07-14 2002-01-31 Mitsubishi Electric Corp 半導体装置
TW459361B (en) 2000-07-17 2001-10-11 Siliconware Precision Industries Co Ltd Three-dimensional multiple stacked-die packaging structure
US6472758B1 (en) 2000-07-20 2002-10-29 Amkor Technology, Inc. Semiconductor package including stacked semiconductor dies and bond wires
JP2002040095A (ja) 2000-07-26 2002-02-06 Nec Corp 半導体装置及びその実装方法
JP4361670B2 (ja) 2000-08-02 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体素子積層体、半導体素子積層体の製造方法、及び半導体装置
US6607937B1 (en) 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
JP3377001B2 (ja) 2000-08-31 2003-02-17 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4570809B2 (ja) 2000-09-04 2010-10-27 富士通セミコンダクター株式会社 積層型半導体装置及びその製造方法
JP3581086B2 (ja) 2000-09-07 2004-10-27 松下電器産業株式会社 半導体装置
US6492726B1 (en) 2000-09-22 2002-12-10 Chartered Semiconductor Manufacturing Ltd. Chip scale packaging with multi-layer flip chip arrangement and ball grid array interconnection
US6985363B2 (en) * 2000-10-02 2006-01-10 Matsushita Electric Industrial Co., Ltd. Card type recording medium and production method therefor
JP2002118201A (ja) 2000-10-05 2002-04-19 Hitachi Ltd 半導体装置およびその製造方法
JP3913481B2 (ja) 2001-01-24 2007-05-09 シャープ株式会社 半導体装置および半導体装置の製造方法
TW459363B (en) 2000-11-22 2001-10-11 Kingpak Tech Inc Integrated circuit stacking structure and the manufacturing method thereof
JP3798620B2 (ja) 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
US6340846B1 (en) 2000-12-06 2002-01-22 Amkor Technology, Inc. Making semiconductor packages with stacked dies and reinforced wire bonds
US6777819B2 (en) 2000-12-20 2004-08-17 Siliconware Precision Industries Co., Ltd. Semiconductor package with flash-proof device
JP3619773B2 (ja) * 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
RU2183884C1 (ru) * 2000-12-21 2002-06-20 СИНЕРДЖЕСТИК КОМПЬЮТИНГ СИСТЕМС (СИКС) АпС Гибридный многоуровневый электронный модуль
US6414384B1 (en) * 2000-12-22 2002-07-02 Silicon Precision Industries Co., Ltd. Package structure stacking chips on front surface and back surface of substrate
US6734539B2 (en) 2000-12-27 2004-05-11 Lucent Technologies Inc. Stacked module package
JP2002208656A (ja) 2001-01-11 2002-07-26 Mitsubishi Electric Corp 半導体装置
JP4586273B2 (ja) 2001-01-15 2010-11-24 ソニー株式会社 半導体装置構造
TW554509B (en) 2001-01-19 2003-09-21 Advanced Semiconductor Eng Multi-chip module
JP3565334B2 (ja) 2001-01-25 2004-09-15 シャープ株式会社 半導体装置およびそれを用いる液晶モジュール、並びに半導体装置の製造方法
US6388313B1 (en) 2001-01-30 2002-05-14 Siliconware Precision Industries Co., Ltd. Multi-chip module
JP2002231885A (ja) 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置
JP4780844B2 (ja) 2001-03-05 2011-09-28 Ｏｋｉセミコンダクタ株式会社 半導体装置
TW502408B (en) 2001-03-09 2002-09-11 Advanced Semiconductor Eng Chip with chamfer
JP2002280516A (ja) 2001-03-19 2002-09-27 Toshiba Corp 半導体モジュール
US6441483B1 (en) 2001-03-30 2002-08-27 Micron Technology, Inc. Die stacking scheme
SG108245A1 (en) 2001-03-30 2005-01-28 Micron Technology Inc Ball grid array interposer, packages and methods
JP3839323B2 (ja) 2001-04-06 2006-11-01 株式会社ルネサステクノロジ 半導体装置の製造方法
US6791166B1 (en) 2001-04-09 2004-09-14 Amkor Technology, Inc. Stackable lead frame package using exposed internal lead traces
US6400007B1 (en) 2001-04-16 2002-06-04 Kingpak Technology Inc. Stacked structure of semiconductor means and method for manufacturing the same
US6778390B2 (en) * 2001-05-15 2004-08-17 Nvidia Corporation High-performance heat sink for printed circuit boards
JP2002359346A (ja) 2001-05-30 2002-12-13 Sharp Corp 半導体装置および半導体チップの積層方法
US6881593B2 (en) 2001-05-31 2005-04-19 The Johns Hopkins University Semiconductor die adapter and method of using
US6472741B1 (en) 2001-07-14 2002-10-29 Siliconware Precision Industries Co., Ltd. Thermally-enhanced stacked-die ball grid array semiconductor package and method of fabricating the same
JP4790157B2 (ja) 2001-06-07 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置
JP2002373969A (ja) 2001-06-15 2002-12-26 Oki Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
US6900528B2 (en) * 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
JP3925615B2 (ja) 2001-07-04 2007-06-06 ソニー株式会社 半導体モジュール
US6734552B2 (en) 2001-07-11 2004-05-11 Asat Limited Enhanced thermal dissipation integrated circuit package
JP4126891B2 (ja) 2001-08-03 2008-07-30 セイコーエプソン株式会社 半導体装置の製造方法
JP3649169B2 (ja) 2001-08-08 2005-05-18 松下電器産業株式会社 半導体装置
KR100445073B1 (ko) 2001-08-21 2004-08-21 삼성전자주식회사 듀얼 다이 패키지
US20030048624A1 (en) 2001-08-22 2003-03-13 Tessera, Inc. Low-height multi-component assemblies
DE10142120A1 (de) 2001-08-30 2003-03-27 Infineon Technologies Ag Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
US6548376B2 (en) 2001-08-30 2003-04-15 Micron Technology, Inc. Methods of thinning microelectronic workpieces
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
US6495912B1 (en) * 2001-09-17 2002-12-17 Megic Corporation Structure of ceramic package with integrated passive devices
US6847105B2 (en) 2001-09-21 2005-01-25 Micron Technology, Inc. Bumping technology in stacked die configurations
US6599779B2 (en) 2001-09-24 2003-07-29 St Assembly Test Service Ltd. PBGA substrate for anchoring heat sink
US6555917B1 (en) 2001-10-09 2003-04-29 Amkor Technology, Inc. Semiconductor package having stacked semiconductor chips and method of making the same
US6569709B2 (en) 2001-10-15 2003-05-27 Micron Technology, Inc. Assemblies including stacked semiconductor devices separated a distance defined by adhesive material interposed therebetween, packages including the assemblies, and methods
TW523887B (en) 2001-11-15 2003-03-11 Siliconware Precision Industries Co Ltd Semiconductor packaged device and its manufacturing method
US6737750B1 (en) 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
US7332819B2 (en) 2002-01-09 2008-02-19 Micron Technology, Inc. Stacked die in die BGA package
US20030111716A1 (en) 2001-12-14 2003-06-19 Kazuaki Ano Wirebonded multichip module
US20030111720A1 (en) 2001-12-18 2003-06-19 Tan Lan Chu Stacked die semiconductor device
US20030113952A1 (en) 2001-12-19 2003-06-19 Mahesh Sambasivam Underfill materials dispensed in a flip chip package by way of a through hole
TW523894B (en) 2001-12-24 2003-03-11 Siliconware Precision Industries Co Ltd Semiconductor device and its manufacturing method
JP2003197856A (ja) 2001-12-28 2003-07-11 Oki Electric Ind Co Ltd 半導体装置
US20030134451A1 (en) 2002-01-14 2003-07-17 Picta Technology, Inc. Structure and process for packaging back-to-back chips
TWI268581B (en) 2002-01-25 2006-12-11 Advanced Semiconductor Eng Stack type flip-chip package including a substrate board, a first chip, a second chip, multiple conductive wire, an underfill, and a packaging material
US7034388B2 (en) 2002-01-25 2006-04-25 Advanced Semiconductor Engineering, Inc. Stack type flip-chip package
TWI255532B (en) 2002-02-05 2006-05-21 Siliconware Precision Industries Co Ltd Flip-chip ball grid array semiconductor package with heat-dissipating device and method for fabricating the same
US6635970B2 (en) 2002-02-06 2003-10-21 International Business Machines Corporation Power distribution design method for stacked flip-chip packages
US7329895B2 (en) 2002-02-22 2008-02-12 Honeywell International Inc. Dual wavelength detector
US20030160311A1 (en) 2002-02-28 2003-08-28 Aminuddin Ismail Stacked die semiconductor device
US6885093B2 (en) 2002-02-28 2005-04-26 Freescale Semiconductor, Inc. Stacked die semiconductor device
SG111935A1 (en) 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
US6753613B2 (en) 2002-03-13 2004-06-22 Intel Corporation Stacked dice standoffs
JP2003273317A (ja) 2002-03-19 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法
JP2003298002A (ja) * 2002-04-02 2003-10-17 Mitsubishi Electric Corp 半導体モジュール
JP3688249B2 (ja) 2002-04-05 2005-08-24 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6867500B2 (en) 2002-04-08 2005-03-15 Micron Technology, Inc. Multi-chip module and methods
US6979904B2 (en) 2002-04-19 2005-12-27 Micron Technology, Inc. Integrated circuit package having reduced interconnects
US6774471B2 (en) 2002-04-30 2004-08-10 Intel Corporation Protected bond fingers
JP3550391B2 (ja) 2002-05-15 2004-08-04 沖電気工業株式会社 半導体装置及びその製造方法
US6906415B2 (en) 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
US6737738B2 (en) 2002-07-16 2004-05-18 Kingston Technology Corporation Multi-level package for a memory module
KR100442880B1 (ko) 2002-07-24 2004-08-02 삼성전자주식회사 적층형 반도체 모듈 및 그 제조방법
US7132311B2 (en) 2002-07-26 2006-11-07 Intel Corporation Encapsulation of a stack of semiconductor dice
US6762472B2 (en) 2002-08-30 2004-07-13 Agilent Technologies, Inc. Signal communication structures
US6972481B2 (en) 2002-09-17 2005-12-06 Chippac, Inc. Semiconductor multi-package module including stacked-die package and having wire bond interconnect between stacked packages
US20040061213A1 (en) 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US7064426B2 (en) 2002-09-17 2006-06-20 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages
US6838761B2 (en) 2002-09-17 2005-01-04 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages and having electrical shield
US7053476B2 (en) 2002-09-17 2006-05-30 Chippac, Inc. Semiconductor multi-package module having package stacked over die-down flip chip ball grid array package and having wire bond interconnect between stacked packages
US7034387B2 (en) * 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
EP1556895A4 (en) 2002-10-08 2009-12-30 Chippac Inc SEMICONDUCTOR STACKED MULTIPLE CAPSULATION MODULE WITH INVERTED SECOND CAPACITY
TW567601B (en) 2002-10-18 2003-12-21 Siliconware Precision Industries Co Ltd Module device of stacked semiconductor package and method for fabricating the same
SG114585A1 (en) 2002-11-22 2005-09-28 Micron Technology Inc Packaged microelectronic component assemblies
TW576549U (en) 2003-04-04 2004-02-11 Advanced Semiconductor Eng Multi-chip package combining wire-bonding and flip-chip configuration
TWI225292B (en) 2003-04-23 2004-12-11 Advanced Semiconductor Eng Multi-chips stacked package
US6818980B1 (en) 2003-05-07 2004-11-16 Asat Ltd. Stacked semiconductor package and method of manufacturing the same
TWI299551B (en) 2003-06-25 2008-08-01 Via Tech Inc Quad flat no-lead type chip carrier
KR100574947B1 (ko) 2003-08-20 2006-05-02 삼성전자주식회사 Ｂｇａ 패키지, 그 제조방법 및 ｂｇａ 패키지 적층 구조
US6930378B1 (en) 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
US20060138631A1 (en) 2003-12-31 2006-06-29 Advanced Semiconductor Engineering, Inc. Multi-chip package structure
US20060043556A1 (en) 2004-08-25 2006-03-02 Chao-Yuan Su Stacked packaging methods and structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970030760A (ko) * 1995-11-23 1997-06-26 김광호 패키지 삽입형 소켓을 구비한 멀티 패키지 모듈
KR19980019174A (ko) * 1996-08-29 1998-06-05 스콧 티.마이쿠엔 덮개 웨이퍼 본드 패키징 및 마이크로머시닝(lid wafer bond packaging and micromachining)
KR100642130B1 (ko) * 1999-05-06 2006-11-13 가부시키가이샤 아키타덴시시스테무즈 반도체 장치
KR20020043647A (ko) * 2000-08-24 2002-06-10 하이 커넥터 덴서티, 인코포레이티드 저프로파일, 고밀도 메모리시스템

Also Published As

Publication number Publication date
US7749807B2 (en) 2010-07-06
WO2004095537A2 (en) 2004-11-04
US20090027863A1 (en) 2009-01-29
EP1616350A4 (en) 2009-12-30
WO2004095537A3 (en) 2005-05-19
TW200507250A (en) 2005-02-16
US7034387B2 (en) 2006-04-25
EP1616350A2 (en) 2006-01-18
US20060151867A1 (en) 2006-07-13
US7306973B2 (en) 2007-12-11
US20040195667A1 (en) 2004-10-07
KR20060002930A (ko) 2006-01-09
JP2006522478A (ja) 2006-09-28

Similar Documents

Publication Publication Date Title
KR101050402B1 (ko) 프로세서 및 메모리 패키지 어셈블리를 포함하는 반도체 멀티패키지 모듈
US7049691B2 (en) Semiconductor multi-package module having inverted second package and including additional die or stacked package on second package
JP5383024B2 (ja) 多層半導体パッケージ
US7053476B2 (en) Semiconductor multi-package module having package stacked over die-down flip chip ball grid array package and having wire bond interconnect between stacked packages
KR20240065762A (ko) 반도체 패키지
KR20100078959A (ko) 인쇄회로기판 및 이를 이용한 반도체 패키지

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140626

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150625

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 6