JP2003298002A - 半導体モジュール - Google Patents
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Abstract
(57)【要約】
【課題】 モールド樹脂によりチップをモールドした後
にチップの不良が検出された場合にも、リペア可能な半
導体モジュールを提供する。 【解決手段】 ベアチップ１（Ｄ０〜Ｄ７）の中に不良
品であることが検出されたベアチップ１（Ｄ０）がある
場合、良品チップ３（Ｄ′０）を半導体モジュール基板
２のベアチップ１が設けられている面の裏面に搭載し
て、ベアチップ１（Ｄ０）のＱＦＣピンを接地電位（Ｇ
ＮＤ）に固定する。それにより、ベアチップ１（Ｄ０）
は、電気配線２０に接続された入出力端子ＤＱ０〜ＤＱ
７への信号の出力または電気配線２０に接続された入出
力端子ＤＱ０〜ＤＱ７からの信号の入力を停止する。そ
の結果、良品チップ３（Ｄ′０）は、電気信号を入出力
端子ＤＱ０〜ＤＱ７へ出力するか、または、電気信号が
入出力端子ＤＱ０〜ＤＱ７から入力される。
にチップの不良が検出された場合にも、リペア可能な半
導体モジュールを提供する。 【解決手段】 ベアチップ１（Ｄ０〜Ｄ７）の中に不良
品であることが検出されたベアチップ１（Ｄ０）がある
場合、良品チップ３（Ｄ′０）を半導体モジュール基板
２のベアチップ１が設けられている面の裏面に搭載し
て、ベアチップ１（Ｄ０）のＱＦＣピンを接地電位（Ｇ
ＮＤ）に固定する。それにより、ベアチップ１（Ｄ０）
は、電気配線２０に接続された入出力端子ＤＱ０〜ＤＱ
７への信号の出力または電気配線２０に接続された入出
力端子ＤＱ０〜ＤＱ７からの信号の入力を停止する。そ
の結果、良品チップ３（Ｄ′０）は、電気信号を入出力
端子ＤＱ０〜ＤＱ７へ出力するか、または、電気信号が
入出力端子ＤＱ０〜ＤＱ７から入力される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップが直
接搭載された半導体モジュールに関するものである。
接搭載された半導体モジュールに関するものである。
【０００２】
【従来の技術】半導体記憶装置は、パーソナルコンピュ
ータ、ワークステーションなどに利用されることが多
い。また、近年のパーソナルコンピュータは、高速化、
高密度化および高機能化しているため、半導体記憶装置
はメモリ容量をさらに増大させることが必要とされてい
る。また、低コストのメモリを多量に使う市場が拡大し
ている。そのため、半導体記憶装置は、さらに一層の大
容量化および低コスト化されることが求められている。
ータ、ワークステーションなどに利用されることが多
い。また、近年のパーソナルコンピュータは、高速化、
高密度化および高機能化しているため、半導体記憶装置
はメモリ容量をさらに増大させることが必要とされてい
る。また、低コストのメモリを多量に使う市場が拡大し
ている。そのため、半導体記憶装置は、さらに一層の大
容量化および低コスト化されることが求められている。
【０００３】前述のような半導体記憶装置の中でも、単
位ビット当りのコスト面で有利であるため、パーソナル
コンピュータ等へのＤＲＡＭ（Dynamic Random Access
Memory）の使用量が増加している。ＤＲＡＭは、容量を
増加させても、ウェハ径を大口径化することにより、単
位ビット当りのコスト低減することができるため、頻繁
に使用されている。
位ビット当りのコスト面で有利であるため、パーソナル
コンピュータ等へのＤＲＡＭ（Dynamic Random Access
Memory）の使用量が増加している。ＤＲＡＭは、容量を
増加させても、ウェハ径を大口径化することにより、単
位ビット当りのコスト低減することができるため、頻繁
に使用されている。
【０００４】しかしながら、ＤＲＡＭにおいても、大容
量化にともなったテスト時間およびテストコストの増大
や、微細化加工技術の高度化に伴う開発費および高度な
設備のための費用等が非常に大きくなっており、それら
のコストを低減できるか否かが問題となっている。
量化にともなったテスト時間およびテストコストの増大
や、微細化加工技術の高度化に伴う開発費および高度な
設備のための費用等が非常に大きくなっており、それら
のコストを低減できるか否かが問題となっている。
【０００５】ＤＲＡＭの入出力のビット構成は、通常、
４ビット、８ビット、または、１６ビットビット数の種
類の幅が狭いため、複数個のＤＲＡＭを１つのモジュー
ルにしたものが一般的に使用されている。このように、
ＤＲＡＭなどの半導体記憶装置は、モジュール状態で使
用されることが多い。
４ビット、８ビット、または、１６ビットビット数の種
類の幅が狭いため、複数個のＤＲＡＭを１つのモジュー
ルにしたものが一般的に使用されている。このように、
ＤＲＡＭなどの半導体記憶装置は、モジュール状態で使
用されることが多い。
【０００６】図９および図１０には、従来の半導体モジ
ュール（メモリモジュール）の例が示されている。従来
の半導体メモリモジュールは、プリント配線基板の両面
に部品を搭載できる表面実装技術に対応したＳＯＰ（Sm
all Outline Package）およびＴＳＯＰ（Thin Small Ou
tline Package）などのように、ベアチップ１０１、マ
ウントアイランド１０４、ボンディングワイヤ１０５、
リードフレーム１１０がモールド樹脂１０８にモールド
された単体チップ１１７を半導体モジュール基板１０２
上に搭載した構造になっている。
ュール（メモリモジュール）の例が示されている。従来
の半導体メモリモジュールは、プリント配線基板の両面
に部品を搭載できる表面実装技術に対応したＳＯＰ（Sm
all Outline Package）およびＴＳＯＰ（Thin Small Ou
tline Package）などのように、ベアチップ１０１、マ
ウントアイランド１０４、ボンディングワイヤ１０５、
リードフレーム１１０がモールド樹脂１０８にモールド
された単体チップ１１７を半導体モジュール基板１０２
上に搭載した構造になっている。
【０００７】また、メモリチップの高性能化および高機
能化に伴い、メモリパッケージについては、小型化およ
び薄型化を基本的な開発の流れとして開発が進められて
きている。そして、メモリパッケージには、挿入方式が
採用されていたが、近年では表面実装方式が採用される
というように、パッケージの形態が大きく変化してきて
いる。
能化に伴い、メモリパッケージについては、小型化およ
び薄型化を基本的な開発の流れとして開発が進められて
きている。そして、メモリパッケージには、挿入方式が
採用されていたが、近年では表面実装方式が採用される
というように、パッケージの形態が大きく変化してきて
いる。
【０００８】現在では、挿入方式よりも表面実装方式が
主流となり、さらなるパッケージの小型化および軽量化
が強く求められている。現在のところ、半導体モジュー
ルを使用することで設計の簡略化および信頼性の向上な
らびにコストダウンを図るようにしている。
主流となり、さらなるパッケージの小型化および軽量化
が強く求められている。現在のところ、半導体モジュー
ルを使用することで設計の簡略化および信頼性の向上な
らびにコストダウンを図るようにしている。
【０００９】また、従来の半導体モジュールの製造過程
では、半導体モジュールを製造した後のモジュールテス
トにおいて不良品チップが発生した場合にその不良がな
くなるまでテストおよび不良品チップの交換を行なって
いる。
では、半導体モジュールを製造した後のモジュールテス
トにおいて不良品チップが発生した場合にその不良がな
くなるまでテストおよび不良品チップの交換を行なって
いる。
【００１０】
【発明が解決しようとする課題】前述したように、従来
の半導体モジュールには、図９に示すように、パッケー
ジされた単体チップ１１７の一例の単体メモリチップＩ
Ｃ（Integration Circuit）を複数半導体モジュール基
板１０２に搭載するため、単体メモリチップＩＣの実装
面積が大きくなるという問題がある。
の半導体モジュールには、図９に示すように、パッケー
ジされた単体チップ１１７の一例の単体メモリチップＩ
Ｃ（Integration Circuit）を複数半導体モジュール基
板１０２に搭載するため、単体メモリチップＩＣの実装
面積が大きくなるという問題がある。
【００１１】また、従来の半導体モジュールの製造過程
では、不良が検出されたメモリチップの交換に多大な手
間を要するという問題がある。さらに、高密度実装を容
易に行なうことができる半導体モジュールとして、ＣＯ
Ｂ（Chip On Board）化メモリモジュールがあるが、
従来のＣＯＢ化モジュールでは、ベアチップをモールド
封止した後に、不良であることが検出されたベアチップ
をリペアできないという問題がある。
では、不良が検出されたメモリチップの交換に多大な手
間を要するという問題がある。さらに、高密度実装を容
易に行なうことができる半導体モジュールとして、ＣＯ
Ｂ（Chip On Board）化メモリモジュールがあるが、
従来のＣＯＢ化モジュールでは、ベアチップをモールド
封止した後に、不良であることが検出されたベアチップ
をリペアできないという問題がある。
【００１２】本発明は、上述の問題に鑑みてなされたも
のであり、その第１の目的は、モールド樹脂によりチッ
プをモールドした後にチップの不良が検出された場合に
も、新たに良品チップを搭載することにより、複数のベ
アチップのうち不良となったベアチップ以外のベアチッ
プを有効利用することができる半導体モジュールを提供
することである。また、第２の目的は、半導体モジュー
ル基板に設けられた複数のベアチップを一体的にモール
ドすることにより、半導体モジュールの高密度実装化を
図ることである。
のであり、その第１の目的は、モールド樹脂によりチッ
プをモールドした後にチップの不良が検出された場合に
も、新たに良品チップを搭載することにより、複数のベ
アチップのうち不良となったベアチップ以外のベアチッ
プを有効利用することができる半導体モジュールを提供
することである。また、第２の目的は、半導体モジュー
ル基板に設けられた複数のベアチップを一体的にモール
ドすることにより、半導体モジュールの高密度実装化を
図ることである。
【００１３】
【課題を解決するための手段】本発明の半導体モジュー
ルは、半導体モジュール基板と、半導体モジュール基板
の主表面に搭載された複数のベアチップと、半導体モジ
ュール基板の主表面とともに複数のベアチップを被覆す
るモールド樹脂とを備えている。また、本発明の半導体
モジュールは、半導体モジュール基板が、複数のベアチ
ップそれぞれの代わりに使用可能な、入出力端子を有す
るリペアチップを搭載可能な領域であって、モールド樹
脂の外部に設けられた複数のリペアチップ搭載領域を含
んでいる。また、本発明の半導体モジュールは、複数の
ベアチップのうちいずれかが不良であることが検出さ
れ、かつ、複数のリペアチップ搭載領域のうちのいずれ
かにリペアチップが搭載された場合に、搭載されたリペ
アチップの入出力端子と接続され、その入出力端子を介
して、不良であることが検出されたベアチップに入力ま
たは出力されていた電気信号を、搭載されたリペアチッ
プに入力または出力する複数の電気配線を含んでいる。
ルは、半導体モジュール基板と、半導体モジュール基板
の主表面に搭載された複数のベアチップと、半導体モジ
ュール基板の主表面とともに複数のベアチップを被覆す
るモールド樹脂とを備えている。また、本発明の半導体
モジュールは、半導体モジュール基板が、複数のベアチ
ップそれぞれの代わりに使用可能な、入出力端子を有す
るリペアチップを搭載可能な領域であって、モールド樹
脂の外部に設けられた複数のリペアチップ搭載領域を含
んでいる。また、本発明の半導体モジュールは、複数の
ベアチップのうちいずれかが不良であることが検出さ
れ、かつ、複数のリペアチップ搭載領域のうちのいずれ
かにリペアチップが搭載された場合に、搭載されたリペ
アチップの入出力端子と接続され、その入出力端子を介
して、不良であることが検出されたベアチップに入力ま
たは出力されていた電気信号を、搭載されたリペアチッ
プに入力または出力する複数の電気配線を含んでいる。
【００１４】上記のような構成によれば、複数のリペア
チップ搭載領域のうちのいずれかに、複数のベアチップ
のうち不良となったベアチップの代わりにリペアチップ
を搭載することにより、ベアチップが樹脂封止された後
に半導体モジュールをリペアすることができる。そのた
め、複数のベアチップのうち不良となったベアチップ以
外のベアチップを有効利用することができる。
チップ搭載領域のうちのいずれかに、複数のベアチップ
のうち不良となったベアチップの代わりにリペアチップ
を搭載することにより、ベアチップが樹脂封止された後
に半導体モジュールをリペアすることができる。そのた
め、複数のベアチップのうち不良となったベアチップ以
外のベアチップを有効利用することができる。
【００１５】本発明の半導体モジュールは、リペアチッ
プ搭載領域が、前述の主表面と対をなす裏側の主表面に
設けられていてもよい。
プ搭載領域が、前述の主表面と対をなす裏側の主表面に
設けられていてもよい。
【００１６】上記のような構成によれば、半導体モジュ
ール基板を有効に使用することができる。
ール基板を有効に使用することができる。
【００１７】本発明の半導体モジュールは、複数の電気
配線が、不良であることが検出されたベアチップが搭載
された領域の真裏の領域の近傍にそのベアチップの代わ
りに用いられるリペアチップが搭載されるように構成さ
れていてもよい。
配線が、不良であることが検出されたベアチップが搭載
された領域の真裏の領域の近傍にそのベアチップの代わ
りに用いられるリペアチップが搭載されるように構成さ
れていてもよい。
【００１８】上記のような構成によれば、ベアチップを
使用する場合とリペアチップを使用する場合とを切換え
るための複数の電気配線が複雑化することを抑制するこ
とができる。
使用する場合とリペアチップを使用する場合とを切換え
るための複数の電気配線が複雑化することを抑制するこ
とができる。
【００１９】本発明の半導体モジュールは、複数のベア
チップそれぞれが、所定の手段により、複数のベアチッ
プそれぞれの内部の機能を停止させることが可能に構成
されていてもよい。また、本発明の半導体モジュール
は、半導体モジュール基板に搭載され、かつ、所定の手
段により機能が停止された場合に、不良であることが検
出されたベアチップに出力されていた電気信号がリペア
チップから出力され、かつ、ベアチップに入力されてい
た電気信号がリペアチップに入力されるように構成され
ていてもよい。
チップそれぞれが、所定の手段により、複数のベアチッ
プそれぞれの内部の機能を停止させることが可能に構成
されていてもよい。また、本発明の半導体モジュール
は、半導体モジュール基板に搭載され、かつ、所定の手
段により機能が停止された場合に、不良であることが検
出されたベアチップに出力されていた電気信号がリペア
チップから出力され、かつ、ベアチップに入力されてい
た電気信号がリペアチップに入力されるように構成され
ていてもよい。
【００２０】上記の構成によれば、所定の手段によりベ
アチップの機能を停止することができるため、不必要な
信号入出力により信号の衝突を防止することができると
ともに、無駄な消費電力を低減することができる。
アチップの機能を停止することができるため、不必要な
信号入出力により信号の衝突を防止することができると
ともに、無駄な消費電力を低減することができる。
【００２１】本発明の半導体モジュールは、所定の手段
が、ベアチップに設けられたピンである。また、ベアチ
ップは、ピンが所定の電位に固定されることにより、ベ
アチップの機能を停止することが可能に構成されてい
る。
が、ベアチップに設けられたピンである。また、ベアチ
ップは、ピンが所定の電位に固定されることにより、ベ
アチップの機能を停止することが可能に構成されてい
る。
【００２２】本発明の半導体モジュールは、複数の電気
配線が、複数のベアチップそれぞれの入出力端子に接続
され、リペアチップが搭載されていない場合に、複数の
ベアチップそれぞれに電気信号を入出力する複数の第１
電気配線と、複数の第１電気配線それぞれから分岐し、
複数のリペアチップ領域のいずれかにリペアチップが搭
載された場合に、搭載されたリペアチップの入出力端子
に接続され、搭載されたリペアチップに電気信号を入出
力する複数の第２電気配線とを含んでいてもよい。
配線が、複数のベアチップそれぞれの入出力端子に接続
され、リペアチップが搭載されていない場合に、複数の
ベアチップそれぞれに電気信号を入出力する複数の第１
電気配線と、複数の第１電気配線それぞれから分岐し、
複数のリペアチップ領域のいずれかにリペアチップが搭
載された場合に、搭載されたリペアチップの入出力端子
に接続され、搭載されたリペアチップに電気信号を入出
力する複数の第２電気配線とを含んでいてもよい。
【００２３】本発明の半導体モジュールは、モールド樹
脂が、複数のベアチップ全てを一体的に被覆することが
望ましい。
脂が、複数のベアチップ全てを一体的に被覆することが
望ましい。
【００２４】上記のような構成によれば、ベアチップを
個々に被覆するのではなく、複数のベアチップ全てを一
体的に被覆するため、半導体モジュールの実装密度を向
上させることができる。また、一回のモールド工程でベ
アチップ全てをモールドすることができるため、モール
ド工程にかかる時間を短縮することができる。
個々に被覆するのではなく、複数のベアチップ全てを一
体的に被覆するため、半導体モジュールの実装密度を向
上させることができる。また、一回のモールド工程でベ
アチップ全てをモールドすることができるため、モール
ド工程にかかる時間を短縮することができる。
【００２５】
【発明の実施の形態】以下、図１〜図７を用いて、モー
ルド樹脂によりベアチップを被覆した後においてリペア
可能な本発明の実施の形態の半導体モジュールを説明す
る。
ルド樹脂によりベアチップを被覆した後においてリペア
可能な本発明の実施の形態の半導体モジュールを説明す
る。
【００２６】本実施の形態の半導体モジュールは、モー
ルドされたベアチップが不良であると検出された場合
に、そのベアチップの代わりとなるリペアチップが半導
体モジュール基板に搭載されることにより、リペアされ
る。
ルドされたベアチップが不良であると検出された場合
に、そのベアチップの代わりとなるリペアチップが半導
体モジュール基板に搭載されることにより、リペアされ
る。
【００２７】図１には、実施の形態の半導体モジュール
が示されている。図１に示すように、実施の形態の半導
体モジュールは、複数のベアチップ１が半導体モジュー
ル基板２の一方の主表面に直接マウントされ、モールド
樹脂８により複数のベアチップ１が一体的にモールドさ
れている。
が示されている。図１に示すように、実施の形態の半導
体モジュールは、複数のベアチップ１が半導体モジュー
ル基板２の一方の主表面に直接マウントされ、モールド
樹脂８により複数のベアチップ１が一体的にモールドさ
れている。
【００２８】また、図２に示すように、ベアチップ１に
設けられたボンディングパッド６と半導体モジュール基
板２に設けられた配線パッド７とがボンディングワイヤ
５により接続されている。
設けられたボンディングパッド６と半導体モジュール基
板２に設けられた配線パッド７とがボンディングワイヤ
５により接続されている。
【００２９】また、実施の形態の半導体モジュールは、
複数のベアチップ１のうちのいずれかのベアチップ１が
不良であると検出された場合に、図３に示すように、ベ
アチップ１の代わりに用いられる良品チップ３が、複数
のベアチップ１が設けられている主表面の裏側に搭載可
能な構造となっている。
複数のベアチップ１のうちのいずれかのベアチップ１が
不良であると検出された場合に、図３に示すように、ベ
アチップ１の代わりに用いられる良品チップ３が、複数
のベアチップ１が設けられている主表面の裏側に搭載可
能な構造となっている。
【００３０】半導体モジュール２の表面に搭載されたベ
アチップ１とそのベアチップ１の代わりに用いられる裏
面に搭載されたリペアチップとしての良品チップ３と
は、共通の電気配線を使用することになり、良品チップ
３が搭載された場合には、その電気配線２０は、図３に
示すように、半導体モジュール基板２を貫通するスルー
ホールを介して、表面に搭載された複数のベアチップ１
と裏面の複数のリペアチップ搭載領域に搭載される良品
チップ３との双方にそれぞれ接続されることになる。
アチップ１とそのベアチップ１の代わりに用いられる裏
面に搭載されたリペアチップとしての良品チップ３と
は、共通の電気配線を使用することになり、良品チップ
３が搭載された場合には、その電気配線２０は、図３に
示すように、半導体モジュール基板２を貫通するスルー
ホールを介して、表面に搭載された複数のベアチップ１
と裏面の複数のリペアチップ搭載領域に搭載される良品
チップ３との双方にそれぞれ接続されることになる。
【００３１】本実施の形態の半導体モジュールの製造方
法においては、図２に示すように、半導体モジュール基
板２に複数のベアチップ１を搭載した後、ボンディング
ワイヤ５によりベアチップ１に設けられたボンディング
パッド６と半導体モジュール基板２に設けられた配線パ
ッド７とを電気的に接続する。その後、図３に示すよう
に、複数のベアチップ１を一体的にモールド樹脂８によ
りモールドすることにより、半導体モジュールを完成さ
せる。そして、半導体モジュールを完成させた後に、半
導体モジュール基板２の裏面に必要に応じてモールドさ
れた良品チップ３をマウントできる構造になっている。
法においては、図２に示すように、半導体モジュール基
板２に複数のベアチップ１を搭載した後、ボンディング
ワイヤ５によりベアチップ１に設けられたボンディング
パッド６と半導体モジュール基板２に設けられた配線パ
ッド７とを電気的に接続する。その後、図３に示すよう
に、複数のベアチップ１を一体的にモールド樹脂８によ
りモールドすることにより、半導体モジュールを完成さ
せる。そして、半導体モジュールを完成させた後に、半
導体モジュール基板２の裏面に必要に応じてモールドさ
れた良品チップ３をマウントできる構造になっている。
【００３２】そのため、システムテストなどの半導体モ
ジュールの一例のメモリモジュールを製造した後の各種
のテストにおいて、複数のベアチップ１の中に不良品が
あることが検出された場合に、半導体モジュール基板２
の裏面に良品チップ３を搭載して、不良品となったベア
チップ１の機能を良品チップ３が果たすようにすること
により、半導体モジュールをリペアすることが可能とな
る。
ジュールの一例のメモリモジュールを製造した後の各種
のテストにおいて、複数のベアチップ１の中に不良品が
あることが検出された場合に、半導体モジュール基板２
の裏面に良品チップ３を搭載して、不良品となったベア
チップ１の機能を良品チップ３が果たすようにすること
により、半導体モジュールをリペアすることが可能とな
る。
【００３３】ただし、不良品であることが検出されたベ
アチップ１の機能を良品チップ３が果たすようにするに
は、不良品であることが検出されたベアチップ１の動作
をオフする必要がある。そのため、ベアチップ１が機能
する状態と機能しない状態とを制御することが必要とな
る。
アチップ１の機能を良品チップ３が果たすようにするに
は、不良品であることが検出されたベアチップ１の動作
をオフする必要がある。そのため、ベアチップ１が機能
する状態と機能しない状態とを制御することが必要とな
る。
【００３４】本実施の形態の半導体モジュール基板で
は、実使用時に利用されていない端子に所定の電位の信
号を入力することによって、半導体モジュール基板２上
に搭載されたベアチップ１の入出力のオン／オフを制御
して、不良であることが検出されたベアチップ１の機能
を良品チップ３が果たすようにする。
は、実使用時に利用されていない端子に所定の電位の信
号を入力することによって、半導体モジュール基板２上
に搭載されたベアチップ１の入出力のオン／オフを制御
して、不良であることが検出されたベアチップ１の機能
を良品チップ３が果たすようにする。
【００３５】なお、実施の形態の半導体モジュールは、
複数のベアチップ１が半導体モジュール基板２にマウン
トされ、ベアチップ１のボンディングパッド６と半導体
モジュール基板２の配線パッド７とが電気的に接続され
た後、モールド樹脂８により一体的にモールドされてい
る。そのため、半導体モジュールの実装面積を小さくす
ることができる。
複数のベアチップ１が半導体モジュール基板２にマウン
トされ、ベアチップ１のボンディングパッド６と半導体
モジュール基板２の配線パッド７とが電気的に接続され
た後、モールド樹脂８により一体的にモールドされてい
る。そのため、半導体モジュールの実装面積を小さくす
ることができる。
【００３６】図４および図５には、リペア後の半導体モ
ジュール基板の構成例が示されている。図４および図５
に示すように、半導体モジュールは、半導体モジュール
基板２の表面にはべアチップ１（Ｄ０〜Ｄ７）が搭載さ
れ、裏面にはリペア時に搭載される良品チップ３（Ｄ′
０〜Ｄ′７）のためのリペアチップ搭載領域が設けられ
ている。
ジュール基板の構成例が示されている。図４および図５
に示すように、半導体モジュールは、半導体モジュール
基板２の表面にはべアチップ１（Ｄ０〜Ｄ７）が搭載さ
れ、裏面にはリペア時に搭載される良品チップ３（Ｄ′
０〜Ｄ′７）のためのリペアチップ搭載領域が設けられ
ている。
【００３７】図６には、リペア前のベアチップ１（Ｄ０
〜Ｄ７）が搭載された半導体モジュール基板２の表面の
ブロック図が示されている。図６に示すように、ベアチ
ップ１（Ｄ０〜Ｄ７）には、不良品であることが検出さ
れたベアチップ１の入出力の制御を行なうためのＱＦＣ
ピン（普段使用していない端子であればＱＦＣピンだけ
に限られない。）が設けられている。図７には、リペア
後のリペア時に使用されるモールドされた単体の良品チ
ップ３（Ｄ′０〜Ｄ′７）が搭載されたモジュール基板
２の表面および裏面のブロック図が示されている。な
お、ベアチップ１（Ｄ０〜Ｄ７）と良品チップ３（Ｄ′
０〜Ｄ′７）とは、それぞれ共通の電気配線２０に接続
された入出力端子ＤＱ０〜ＤＱ６３を使用するものとす
る。なお、入出力端子ＤＱ０〜ＤＱ６３は、他の回路や
メモリに接続され、その他の回路やメモリでの電気信号
入出力のための端子である。
〜Ｄ７）が搭載された半導体モジュール基板２の表面の
ブロック図が示されている。図６に示すように、ベアチ
ップ１（Ｄ０〜Ｄ７）には、不良品であることが検出さ
れたベアチップ１の入出力の制御を行なうためのＱＦＣ
ピン（普段使用していない端子であればＱＦＣピンだけ
に限られない。）が設けられている。図７には、リペア
後のリペア時に使用されるモールドされた単体の良品チ
ップ３（Ｄ′０〜Ｄ′７）が搭載されたモジュール基板
２の表面および裏面のブロック図が示されている。な
お、ベアチップ１（Ｄ０〜Ｄ７）と良品チップ３（Ｄ′
０〜Ｄ′７）とは、それぞれ共通の電気配線２０に接続
された入出力端子ＤＱ０〜ＤＱ６３を使用するものとす
る。なお、入出力端子ＤＱ０〜ＤＱ６３は、他の回路や
メモリに接続され、その他の回路やメモリでの電気信号
入出力のための端子である。
【００３８】図６に示すリペア前の半導体モジュール構
成では、良品チップ３が搭載されていないため問題はな
いが、図７に示すリペア後の半導体モジュールの構成で
は、ベアチップ１（Ｄ０）と良品チップ３（Ｄ′０）と
が共通の電気配線２０に接続された入出力端子ＤＱ０〜
ＤＱ６３を使用するため、ベアチップ１（Ｄ０）および
良品チップ３（Ｄ′０）のいずれもが動作する状態で
は、ベアチップ１（Ｄ０）および良品チップ３（Ｄ′
０）それぞれの入出力信号が衝突して不具合が生じるこ
とになる。
成では、良品チップ３が搭載されていないため問題はな
いが、図７に示すリペア後の半導体モジュールの構成で
は、ベアチップ１（Ｄ０）と良品チップ３（Ｄ′０）と
が共通の電気配線２０に接続された入出力端子ＤＱ０〜
ＤＱ６３を使用するため、ベアチップ１（Ｄ０）および
良品チップ３（Ｄ′０）のいずれもが動作する状態で
は、ベアチップ１（Ｄ０）および良品チップ３（Ｄ′
０）それぞれの入出力信号が衝突して不具合が生じるこ
とになる。
【００３９】そこで、実施の形態の半導体モジュールで
は、不良であることが検出されたベアチップ１のＱＦＣ
ピンを所定の電位に固定することにより、そのベアチッ
プ１の入出力端子からの信号の入出力を不能にすること
により、前述の不具合が生じることを防止している。な
お、ＱＦＣピンは、モールド樹脂８の外部に露出するよ
うな構造となっているため、モールド樹脂８によりベア
チップ１を被覆した後においても、外部からＱＦＣピン
を所定の電位に固定することは可能である。また、ベア
チップ１の内部の回路構成は、ＱＦＣピンの電位が所定
の電位に固定されると、ベアチップ１の入出力端子から
の電気信号の入出力を行なわないような回路構成となっ
ている。
は、不良であることが検出されたベアチップ１のＱＦＣ
ピンを所定の電位に固定することにより、そのベアチッ
プ１の入出力端子からの信号の入出力を不能にすること
により、前述の不具合が生じることを防止している。な
お、ＱＦＣピンは、モールド樹脂８の外部に露出するよ
うな構造となっているため、モールド樹脂８によりベア
チップ１を被覆した後においても、外部からＱＦＣピン
を所定の電位に固定することは可能である。また、ベア
チップ１の内部の回路構成は、ＱＦＣピンの電位が所定
の電位に固定されると、ベアチップ１の入出力端子から
の電気信号の入出力を行なわないような回路構成となっ
ている。
【００４０】たとえば、図６に示すように、ＱＦＣピン
がＯＰＥＮの場合、図８に示すチップ制御手段１２の働
きによりベアチップ１（Ｄ０〜Ｄ７）または良品チップ
３（Ｄ′０〜Ｄ′７）は、図８に示す入出力手段１４か
ら電気信号を入出力端子ＤＱ０〜ＤＱ６３へ出力するか
または入出力端子ＤＱ０〜ＤＱ６３から図８に示す入出
力手段１４へ電気信号が入力される。ＱＦＣピンが接地
電池（ＧＮＤ）に固定されている場合、図８に示すチッ
プ制御手段１２の働きにより、ベアチップ１（Ｄ０〜Ｄ
７）または良品チップ３（Ｄ′０〜Ｄ′７）は、図８に
示す入出力手段１４を用いた入出力端子ＤＱからの信号
の入力または入出力端子ＤＱからの出力を停止する。
がＯＰＥＮの場合、図８に示すチップ制御手段１２の働
きによりベアチップ１（Ｄ０〜Ｄ７）または良品チップ
３（Ｄ′０〜Ｄ′７）は、図８に示す入出力手段１４か
ら電気信号を入出力端子ＤＱ０〜ＤＱ６３へ出力するか
または入出力端子ＤＱ０〜ＤＱ６３から図８に示す入出
力手段１４へ電気信号が入力される。ＱＦＣピンが接地
電池（ＧＮＤ）に固定されている場合、図８に示すチッ
プ制御手段１２の働きにより、ベアチップ１（Ｄ０〜Ｄ
７）または良品チップ３（Ｄ′０〜Ｄ′７）は、図８に
示す入出力手段１４を用いた入出力端子ＤＱからの信号
の入力または入出力端子ＤＱからの出力を停止する。
【００４１】したがって、不良品であることが検出され
たベアチップ１が存在していない場合、良品チップ３
（Ｄ′０〜Ｄ′７）を搭載する必要はなく、複数のベア
チップ１を半導体モジュール基板２に直接搭載した半導
体モジュールを実現することが可能となる。また、通
常、半導体装置の動作時には、ベアチップ１（Ｄ０〜Ｄ
７）において実動作時に使用していないＱＦＣピンがチ
ップ制御手段１２により、ＯＰＥＮに制御されており、
ベアチップ１（Ｄ０〜Ｄ７）から入出力端子ＤＱ０〜Ｄ
Ｑ６３へ信号の出力が行なわれるか、または、入出力端
子ＤＱ０〜ＤＱ６３からベアチップ１（ＤＱ）へ信号の
入力が行なわれる。
たベアチップ１が存在していない場合、良品チップ３
（Ｄ′０〜Ｄ′７）を搭載する必要はなく、複数のベア
チップ１を半導体モジュール基板２に直接搭載した半導
体モジュールを実現することが可能となる。また、通
常、半導体装置の動作時には、ベアチップ１（Ｄ０〜Ｄ
７）において実動作時に使用していないＱＦＣピンがチ
ップ制御手段１２により、ＯＰＥＮに制御されており、
ベアチップ１（Ｄ０〜Ｄ７）から入出力端子ＤＱ０〜Ｄ
Ｑ６３へ信号の出力が行なわれるか、または、入出力端
子ＤＱ０〜ＤＱ６３からベアチップ１（ＤＱ）へ信号の
入力が行なわれる。
【００４２】さらに、半導体モジュールにおいて、ベア
チップ１（Ｄ０〜Ｄ７）の中に不良品であることが検出
されたベアチップ１がある場合、良品チップ３（Ｄ′０
〜Ｄ′７）を半導体モジュール基板２のベアチップ１が
設けられている面の裏面に搭載して、ベアチップ１（Ｄ
０）のＱＦＣピンを接地電位（ＧＮＤ）に固定すること
により、ベアチップ１（Ｄ０）は、入出力端子ＤＱ０〜
ＤＱ７への信号の出力または入出力端子ＤＱ０〜ＤＱ７
からの信号の入力は停止する。それにより、良品チップ
３（Ｄ′０）は、電気信号を入出力端子ＤＱ０〜ＤＱ７
へ出力するかまたは電気信号が入出力端子ＤＱ０〜ＤＱ
７から入力される。したがって、不良品のベアチップ１
の機能を良品チップ３が代替して、半導体モジュールを
リペアすることができる。
チップ１（Ｄ０〜Ｄ７）の中に不良品であることが検出
されたベアチップ１がある場合、良品チップ３（Ｄ′０
〜Ｄ′７）を半導体モジュール基板２のベアチップ１が
設けられている面の裏面に搭載して、ベアチップ１（Ｄ
０）のＱＦＣピンを接地電位（ＧＮＤ）に固定すること
により、ベアチップ１（Ｄ０）は、入出力端子ＤＱ０〜
ＤＱ７への信号の出力または入出力端子ＤＱ０〜ＤＱ７
からの信号の入力は停止する。それにより、良品チップ
３（Ｄ′０）は、電気信号を入出力端子ＤＱ０〜ＤＱ７
へ出力するかまたは電気信号が入出力端子ＤＱ０〜ＤＱ
７から入力される。したがって、不良品のベアチップ１
の機能を良品チップ３が代替して、半導体モジュールを
リペアすることができる。
【００４３】なお、本実施の形態の半導体モジュールで
は、半導体モジュール基板２の一方の面（表面）にベア
チップ１を搭載し、他方の面（裏面）に良品チップ３を
搭載した例を示したが、半導体モジュール基板を大きく
することができる場合には、半導体モジュール基板の一
方の面のみにベアチップおよび良品チップの双方を搭載
し、他方の面にはチップを搭載しないようにしてもよ
い。
は、半導体モジュール基板２の一方の面（表面）にベア
チップ１を搭載し、他方の面（裏面）に良品チップ３を
搭載した例を示したが、半導体モジュール基板を大きく
することができる場合には、半導体モジュール基板の一
方の面のみにベアチップおよび良品チップの双方を搭載
し、他方の面にはチップを搭載しないようにしてもよ
い。
【００４４】また、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えるべき
である。本発明の範囲は上記した説明ではなく特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
の点で例示であって制限的なものではないと考えるべき
である。本発明の範囲は上記した説明ではなく特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００４５】
【発明の効果】本発明の半導体モジュールによれば、複
数のリペアチップ搭載領域のうちのいずれかに、複数の
ベアチップのうち不良となったベアチップの代わりにリ
ペアチップを搭載することにより、ベアチップが樹脂封
止された後に半導体モジュールをリペアすることができ
る。そのため、複数のベアチップのうち不良となったベ
アチップ以外のベアチップを有効利用することができ
る。
数のリペアチップ搭載領域のうちのいずれかに、複数の
ベアチップのうち不良となったベアチップの代わりにリ
ペアチップを搭載することにより、ベアチップが樹脂封
止された後に半導体モジュールをリペアすることができ
る。そのため、複数のベアチップのうち不良となったベ
アチップ以外のベアチップを有効利用することができ
る。
【図面の簡単な説明】
【図１】 実施の形態の半導体モジュールにおいて、半
導体モジュール基板に搭載された複数のベアチップが一
体的にモールド樹脂によりモールドされた状態を示す図
である。
導体モジュール基板に搭載された複数のベアチップが一
体的にモールド樹脂によりモールドされた状態を示す図
である。
【図２】 半導体モジュール基板に搭載されたベアチッ
プを説明するための図である。
プを説明するための図である。
【図３】 半導体モジュール基板に搭載されたベアチッ
プおよびリペアチップの断面構造を説明するための図で
ある。
プおよびリペアチップの断面構造を説明するための図で
ある。
【図４】 半導体モジュール基板に搭載されたベアチッ
プの一部が不良品となったことを説明するための図であ
る。
プの一部が不良品となったことを説明するための図であ
る。
【図５】 半導体モジュール基板の裏面に搭載された良
品チップを使用して半導体モジュールをリペアすること
を説明するための図である。
品チップを使用して半導体モジュールをリペアすること
を説明するための図である。
【図６】 リペア前の半導体モジュール基板の構成を説
明するための図である。
明するための図である。
【図７】 リペア後の半導体モジュール基板の構成を説
明するための図である。
明するための図である。
【図８】 半導体記憶装置（ベアチップまたはリペアチ
ップ）の内部構成を説明するための図である。
ップ）の内部構成を説明するための図である。
【図９】 従来の半導体モジュールを上面側から見た構
成を説明するための図である。
成を説明するための図である。
【図１０】 従来の半導体モジュールの断面構成を説明
するための図である。
するための図である。
１，１０１ ベアチップ、２，１０２ 半導体モジュー
ル基板、３ 良品チップ、４，１０４ マウントアイラ
ンド、５，１０５ ボンディングワイヤ、６チップボン
ディングパッド、７ 配線パッド、８ モールド樹脂、
１０ リードフレーム、１２ チップ制御手段、１４
データ入出力手段、１０１ ベアチップ、１１０ リー
ドフレーム。
ル基板、３ 良品チップ、４，１０４ マウントアイラ
ンド、５，１０５ ボンディングワイヤ、６チップボン
ディングパッド、７ 配線パッド、８ モールド樹脂、
１０ リードフレーム、１２ チップ制御手段、１４
データ入出力手段、１０１ ベアチップ、１１０ リー
ドフレーム。
Claims (8)
- 【請求項１】 半導体モジュール基板と、 該半導体モジュール基板の主表面に搭載された複数のベ
アチップと、 前記半導体モジュール基板の主表面とともに前記複数の
ベアチップを被覆するモールド樹脂とを備え、 前記半導体モジュール基板は、 前記複数のベアチップそれぞれの代わりに使用可能な、
入出力端子を有するリペアチップを搭載可能な領域であ
って、前記モールド樹脂の外部に設けられた複数のリペ
アチップ搭載領域と、 前記複数のベアチップのうちいずれかが不良であること
が検出され、かつ、前記複数のリペアチップ搭載領域の
うちのいずれかにリペアチップが搭載された場合に、該
搭載されたリペアチップの前記入出力端子と接続され、
該入出力端子を介して、前記不良であることが検出され
たベアチップに入力または出力されていた電気信号を、
前記搭載されたリペアチップに入力または出力する複数
の電気配線とを含む、半導体モジュール。 - 【請求項２】 前記リペアチップ搭載領域は、前記主表
面と対をなす裏側の主表面に設けられた、請求項１に記
載の半導体モジュール。 - 【請求項３】 前記複数の電気配線は、前記不良である
ことが検出されたベアチップが搭載された領域の真裏の
領域の近傍に該ベアチップの代わりに用いられるリペア
チップが搭載されるように構成された、請求項２に記載
の半導体モジュール。 - 【請求項４】 前記複数のベアチップそれぞれは、 所定の手段により、該複数のベアチップそれぞれの内部
の機能を停止させることが可能に構成され、 前記半導体モジュール基板に搭載され、かつ、前記所定
の手段により機能が停止された場合に、前記不良である
ことが検出されたベアチップから出力されていた電気信
号が前記リペアチップから出力され、かつ、前記ベアチ
ップに入力されていた電気信号が前記リペアチップに入
力されるように構成された、請求項１〜３のいずれかに
記載の半導体モジュール。 - 【請求項５】 前記所定の手段は、前記ベアチップに設
けられたピンであり、 前記ベアチップは、該ピンが所定の電位に固定されるこ
とにより、前記ベアチップの機能を停止することが可能
に構成されている、請求項４に記載の半導体モジュー
ル。 - 【請求項６】 前記ピンは、前記ベアチップが使用され
る場合、電気信号の入出力用としては使用されないピン
である、請求項５に記載の半導体モジュール。 - 【請求項７】 前記複数の電気配線は、 前記複数のベアチップそれぞれの入出力端子に接続さ
れ、前記リペアチップが搭載されていない場合に、前記
複数のベアチップそれぞれに電気信号を入出力する複数
の第１電気配線と、 該複数の第１電気配線それぞれから分岐し、前記複数の
リペアチップ領域のいずれかにリペアチップが搭載され
た場合に、該搭載されたリペアチップの入出力端子に接
続され、該搭載されたリペアチップに電気信号を入出力
する複数の第２電気配線とを含む、請求項１〜６のいず
れかに記載の半導体モジュール。 - 【請求項８】 前記モールド樹脂は、前記複数のベアチ
ップ全てを一体的に被覆する、請求項１〜７のいずれか
に記載の半導体モジュール。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002099633A JP2003298002A (ja) | 2002-04-02 | 2002-04-02 | 半導体モジュール |
| US10/242,691 US6727581B2 (en) | 2002-04-02 | 2002-09-13 | Semiconductor module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002099633A JP2003298002A (ja) | 2002-04-02 | 2002-04-02 | 半導体モジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003298002A true JP2003298002A (ja) | 2003-10-17 |
Family
ID=28449851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002099633A Withdrawn JP2003298002A (ja) | 2002-04-02 | 2002-04-02 | 半導体モジュール |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6727581B2 (ja) |
| JP (1) | JP2003298002A (ja) |
Families Citing this family (6)
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|---|---|---|---|---|
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| US7034387B2 (en) * | 2003-04-04 | 2006-04-25 | Chippac, Inc. | Semiconductor multipackage module including processor and memory package assemblies |
| US7589407B2 (en) * | 2005-04-11 | 2009-09-15 | Stats Chippac Ltd. | Semiconductor multipackage module including tape substrate land grid array package stacked over ball grid array package |
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| CN102593108B (zh) * | 2011-01-18 | 2014-08-20 | 台达电子工业股份有限公司 | 功率半导体封装结构及其制造方法 |
| CN114882027B (zh) * | 2022-07-08 | 2022-09-06 | 南通浩盛汽车科技有限公司 | 电子设备芯片引脚缺陷检测方法及系统 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61111561A (ja) * | 1984-10-05 | 1986-05-29 | Fujitsu Ltd | 半導体装置 |
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| US6002178A (en) * | 1997-11-12 | 1999-12-14 | Lin; Paul T. | Multiple chip module configuration to simplify testing process and reuse of known-good chip-size package (CSP) |
-
2002
- 2002-04-02 JP JP2002099633A patent/JP2003298002A/ja not_active Withdrawn
- 2002-09-13 US US10/242,691 patent/US6727581B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6727581B2 (en) | 2004-04-27 |
| US20030183925A1 (en) | 2003-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |