JP2003318358A - 半導体メモリモジュール - Google Patents

半導体メモリモジュール

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JP2003318358A JP2002122630A JP2002122630A JP2003318358A JP 2003318358 A JP2003318358 A JP 2003318358A JP 2002122630 A JP2002122630 A JP 2002122630A JP 2002122630 A JP2002122630 A JP 2002122630A JP 2003318358 A JP2003318358 A JP 2003318358A
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泰宏 柏崎
Yoshio Fudeyasu
吉雄 筆保
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辰治 小林
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Mitsubishi Electric Corp
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Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 リペア用の良品チップが搭載された半導体モ
ジュールにおいて、梱包して搬送されるときに、損傷が
生じることが防止された半導体メモリモジュールを提供
する。 【解決手段】 モジュール基板２の裏面には、不良品で
あることが検出されたベアチップ１の位置に対応する位
置のみにリペア用の良品チップ３が設けられる。また、
良品チップ３がマウントされているかどうかにかかわら
ずモジュール基板２の裏面の全体が一体的にモールドさ
れる。それにより、半導体メモリモジュールを搬送する
ための箱に半導体メモリモジュールが梱包されたとき
に、複数の半導体メモリモジュール同士の間に隙間が形
成され難い形状の半導体メモリモジュールが形成され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリチップがモ
ジュール基板上に搭載された半導体メモリモジュールに
関するものである。
【０００２】
【従来の技術】半導体記憶装置は、パーソナルコンピュ
ータ、ワークステーションなどに利用されることが多
い。また、近年のパーソナルコンピュータは、高速化、
高密度化および高機能化しているため、半導体記憶装置
はメモリ容量をさらに増大させることが必要とされてい
る。また、低コストのメモリを多量に使う市場が拡大し
ている。そのため、半導体記憶装置は、さらに一層の大
容量化および低コスト化されることが求められている。
【０００３】前述のような半導体記憶装置の中でも、単
位ビット当りのコスト面で有利であるため、パーソナル
コンピュータ等へのＤＲＡＭ（Dynamic Random Access
Memory）の使用量が増加している。ＤＲＡＭは、容量を
増加させても、ウェハ径を大口径化することにより、単
位ビット当りのコスト低減することができるため、頻繁
に使用されている。
【０００４】しかしながら、ＤＲＡＭにおいても、大容
量化にともなったテスト時間およびテストコストの増大
や、微細化加工技術の高度化に伴う開発費および高度な
設備のための費用等が非常に大きくなっており、それら
のコストを低減できるか否かが問題となっている。
【０００５】ＤＲＡＭの入出力のビット構成は、通常、
４ビット、８ビット、または、１６ビットである。その
ため、ＤＲＡＭは、ビット数の種類の幅が狭い。その結
果、複数個のＤＲＡＭを１つのモジュールにしたものが
一般的に使用されている。このように、ＤＲＡＭなどの
半導体記憶装置は、モジュール状態で使用されることが
多い。
【０００６】図２１および図２２には、従来の半導体メ
モリモジュールの例が示されている。従来の半導体メモ
リモジュールは、プリント配線基板の両面に部品を搭載
できる表面実装技術に対応したＳＯＰ（Small Outline
Package）およびＴＳＯＰ（Thin Small Outline Packag
e）などのように、ベアチップ１０１、マウントアイラ
ンド１０４、ボンディングワイヤ１０５、リードフレー
ム１１０がモールド樹脂１０８にモールドされた単体チ
ップ１１７をモジュール基板１０２上に搭載した構造に
なっている。なお、本明細書において、単体チップと
は、ベアチップが単体でモールドされたチップを意味す
るものとする。
【０００７】また、メモリチップの高性能化および高機
能化に伴い、メモリパッケージについては、小型化およ
び薄型化を基本的な開発の流れとして開発が進められて
きている。そして、メモリパケージには、挿入方式が採
用されていたが、近年では表面実装方式が採用されると
いうように、パッケージの形態が大きく変化してきてい
る。
【０００８】現在では、挿入方式よりも表面実装方式が
主流となり、さらなるパッケージの小型化および軽量化
が強く求められている。現在のところ、半導体メモリモ
ジュールを使用することで設計の簡略化および信頼性の
向上ならびにコストダウンを図るようにしている。
【０００９】また、従来の半導体メモリモジュールの製
造過程では、半導体メモリモジュールを製造した後のモ
ジュールテストにおいて不良品チップが発生した場合に
その不良がなくなるまでテストおよび不良品チップの交
換を行なっている。
【００１０】
【発明が解決しようとする課題】前述したように、従来
の半導体メモリモジュールには、図２１に示すように、
パッケージされた単体チップ１１７の一例の単体メモリ
チップＩＣ（Integration Circuit）を複数モジュール
基板１０２に搭載するため、単体メモリチップＩＣの実
装面積が大きくなるという問題がある。
【００１１】前述の問題に対して、本発明者らは、モジ
ュール基板に設けられた複数のベアチップを一体的にモ
ールドすることにより、モジュール基板の高密度実装化
を図ることを検討している。
【００１２】また、従来の半導体メモリモジュールの製
造過程では、不良が検出されたメモリチップの交換に多
大な手間を要するという問題がある。さらに、高密度実
装を容易に行なうことができる半導体メモリモジュール
として、ＣＯＢ（Chip OnBoard）化メモリモジュール
があるが、従来のＣＯＢ化メモリモジュールでは、ベア
チップをモールド封止した後に、不良であることが検出
されたベアチップをリペアできないという問題がある。
【００１３】上述の問題に対しては、本発明者らは、モ
ールド樹脂によりチップをモールドした後にチップの不
良が検出された場合にも、新たに良品チップを搭載する
ことにより、複数のベアチップのうち不良となったベア
チップ以外のベアチップを有効利用することを検討して
いる。
【００１４】しかしながら、前述のように、半導体メモ
リモジュールをモジュール基板に良品チップを搭載する
ことによりリペアした場合、不良品であることが検出さ
れたベアチップに対応する位置のモジュール基板上にの
み良品チップを搭載すると、複数の半導体メモリモジュ
ールそれぞれの外形が、不規則なものとなってしまう。
すなわち、不良となるベアチップが半導体メモリモジュ
ールごとに異なるため、良品チップが搭載されるモジュ
ール基板上の位置が半導体メモリモジュールごとに異な
ってしまう。
【００１５】そのため、複数の半導体メモリモジュール
を搬送する場合に、搬送用の箱に複数の半導体メモリモ
ジュールを整列して梱包することが困難となる。すなわ
ち、半導体メモリモジュールを梱包するための箱の中に
おいて、半導体メモリモジュール同士の間に隙間が形成
されてしまう。その結果、半導体メモリモジュールの搬
送中において、箱の中で、半導体メモリモジュール同士
が、衝突してしまう。それにより、半導体メモリモジュ
ールが、損傷してしまう。
【００１６】本発明は、上述の問題に鑑みてなされたも
のであり、その目的は、リペア用の良品チップが搭載さ
れた半導体モジュールにおいて、梱包して搬送されると
きに、損傷が生じることが防止された半導体メモリモジ
ュールを提供することである。
【００１７】また、前述のような本発明者らが検討して
いる、モジュール基板に設けられた複数のベアチップを
一体的にモールドする半導体メモリモジュールでは、複
数のベアチップが樹脂でモールドされた後においては、
半導体メモリモジュールの記憶容量を変更、増加、また
は、回復することができない。
【００１８】本発明は、上述の問題に鑑みてなされたも
であり、他の目的は、複数のベアチップが樹脂でモール
ドされた後において、半導体メモリモジュールの記憶容
量を変更、増加、または、回復することができる半導体
メモリモジュールを提供することである。
【００１９】
【課題を解決するための手段】本発明の第１の局面の半
導体メモリモジュールは、モジュール基板と、モジュー
ル基板の主表面上に搭載された複数のベアチップと、モ
ジュール基板の主表面とともに複数のベアチップを一体
的に被覆する一方のモールド樹脂と、モジュール基板の
主表面上の領域であって、複数のベアチップのうちのい
ずれか１または２以上のベアチップが不良であることが
検出された場合に、不良であることが検出された１また
は２以上のベアチップの代わりに機能する１または２以
上の良品チップを搭載可能な複数の良品チップ搭載領域
と、該複数の良品チップ搭載領域に１または２以上の良
品チップが搭載されているか否かに関わらず、複数の良
品チップ搭載領域に搭載できる良品チップ全てが搭載さ
れていると仮定した場合に、仮定された良品チップ全て
とともに、複数の良品チップ搭載領域全てを一体的に被
覆する他方のモールド樹脂とを備えている。
【００２０】上記の構成によれば、他方のモールド樹脂
を備えるため、複数の良品チップ搭載領域に良品チップ
が搭載されているか否かに関わらず、半導体メモリモジ
ュールを搬送するための箱に半導体メモリモジュールが
梱包されたときに、複数の半導体メモリモジュール同士
の間に隙間が形成され難い形状の半導体メモリモジュー
ルにすることができる。そのため、半導体メモリモジュ
ールを箱に梱包して搬送するときに、半導体メモリモジ
ュールに損傷が生じることが防止される。
【００２１】本発明の第１の局面の半導体メモリモジュ
ールは、複数の良品チップ搭載領域のうちの１の領域
に、１のベアチップとほぼ同一の形状および同一の大き
さであり、かつ、良品チップとしては機能しない１のダ
ミーチップが搭載されてもよい。
【００２２】上記の構成によれば、他のモールド樹脂の
外形を、半導体メモリモジュールを箱に梱包して搬送す
るときに、複数の半導体メモリモジュール同士の間に隙
間ができ難い構造にすることができる。
【００２３】本発明の第１の局面の半導体メモリモジュ
ールは、複数の良品チップ搭載領域それぞれに、１のベ
アチップとほぼ同一の形状および同一の大きさであり、
かつ、良品チップとしては機能しないダミーチップが搭
載されてもよい。
【００２４】上記の構成によれば、他のモールド樹脂の
外形を、半導体メモリモジュールを箱に梱包して搬送す
るときに、より確実に、複数の半導体メモリモジュール
同士の間に隙間ができ難い構造にすることができる。
【００２５】本発明の第２の局面の半導体メモリモジュ
ールは、モジュール基板と、モジュール基板の主表面上
に搭載され、正常に機能しない１または２以上の不良ベ
アチップを含む複数のベアチップと、モジュール基板の
主表面とともに複数のベアチップを一体的に被覆するモ
ールド樹脂と、モールド樹脂の外側に、モジュール基板
の主表面上に搭載され、複数のベアチップそれぞれとは
別個に機能する１または２以上のメモリチップとを備え
ている。
【００２６】上記の構成によれば、複数のベアチップを
モールド樹脂により一体的に被覆する工程の後に、複数
のベアチップのなかに不良なベアチップがあることが検
出された場合に、複数のベアチップとは別個に機能する
１または２以上のメモリチップを用いて、不良でないベ
アチップを有効に利用することができる。
【００２７】本発明の第２の局面の半導体メモリモジュ
ールは、１または２以上のメモリチップが、不良ベアチ
ップの代わりに機能するリペアチップとして用いられて
もよい。
【００２８】上記の構成によれば、複数のベアチップを
モールド樹脂により一体的に被覆する工程の後に、複数
のベアチップのなかに不良なベアチップがあることが検
出された場合に、１または２以上のメモリチップをモジ
ュール基板に搭載することにより、半導体メモリモジュ
ールをリペアすることができる。
【００２９】本発明の第２の局面の半導体メモリモジュ
ールは、１または２以上のメモリチップが、半導体メモ
リモジュール全体の記憶容量を変更するチップとして用
いられてもよい。
【００３０】上記の構成によれば、複数のベアチップを
モールド樹脂により一体的に被覆する工程の後に、半導
体メモリモジュール全体の記憶容量を変更する必要性が
生じた場合に、１または２以上のメモリチップをモジュ
ール基板に搭載することにより、半導体メモリモジュー
ル全体の記憶容量を変更することができる。
【００３１】本発明の第３の局面の半導体メモリモジュ
ールは、モジュール基板と、モジュール基板の主表面上
に搭載された複数のベアチップと、モジュール基板の主
表面とともに複数のベアチップを一体的に被覆するモー
ルド樹脂と、モジュール基板の主表面上に搭載され、複
数のベアチップとは別個に機能する１または２以上のメ
モリチップとを備え、１または２以上のメモリチップの
うち少なくともいずれか１のメモリチップの機能が不能
にされている。
【００３２】上記の構成によれば、メモリチップが不良
であるか否かを判別するテストの後において、テストの
結果に応じて、半導体メモリモジュールの記憶容量を変
更することができる。
【００３３】本発明の第３の局面の半導体メモリモジュ
ールは、１または２以上のメモリチップ全ての機能が不
能にされていてもよい。
【００３４】上記の構成によれば、メモリチップが不良
であるか否かを判別するテストの後において、１または
２以上のメモリチップのなかに不良メモリチップがあっ
た場合に、正常である複数のベアチップを有効に利用す
ることができる。
【００３５】なお、上記第１の局面から第３の局面の半
導体メモリモジュールの特徴を状況に応じて組合せるこ
とは可能である。
【００３６】
【発明の実施の形態】（実施の形態１）以下、図１〜図
８を用いて、モールド樹脂によりベアチップを被覆した
後においてリペア可能な本発明の実施の形態の半導体メ
モリモジュールを説明する。
【００３７】本実施の形態の半導体メモリモジュール
は、モールドされたベアチップが不良であると検出され
た場合に、そのベアチップの代わりとなるリペアチップ
がモジュール基板に搭載されることにより、リペアされ
る。
【００３８】図１には、実施の形態の半導体メモリモジ
ュールが示されている。図１に示すように、実施の形態
の半導体メモリモジュールは、複数のベアチップ１がモ
ジュール基板２の一方の主表面に直接マウントされ、モ
ールド樹脂８により複数のベアチップ１が一体的にモー
ルドされている。
【００３９】また、図２に示すように、ベアチップ１に
設けられたチップボンディングパッド６とモジュール基
板２に設けられた配線パッド７とがボンディングワイヤ
５により接続されている。
【００４０】また、実施の形態の半導体メモリモジュー
ルは、複数のベアチップ１のうちのいずれかのベアチッ
プ１が不良であると検出された場合に、図３に示すよう
に、ベアチップ１の代わりに用いられる良品チップ３
が、複数のベアチップ１が設けられている主表面の裏側
に搭載可能な構造となっている。
【００４１】半導体メモリモジュール基板２の表面に搭
載されたベアチップ１とそのベアチップ１の代わりに用
いられる裏面に搭載されたリペアチップとしての良品チ
ップ３とは、共通の電気配線２０を使用する。言いかえ
れば、良品チップ３が搭載された場合には、その電気配
線２０は、図３に示すように、モジュール基板２を貫通
するスルーホールを介して、表面に搭載された複数のベ
アチップ１と裏面の複数の良品チップ搭載予定領域に搭
載される良品チップ３との双方にそれぞれ電気的に接続
されることになる。
【００４２】本実施の形態の半導体メモリモジュールの
製造方法においては、図２に示すように、モジュール基
板２に複数のベアチップ１を搭載した後、ボンディング
ワイヤ５によりベアチップ１に設けられたチップボンデ
ィングパッド６とモジュール基板２に設けられた配線パ
ッド７とを電気的に接続する。その後、図３に示すよう
に、複数のベアチップ１を一体的にモールド樹脂８によ
りモールドすることにより、半導体メモリモジュールを
完成させる。そして、半導体メモリモジュールを完成さ
せた後に、モジュール基板２の裏面に必要に応じてモー
ルドされた良品チップ３をマウントできる構造になって
いる。
【００４３】なお、図３には、ベアチップ１の代わりの
機能を果たす良品チップ３として、ベアチップが単体で
モールド樹脂により被覆された単体チップを用いる場合
の例が示されている。しかしながら、本実施の形態の半
導体メモリモジュールでは、良品チップ３としてベアチ
ップを用いることにする。また、良品チップ３としてベ
アチップを用いる場合は、後述するように、ベアチップ
とともに、モジュール基板２の裏面を一体的にモールド
樹脂により被覆することが必要となる。
【００４４】また、本実施の形態の半導体メモリモジュ
ールは、システムテストなどの半導体メモリモジュール
の一例のメモリモジュールを製造した後の各種のテスト
において、複数のベアチップ１の中に不良品があること
が検出された場合に、モジュール基板２の裏面に良品チ
ップ３を搭載して、不良品となったベアチップ１の機能
を良品チップ３が果たすようにすることにより、リペア
することが可能とな構造になっている。
【００４５】ただし、不良品であることが検出されたベ
アチップ１の機能を良品チップ３が果たすようにするに
は、不良品であることが検出されたベアチップ１の動作
をオフする必要がある。そのため、ベアチップ１が機能
する状態と機能しない状態とを制御できるようにするこ
とが必要となる。
【００４６】本実施の形態の半導体メモリモジュール
は、実使用時に利用されていない端子に所定の電位の信
号を入力することによって、モジュール基板２上に搭載
されたベアチップ１の入出力のオン／オフを制御して、
不良であることが検出されたベアチップ１の機能を良品
チップ３が果たすようにする。
【００４７】なお、実施の形態の半導体メモリモジュー
ルは、複数のベアチップ１がモジュール基板２にマウン
トされ、ベアチップ１のチップボンディングパッド６と
モジュール基板２の配線パッド７とが電気的に接続され
た後、モールド樹脂８により一体的にモールドされてい
る。そのため、半導体メモリモジュールの実装面積を小
さくすることができる。
【００４８】図４および図５には、リペア後のモジュー
ル基板の構成例が示されている。図４および図５に示す
ように、半導体メモリモジュールは、モジュール基板２
の表面にはべアチップ１（Ｄ０〜Ｄ７）が搭載され、裏
面にはリペア時に搭載される良品チップ３（Ｄ′０〜
Ｄ′７）のための良品チップ搭載領域が複数設けられて
いる。
【００４９】図６には、リペア前のベアチップ１（Ｄ０
〜Ｄ７）が搭載されたモジュール基板２の表面および裏
面のブロック図が示されている。図６に示すように、ベ
アチップ１（Ｄ０〜Ｄ７）には、不良品であることが検
出されたベアチップ１の入出力の制御を行なうためのＱ
ＦＣピン（普段使用していない端子であればＱＦＣピン
だけに限られない。）が設けられている。図７には、リ
ペア後のリペア時に使用される良品チップ３（Ｄ′０〜
Ｄ′７）が搭載されたモジュール基板２の表面および裏
面のブロック図が示されている。なお、ベアチップ１
（Ｄ０〜Ｄ７）と良品チップ３（Ｄ′０〜Ｄ′７）と
は、それぞれ共通の電気配線２０に接続された入出力端
子ＤＱ０〜ＤＱ６３を使用するものとする。なお、入出
力端子ＤＱ０〜ＤＱ６３は、他の回路やメモリに接続さ
れ、その他の回路やメモリでの電気信号入出力のための
端子である。
【００５０】図６に示すリペア前の半導体メモリモジュ
ールの構成では、良品チップ３が搭載されていないため
問題はないが、図７に示すリペア後の半導体メモリモジ
ュールの構成では、ベアチップ１（Ｄ０）と良品チップ
３（Ｄ′０）とが共通の電気配線２０に接続された入出
力端子ＤＱ０〜ＤＱ６３を使用するため、ベアチップ１
（Ｄ０）および良品チップ３（Ｄ′０）のいずれもが動
作する状態では、ベアチップ１（Ｄ０）および良品チッ
プ３（Ｄ′０）それぞれの入出力信号が衝突して不具合
が生じることになる。
【００５１】そこで、実施の形態の半導体メモリモジュ
ールでは、不良であることが検出されたベアチップ１の
ＱＦＣピンを所定の電位に固定することによって、その
ベアチップ１の入出力端子からの信号の入出力を不能に
することにより、前述の不具合が生じることを防止して
いる。なお、ＱＦＣピンは、モールド樹脂８の外部に露
出するような構造となっているため、モールド樹脂８に
よりベアチップ１を被覆した後においても、外部からＱ
ＦＣピンを所定の電位に固定することは可能である。ま
た、ベアチップ１の内部の回路構成は、ＱＦＣピンの電
位が所定の電位に固定されると、ベアチップ１の入出力
端子からの電気信号の入出力を行なわないような回路構
成となっている。
【００５２】たとえば、図６に示すように、ＱＦＣピン
がＯＰＥＮの場合、図８に示すチップ制御手段１２の働
きによりベアチップ１（Ｄ０〜Ｄ７）または良品チップ
３（Ｄ′０〜Ｄ′７）は、図８に示す入出力手段１４か
ら電気信号を入出力端子ＤＱ０〜ＤＱ６３へ出力するか
または入出力端子ＤＱ０〜ＤＱ６３から図８に示す入出
力手段１４へ電気信号が入力される。ＱＦＣピンが接地
電池（ＧＮＤ）に固定されている場合、図８に示すチッ
プ制御手段１２の働きにより、ベアチップ１（Ｄ０〜Ｄ
７）または良品チップ３（Ｄ′０〜Ｄ′７）は、図８に
示す入出力手段１４を用いた入出力端子ＤＱからの信号
の入力または入出力端子ＤＱからの出力を停止する。
【００５３】したがって、不良であることが検出された
ベアチップ１が存在していない場合、良品チップ３
（Ｄ′０〜Ｄ′７）を搭載する必要はなく、複数のベア
チップ１をモジュール基板２に直接搭載した半導体メモ
リモジュールを実現することが可能となる。また、通
常、半導体装置の動作時には、ベアチップ１（Ｄ０〜Ｄ
７）において実動作時に使用していないＱＦＣピンがチ
ップ制御手段１２により、ＯＰＥＮに制御されており、
ベアチップ１（Ｄ０〜Ｄ７）から入出力端子ＤＱ０〜Ｄ
Ｑ６３へ信号の出力が行なわれるか、または、入出力端
子ＤＱ０〜ＤＱ６３からベアチップ１（ＤＱ）へ信号の
入力が行なわれる。
【００５４】さらに、半導体メモリモジュールにおい
て、ベアチップ１（Ｄ０〜Ｄ７）の中に不良品であるこ
とが検出されたベアチップ１がある場合、良品チップ３
（Ｄ′０〜Ｄ′７）をモジュール基板２のベアチップ１
が設けられている面の裏面に搭載して、ベアチップ１
（Ｄ０）のＱＦＣピンを接地電位（ＧＮＤ）に固定する
ことにより、ベアチップ１（Ｄ０）は、入出力端子ＤＱ
０〜ＤＱ７への信号の出力または入出力端子ＤＱ０〜Ｄ
Ｑ７からの信号の入力は停止する。それにより、良品チ
ップ３（Ｄ′０）は、電気信号を入出力端子ＤＱ０〜Ｄ
Ｑ７へ出力するかまたは電気信号が入出力端子ＤＱ０〜
ＤＱ７から入力される。したがって、不良品のベアチッ
プ１の機能を良品チップ３が代替して、半導体メモリモ
ジュールをリペアすることができる。
【００５５】次に、図９および図１０を用いて、システ
ムテスト終了後のリペアされた半導体メモリモジュール
を説明する。図９および図１０に示すように、システム
テスト終了後のモジュール基板２の裏面には、不良品で
あることが検出されたベアチップ１の位置に対応する位
置のみに良品チップ３が設けられている。
【００５６】なお、図３においては、良品チップ３とし
ては、単体でベアチップがモールドされた単体モールド
品を用いた例を示したが、以降図１０〜図１４に示す半
導体メモリモジュールでは、良品チップ３として、ベア
チップがを用いられる例が示されている。
【００５７】また、図１０に示す状態の半導体メモリモ
ジュールにおいて、良品チップ３が設けられている領域
か否かにかかわらず、図１１および図１２に示すよう
に、良品チップ３を搭載するための良品チップ搭載領域
全てに良品チップ３が搭載されていると仮定して、その
仮定された良品チップ３を覆うように、モジュール基板
２の裏面のほぼ全体をモールド樹脂８により一体的にモ
ールドする。
【００５８】それは、前述のように、半導体メモリモジ
ュールをモジュール基板に良品チップを搭載することに
よりリペアした場合、不良品であることが検出されたベ
アチップに対応する位置のモジュール基板上にのみ良品
チップを搭載すると、複数の半導体メモリモジュールそ
れぞれの外形が、不規則なものとなってしまう不都合が
生じるが、その不都合を防止するためである。すなわ
ち、不良となるベアチップが半導体メモリモジュールご
とに異なるため、モジュール基板上に良品チップが搭載
される位置が半導体メモリモジュールごとに異なってし
まう不都合が生じるが、その不都合を防止するためであ
る。
【００５９】より具体的に言うと、モジュール基板２の
裏面を一体的に被覆しない場合には、半導体メモリモジ
ュールを搬送するときに、複数の半導体メモリモジュー
ルを搬送用の箱に整列して梱包することが困難となる。
すなわち、半導体メモリモジュールを梱包するための箱
の中において、半導体メモリモジュール同士の間に隙間
が形成されてしまう。その結果、半導体メモリモジュー
ルの搬送中において、箱に中で、半導体メモリモジュー
ル同士が、衝突してしまう。それにより、半導体メモリ
モジュールが、損傷してしまう。
【００６０】そこで、図１１および図１２に示すよう
に、リペア用の良品チップ３がマウントされているかど
うかにかかわらず、リペア用の良品チップ３全てが搭載
されているとした仮定して、その仮定された良品チップ
全てを覆うように、モジュール基板２の裏面の全体を一
体的にモールドするのである。これにより、良品チップ
搭載領域の近傍のモールド樹脂の外形を、半導体メモリ
モジュールが梱包されたときに、半導体メモリモジュー
ル同士の間に隙間ができ難い形状にすることができる。
その結果、半導体メモリモジュールを梱包して搬送する
ときに、半導体メモリモジュール同士が衝突して生じる
半導体メモリモジュールの損傷が防止される。
【００６１】また、前述の図１１および図１２に示すリ
ペア後の半導体メモリモジュールでは、リペアチップを
使用しないモジュール基板２上の良品チップ３を搭載す
るための良品チップ搭載領域には、モールド樹脂８以外
は何も搭載されていない。しかしながら、図１３および
図１４に示すように、良品チップ３が搭載されていない
良品チップ搭載領域には、ダミーチップ３０をマウント
すること望ましい。このダミーチップ３０としては、内
部にベアチップが封入されていない単体モールド品（単
体チップ）、単体モールド品であって不良個所が検出さ
れた単体不良モールド品、単にモールド品と同じ形状お
よびサイズの基板を切り出したものであって、良品チッ
プとしては機能しないものが考えられる。また、ダミー
チップ３０は、ベアチップ１および良品チップ３それぞ
れと同一の形状および大きさであることが望ましい。
【００６２】このような本実施の形態の半導体メモリモ
ジュールによれば、ダミーチップ３０が設けられている
ことにより、良品チップ３が搭載されていないモジュー
ル基板２の上のモールド樹脂８の外形を、良品チップ３
が搭載されたモジュール基板２上のモールド樹脂８の外
形とほぼ同一にすることが容易になる。そのため、半導
体メモリモジュールの外形を、半導体メモリモジュール
を箱に梱包して、搬送するときに、複数の半導体メモリ
モジュール同士の間に隙間が形成されに難くい形状にす
ることができる。その結果、本実施の形態の半導体メモ
リモジュールによれば、搬送中に半導体メモリモジュー
ルが損傷してしまうことを防止することが可能となる。
【００６３】また、ダミーチップ３０と良品チップ３と
は、形状および大きさが同一であるため、モールド樹脂
８の外形を、複数の半導体メモリモジュール同士の間に
隙間ができ難い形状にすることが容易である。
【００６４】なお、本実施の形態の半導体メモリモジュ
ールでは、良品チップ３を搭載可能な領域の全てにダミ
ーチップ３０を搭載する例を示したが、良品チップ３を
搭載可能な領域の全てにダミーチップ３０を搭載しなく
ても、良品チップ３を搭載可能な複数の良品チップ搭載
領域のうちのいずか１の領域のみ、または、良品チップ
３を搭載可能な複数の良品チップ搭載領域のうちから選
択された２以上の領域に良品チップを搭載してもよい。
ダミーチップ３０が１つでも存在すれば、半導体メモリ
モジュールの外形を、複数の半導体メモリモジュール同
士の間に隙間ができ難い形状にすることが容易になる。
【００６５】（実施の形態２）次に、図１５〜図２０を
用いて、本実施の形態の半導体装置を説明する。
【００６６】本実施の形態の半導体メモリモジュール
は、図１５〜図１７に示すように、実施の形態１の半導
体メモリモジュールの構造とほぼ同様であるが、図３に
示す構造においてモジュール基板２に形成されている複
数の電気配線２０が、モジュール基板２を貫通してベア
チップ１と良品チップ３とを電気的に接続していないこ
とが実施の形態１に記載の半導体メモリモジュールとは
異なる。
【００６７】すなわち、本実施の形態の良品チップ３
は、図１６および図１７に示すように、ベアチップ１と
は別個独立の電気配線２０とその電気配線２０それぞれ
に接続された入出力端子ＤＱ０〜６３を備えている。そ
のため、本実施の形態の良品チップ３は、複数のベアチ
ップ１がモールド樹脂８にモールドされた後に、複数の
ベアチップ１のいずれかのベアチップ１または複数のベ
アチップのうちのいずれか複数の組合せのベアチップ１
の代わりのメモリとしての役割を果たすことが可能であ
るとともに、半導体メモリモジュールの容量を変更また
は増加させるためのメモリとしての役割も果たすことが
可能である。なお、本実施の形態の半導体メモリモジュ
ールにおいては、リペア用の良品チップ３として、図１
９および図２０に示すように、ベアチップを用いてもよ
いが、図１５に示すように単体チップを用いてもよい。
【００６８】より詳細に説明すると、本実施の形態の半
導体メモリモジュールは、図１６および図１７に示すよ
うに、電気配線２０が、ベアチップ１および良品チップ
３それぞれに独立して接続されており、その独立した電
気配線２０それぞれが、異なる入出力端子ＤＱ０〜６３
に接続されていることが実施の形態１の半導体メモリモ
ジュールと異なる。逆にいうと、本実施の形態の半導体
メモリモジュールは、図１、図２、図４および図５に示
す構造については、実施の形態１の半導体メモリモジュ
ールと同様の構造である。
【００６９】また、本実施の形態の半導体メモリモジュ
ールは、図１８〜図２０に示すように、モジュール基板
２の裏面全体に、ベアチップ１と同数の良品チップ３が
マウントされている。したがって、本実施の形態の半導
体メモリモジュールは、モジュール基板２に複数のベア
チップ１をマウントした半導体メモリモジュールの２倍
のメモリ容量を有することになる。
【００７０】たとえば、本実施の形態の半導体メモリモ
ジュールは、１個のベアチップ１の記憶容量が８ＭＢで
あり、全体の記憶容量が６４ＭＢとなる８個のベアチッ
プ１をモジュール基板２の表面に搭載した場合、その全
体の記憶容量が６４ＭＢになる。さらに、本実施の形態
の半導体メモリモジュールは、半導体メモリモジュール
のモジュール基板２の裏面に８ＭＢの単体の良品チップ
３を８個実装することで、全体として記憶容量が１２８
ＭＢとなり、完成時にはベアチップ１を表面に８個搭載
した時点の記憶容量の２倍の記憶容量を有することにな
る。
【００７１】また、本実施の形態の半導体メモリモジュ
ールは、次のような製造工程を経て製造される。まず、
実施の形態１に記載の半導体装置の製造方法と同様の製
造工程を経て、６４ＭＢ分の複数のベアチップ１が表面
にモールド樹脂８で一体的にモールドされる。次に、１
２８ＭＢのモジュールを製造する場合、一旦システムテ
ストを実施する。そのシステムテストの結果により、モ
ジュール基板２の表面の全てのベアチップ１が良品であ
ることが検出された半導体メモリモジュールのみ、モジ
ュール基板２の裏面に６４ＭＢ分の８個の良品チップ３
をマウントして、１２８ＭＢの半導体メモリモジュール
を製造する。次に、モジュール基板２の裏面とともに複
数の良品チップ３を一体的にモールド樹脂１８により被
覆する。
【００７２】前述のような製造方法のように、システム
テストの結果により、モジュール基板２の表面の全ての
ベアチップ１が良品であることが検出された半導体メモ
リモジュールのみ、モジュール基板２の裏面に６４ＭＢ
分の８個の良品チップ３をマウントすることにより、次
のような効果がある。
【００７３】本実施の形態の半導体メモリモジュールの
製造方法によれば、システムテストの結果により、モジ
ュール基板２の表面に搭載されたベアチップ１に不良品
があることが検出され、モジュール基板２の表面側の一
部のベアチップ１が不良で１２８ＭＢの半導体メモリモ
ジュールが製造することができない場合に、不良箇所の
みモールド良品を搭載して６４ＭＢモジュール良品とす
ることが可能となる。
【００７４】その結果、システムテストにより、不良で
あるベアチップ１が検出された場合に、不良であるベア
チップ１の代わりに良品チップ３をモジュール基板２に
搭載することにより、実施の形態１の半導体メモリモジ
ュールと同様に、複数のベアチップ１がモールド樹脂８
により覆われた後で、半導体メモリモジュールをリペア
することができる。
【００７５】それにより、一体的に被覆された複数のベ
アチップ１の一部に不良なベアチップがあり、他の一部
の良品のベアチップ１をも廃棄しなければならない場合
に、その他の一部の良品のベアチップ１を有効に活用し
て、半導体メモリモジュールを製造することができる。
【００７６】また、システムテストの後に、不良である
ベアチップ１が検出されたか否かに関わらず、半導体メ
モリモジュール全体の記憶容量を変更または増加する必
要が生じた場合に、良品チップ３を必要な数だけモジュ
ール基板２に搭載するようにしてもよい。それにより、
複数のベアチップ１がモールド樹脂８によりモールドさ
れた後においても、半導体メモリモジュールのメモリ容
量の設計変更に素早く対応することが可能となる。
【００７７】（実施の形態３）次に、図１５〜図２０を
用いて、本実施の形態の半導体メモリモジュールを説明
する。
【００７８】本実施の形態の半導体メモリモジュール
は、実施の形態１の半導体メモリモジュールとほぼ同様
の構造であるが、図１５〜図１７に示すように、実施の
形態２に記載の半導体メモリモジュールと同様に、図３
に示す構造においてモジュール基板２に形成されている
複数の電気配線２０が、モジュール基板２を貫通してベ
アチップ１と良品チップ３とを電気的に接続していない
ことが実施の形態１に記載の半導体メモリモジュールと
は異なる。
【００７９】言いかえれば、本実施の形態の半導体メモ
リモジュールは、図６および図７に示す電気配線２０
が、ベアチップ１および良品チップ３それぞれに独立し
て接続されており、その独立した電気配線２０それぞれ
が、異なる入出力端子ＤＱに接続されていることが実施
の形態１の半導体メモリモジュールと異なる。逆にいう
と、図１、図２、図４および図５に示す構造について
は、実施の形態１の半導体メモリモジュールと同様の構
造である。
【００８０】また、本実施の形態の半導体メモリモジュ
ールは、次のような製造工程を経て製造される。まず、
実施の形態１に記載の半導体装置の製造方法と同様の製
造工程を経て、複数のベアチップ１が表面にモールド樹
脂８で一体的にモールドされる。その後、モジュール基
板２の表面に複数のベアチップ１が搭載された半導体メ
モリモジュールのシステムテストを実施する。このシス
テムテストが終了した段階で、モジュール基板２の表面
に搭載されたベアチップ１が全て良品であった場合に、
図１８〜図２０に示すように、モジュール基板２の裏面
に、ベアチップ１それぞれに対応するように、搭載可能
な複数の良品チップ３全てを搭載する。次に、モジュー
ル基板２の裏面とともに、複数の良品チップ３全てを一
体的にモールド樹脂１８により覆う。
【００８１】その後、モジュール基板２の裏面に複数の
良品チップ３が搭載された半導体メモリモジュールのシ
ステムテストを実施する。そのシステムテストにおい
て、良品チップ３に不良品があることが検出された場合
に、複数の良品チップ３それぞれと他の回路との電気的
接続を遮断するようにする、または、複数の良品チップ
３それぞれを非活性状態にする。
【００８２】たとえば、実施の形態２において説明した
例の１２８ＭＢの半導体メモリモジュールにおいて、シ
ステムテストによりモジュール基板２の表面に搭載され
た８個のベアチップ１全てが良品であることが検出され
た場合、モジュール基板２の裏面に良品チップ３を８個
搭載する。その後、さらに、良品チップ３が搭載された
半導体メモリモジュールのシステムテストを実施する。
そのシステムテストの結果により、８個の良品チップ３
のなかに不良品が存在することが検出された場合、良品
チップ３それぞれと他の回路との電気的接続を遮断する
か、または、良品チップ３それぞれを非活性化するよう
にする。
【００８３】それにより、８個の良品チップ３それぞれ
と他の回路との電気的接続が遮断された半導体メモリモ
ジュールは、モジュール基板２の表面に搭載された８個
のベアチップ１のみが機能する状態の６４ＭＢの良品の
半導体メモリモジュールとして使用することが可能とな
る。
【００８４】なお、本実施の形態の半導体メモリモジュ
ールの製造方法においては、良品チップ３それぞれが他
の回路と遮断または良品チップ３それぞれが非活性化さ
れた後に、良品チップ３とともにモジュール基板２の表
面を一体的に被覆する。
【００８５】上記のような半導体メモリモジュールの製
造方法によれば、複数の良品チップ３が搭載された後
に、その搭載された複数の良品チップ３の中に不良品の
チップがあることが検出された場合に、複数の良品チッ
プ３の全ての機能を不能にする、すなわち、複数の良品
チップ３それぞれと他の回路とを遮断するか、または、
複数の良品チップ３それぞれを非活性化することによ
り、ベアチップ１の機能のみを有効に利用した半導体メ
モリモジュールを製造することができる。
【００８６】また、前述の説明においては、複数の良品
チップ３全てと他の回路との接続を遮断するかまたは複
数の良品チップ３全てを非活性化したが、良品チップ３
に不良品があるか否かを検出するテストの結果に応じ
て、複数のベアチップ３のうち１または２以上の特定の
良品チップ３のみを他の回路と遮断するかまたは非活性
化するようにしてもよい。このような製造方法によれ
ば、良品チップ３に不良品があるか否かを検出するテス
トの後において、半導体メモリモジュールの記憶容量を
変更または増加することが可能になる。
【００８７】また、本実施の形態の半導体メモリモジュ
ールにおいても、実施の形態１および実施の形態２の半
導体メモリモジュールと同様に、リペア用の良品チップ
３としては、図１５に示す単体チップであってもよい
し、図１９および図２０に示すように、ベアチップであ
ってもよい。
【００８８】なお、本実施の形態１〜３の半導体メモリ
モジュールでは、モジュール基板２の一方の面（表面）
にベアチップ１を搭載し、他方の面（裏面）に良品チッ
プ３を搭載した例を示したが、モジュール基板を大きく
することができる場合には、モジュール基板の一方の面
のみにベアチップおよび良品チップの双方を搭載し、他
方の面にはチップを搭載しないようにしてもよい。
【００８９】また、上記実施の形態１から３の半導体メ
モリモジュールおよびその製造方法の特徴を状況に応じ
て組合せることは可能である。
【００９０】また、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えるべき
である。本発明の範囲は上記した説明ではなく特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００９１】
【発明の効果】本発明の一の局面の半導体装置によれ
ば、他方のモールド樹脂を備えるため、良品チップ搭載
領域に良品チップが搭載されているか否かに関わらず、
半導体メモリモジュールを搬送するための箱に半導体メ
モリモジュールが梱包されたときに、複数の半導体メモ
リモジュール同士の間に隙間が形成され難い形状にする
ことができる。そのため、半導体メモリモジュールを箱
に梱包して搬送するときに、半導体メモリモジュールに
損傷が生じることが防止される。
【００９２】本発明の第２または第３の局面の半導体装
置によれば、複数のベアチップが樹脂でモールドされた
後において、半導体メモリモジュールの記憶容量を変
更、増加、または、回復することができる。
【図面の簡単な説明】
【図１】 実施の形態１の半導体メモリモジュールにお
いて、モジュール基板に搭載された複数のベアチップが
一体的にモールド樹脂によりモールドされた状態を示す
図である。
【図２】 実施の形態１のモジュール基板に搭載された
ベアチップを説明するための図である。
【図３】 実施の形態１のモジュール基板に搭載された
ベアチップおよび良品チップ（単体チップ）の断面構造
を説明するための図である。
【図４】 実施の形態１のモジュール基板に搭載された
ベアチップの一部が不良品となったことを説明するため
の図である。
【図５】 実施の形態１のモジュール基板の裏面に搭載
された良品チップを使用して半導体メモリモジュールを
リペアすることを説明するための図である。
【図６】 実施の形態１のリペア前のモジュール基板の
構成を説明するための図である。
【図７】 実施の形態１のリペア後のモジュール基板の
構成を説明するための図である。
【図８】 実施の形態１の半導体記憶装置（ベアチップ
または良品チップ）の内部構成を説明するための図であ
る。
【図９】 実施の形態１のリペアされた半導体メモリモ
ジュールの表面を説明するための図である。
【図１０】 実施の形態１のリペアされた半導体メモリ
モジュールの裏面を説明するための図である。
【図１１】 実施の形態１のリペアされた半導体メモリ
モジュールの裏面の良品チップ（ベアチップ）のみなら
ず他の領域も含めてモジュール基板の主表面全体を覆う
ようにモールド樹脂が塗布された状態を説明するための
図である。
【図１２】 図１１のＸＩＩ−ＸＩＩ線断面図である。
【図１３】 実施の形態１のリペアされた半導体メモリ
モジュールの裏面の良品チップ（ベアチップ）のみなら
ずダミーチップも含めて覆うようにモールド樹脂が塗布
された状態を示す図である。
【図１４】 図１３のＸＩＶ−ＸＩＶ線断面図である。
【図１５】 実施の形態２および３のモジュール基板に
搭載されたベアチップおよび良品チップ（単体チップ）
の断面構造を説明するための図である。
【図１６】 実施の形態２および３のリペア前の半導体
メモリモジュールの構成を説明するための図である。
【図１７】 実施の形態２および３のリペア後の半導体
メモリモジュールの構成を説明するための図である。
【図１８】 実施の形態２および３のリペア後の半導体
メモリモジュールの表面の構成を説明するための図であ
る。
【図１９】 実施の形態２および３のリペア後（良品チ
ップとしてのベアチップが搭載された後）の半導体メモ
リモジュールの裏面の構成を説明するための図である。
【図２０】 図１９のＸＸ−ＸＸ線断面を説明するため
の図である。
【図２１】 従来の半導体メモリモジュールを上面側か
ら見た構成を説明するための図である。
【図２２】 従来の半導体メモリモジュールの断面構成
を説明するための図である。
【符号の説明】
１ ベアチップ、２ モジュール基板、３ 良品チッ
プ、４ マウントアイランド、５ ボンディングワイ
ヤ、６ チップボンディングパッド、７ 配線パッド、
８ モールド樹脂、１０ リードフレーム、１２ チッ
プ制御手段、１４データ入出力手段、１８ モールド樹
脂、３０ ダミーチップ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 筆保 吉雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 小林 辰治 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 モジュール基板と、 該モジュール基板の主表面上に搭載された複数のベアチ
    ップと、 前記モジュール基板の主表面とともに前記複数のベアチ
    ップを一体的に被覆する一方のモールド樹脂と、 前記モジュール基板の主表面上の領域であって、前記複
    数のベアチップのうちのいずれか１または２以上のベア
    チップが不良であることが検出された場合に、不良であ
    ることが検出された前記１または２以上のベアチップの
    代わりに機能する１または２以上の良品チップを搭載可
    能な複数の良品チップ搭載領域と、 該複数の良品チップ搭載領域に前記１または２以上の良
    品チップが搭載されているか否かに関わらず、前記複数
    の良品チップ搭載領域に搭載できる前記良品チップ全て
    が搭載されていると仮定した場合に、仮定された良品チ
    ップ全てとともに、前記複数の良品チップ搭載領域全て
    を一体的に被覆する他方のモールド樹脂とを備えた、半
    導体メモリモジュール。
  2. 【請求項２】 前記複数の良品チップ搭載領域のうちの
    １の領域に、前記１のベアチップとほぼ同一の形状およ
    び同一の大きさであり、かつ、前記良品チップとしては
    機能しない１のダミーチップが搭載された、請求項１に
    記載の半導体メモリモジュール。
  3. 【請求項３】 前記複数の良品チップ搭載領域それぞれ
    に、前記１のベアチップとほぼ同一の形状および同一の
    大きさであり、かつ、前記良品チップとしては機能しな
    いダミーチップが搭載された、請求項１に記載の半導体
    メモリモジュール。
  4. 【請求項４】 モジュール基板と、 該モジュール基板の主表面上に搭載され、正常に機能し
    ない１または２以上の不良ベアチップを含む複数のベア
    チップと、 前記モジュール基板の主表面とともに前記複数のベアチ
    ップを一体的に被覆するモールド樹脂と、 該モールド樹脂の外側に、前記モジュール基板の主表面
    上に搭載され、前記複数のベアチップそれぞれとは別個
    に機能する１または２以上のメモリチップとを備えた、
    半導体メモリモジュール。
  5. 【請求項５】 前記１または２以上のメモリチップが、
    前記不良ベアチップの代わりに機能するリペアチップと
    して用いられた、請求項４に記載の半導体メモリモジュ
    ール。
  6. 【請求項６】 前記１または２以上のメモリチップが、
    半導体メモリモジュール全体の記憶容量を変更するチッ
    プとして用いられた、請求項４に記載の半導体メモリモ
    ジュール。
  7. 【請求項７】 モジュール基板と、 該モジュール基板の主表面上に搭載された複数のベアチ
    ップと、 前記モジュール基板の主表面とともに前記複数のベアチ
    ップを一体的に被覆するモールド樹脂と、 前記モジュール基板の主表面上に搭載され、前記複数の
    ベアチップとは別個に機能する１または２以上のメモリ
    チップとを備え、 前記１または２以上のメモリチップのうち少なくともい
    ずれか１のメモリチップの機能が不能にされた、半導体
    メモリモジュール。
  8. 【請求項８】 前記１または２以上のメモリチップ全て
    の機能が不能にされた、請求項７に記載の半導体メモリ
    モジュール。
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