KR20030083567A - 반도체 메모리 모듈 - Google Patents

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memory module
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가시와자키야스히로
후데야스요시오
고바야시다츠지
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미쓰비시덴키 가부시키가이샤
미쓰비시 덴끼 엔지니어링 가부시키가이샤
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Abstract

모듈 기판(2)의 이면에는 불량품인 것이 검출된 베어 칩(bare chip)(1)의 위치에 대응하는 위치에만 리페어용 양품 칩(3)이 마련된다. 또한, 양품 칩(3)이 실장되어 있는지 여부에 관계없이 모듈 기판(2)의 이면 전체가 일체적으로 몰딩된다. 그에 따라, 반도체 메모리 모듈을 반송하기 위한 상자에 반도체 메모리 모듈이 곤포(梱包)되었을 때에, 복수의 반도체 메모리 모듈끼리의 사이에 극간이 형성되기 어려운 형상의 반도체 메모리 모듈이 형성된다. 그 결과, 리페어용 양품 칩이 탑재된 반도체 모듈에 있어서, 곤포하여 반송될 때에 손상이 발생하는 것이 방지된다.

Description

반도체 메모리 모듈{SEMICONDUCTOR MEMORY MODULE}
본 발명은 메모리 칩이 모듈 기판 상에 탑재된 반도체 메모리 모듈에 관한 것이다.
반도체 기억 장치는 퍼스널 컴퓨터, 워크스테이션 등에 이용되는 것이 많다.또한, 최근의 퍼스널 컴퓨터는 고속화, 고밀도화 및 고기능화되어 있기 때문에, 반도체 기억 장치는 메모리 용량을 더 증대시키는 것이 필요로 되고 있다. 또한, 저비용의 메모리를 다량으로 쓰는 시장이 확대되고 있다. 그 때문에, 반도체 기억 장치는 한층 더 대용량화 및 저비용화되는 것이 요구되고 있다.
상술한 바와 같은 반도체 기억 장치 중에서도 단위 비트당 비용면에서 유리하기 때문에 퍼스널 컴퓨터 등에의 DRAM(Dynamic Random Access Memory) 사용량이 증가하고 있다. DRAM은 용량을 증가시켜도 웨이퍼 직경을 증가시키는 것에 의해 단위 비트당 비용을 저감할 수 있기 때문에 빈번히 사용되고 있다.
그러나, DRAM에서도, 대용량화에 수반하는 테스트 시간 및 테스트 비용의 증대나, 미세화 가공 기술의 고도화에 따른 개발비 및 고도의 설비를 위한 비용 등이 매우 커지고 있고, 그들 비용을 저감할 수 있는지 여부가 문제로 되고 있다.
DRAM의 입출력 비트 구성은 통상, 4 비트, 8 비트, 또는 16 비트이다. 그 때문에, DRAM은 비트수의 종류의 폭이 좁다. 그 결과, 복수개의 DRAM을 하나의 모듈로 한 것이 일반적으로 사용되고 있다. 이와 같이, DRAM 등의 반도체 기억 장치는 모듈 상태로 사용되는 것이 많다.
도 21 및 도 22에는 종래의 반도체 메모리 모듈의 예가 도시되어 있다. 종래의 반도체 메모리 모듈은, 인쇄 회로 기판의 양면에 부품을 탑재할 수 있는 표면 실장 기술에 대응한 SOP(Small Outline Package) 및 TSOP(Thin Small Outline Package) 등과 같이, 베어 칩(101), 마운트 부분(104), 본딩 와이어(105), 리드 프레임(110)이 몰드 수지(108)에 몰딩된 단체 칩(117)을 모듈 기판(102) 상에 탑재한구조로 되어 있다. 또, 본 명세서에서, 단체 칩이란 베어 칩이 단체로 몰딩된 칩을 의미하는 것으로 한다.
또한, 메모리 칩의 고성능화 및 고기능화에 수반하여, 메모리 패키지에 대해서는 소형화 및 박형화를 기본적인 개발의 흐름으로 개발이 진행되고 있다. 그리고, 메모리 패키지에는 삽입 방식이 채용되고 있지만, 최근에는 표면 실장 방식이 채용된다는 것과 같이 패키지의 형태가 크게 변화되고 있다.
현재에는 삽입 방식보다도 표면 실장 방식이 주류로 되어 한층더 패키지의 소형화 및 경량화가 강력히 요구되고 있다. 현재 시점에서, 반도체 메모리 모듈을 사용함으로써 설계의 간략화 및 신뢰성의 향상 및 비용 절감을 도모하도록 하고 있다.
또한, 종래의 반도체 메모리 모듈의 제조 과정에서는, 반도체 메모리 모듈을 제조한 후의 모듈 테스트에서 불량품 칩이 발생한 경우에 그 불량이 없어질 때까지 테스트 및 불량품 칩의 교환을 실행하고 있다.
상술한 바와 같이, 종래의 반도체 메모리 모듈에는 도 21에 도시하는 바와 같이 패키징된 단체 칩(117)의 일례의 단체 메모리 칩 IC(Integration Circuit)를 복수 모듈 기판(102)에 탑재하기 때문에, 단체 메모리 칩 IC의 실장 면적이 커진다는 문제가 있다.
상술한 문제에 대하여, 본 발명자는 모듈 기판에 마련된 복수의 베어 칩을일체적으로 몰딩하는 것에 의해 모듈 기판의 고밀도 실장화를 도모하는 것을 검토하고 있다.
또한, 종래의 반도체 메모리 모듈의 제조 과정에서는 불량이 검출된 메모리 칩의 교환에 막대한 시간이 필요하다는 문제가 있다. 또한, 고밀도 실장을 용이하게 실행할 수 있는 반도체 메모리 모듈로서, COB(Chip On Board)화 메모리 모듈이 있지만, 종래의 COB화 메모리 모듈에서는 베어 칩을 몰드 봉지한 후에 불량인 것이 검출된 베어 칩을 리페어할 수 없다는 문제가 있다.
상술한 문제에 대해서는, 본 발명자는 몰드 수지에 의해 칩을 몰딩한 후에 칩의 불량이 검출된 경우에도, 새롭게 양품 칩을 탑재함으로써 복수의 베어 칩 중 불량으로 된 베어 칩 이외의 베어 칩을 유효하게 이용하는 것을 검토하고 있다.
그러나, 상술한 바와 같이, 반도체 메모리 모듈을 모듈 기판에 양품 칩을 탑재함으로써 리페어한 경우, 불량품인 것이 검출된 베어 칩에 대응하는 위치의 모듈 기판 상에만 양품 칩을 탑재하면, 복수의 반도체 메모리 모듈 각각의 외형이 불규칙한 것으로 되어버린다. 즉, 불량으로 되는 베어 칩이 반도체 메모리 모듈마다 다르기 때문에, 양품 칩이 탑재되는 모듈 기판 상의 위치가 반도체 메모리 모듈마다 달라진다.
그 때문에, 복수의 반도체 메모리 모듈을 반송하는 경우에, 반송용 상자에 복수의 반도체 메모리 모듈을 정렬하여 곤포(梱包)하기 어려워진다. 즉, 반도체 메모리 모듈을 곤포하기 위한 상자 안에서, 반도체 메모리 모듈끼리의 사이에 극간이 형성된다. 그 결과, 반도체 메모리 모듈의 반송 중에 상자 안에서 반도체 메모리 모듈끼리 충돌해버린다. 그에 따라, 반도체 메모리 모듈이 손상된다.
본 발명의 목적은 리페어용 양품 칩이 탑재된 반도체 모듈에 있어서 곤포하여 반송될 때에 손상이 발생하는 것이 방지된 반도체 메모리 모듈을 제공하는 것이다.
또한, 상술한 바와 같이, 본 발명자 등이 검토하고 있는, 모듈 기판에 마련된 복수의 베어 칩을 일체적으로 몰딩하는 반도체 메모리 모듈에서는, 복수의 베어 칩이 수지로 몰딩된 후에는 반도체 메모리 모듈의 기억 용량을 변경, 증가, 또는 회복할 수가 없다.
본 발명의 다른 목적은 복수의 베어 칩이 수지로 몰딩된 후에 반도체 메모리 모듈의 기억 용량을 변경, 증가, 또는 회복할 수 있는 반도체 메모리 모듈을 제공하는 것이다.
도 1은 실시예 1의 반도체 메모리 모듈에 있어서, 모듈 기판에 탑재된 복수의 베어 칩이 일체적으로 몰드 수지에 의해 몰딩된 상태를 도시하는 도면,
도 2는 실시예 1의 모듈 기판에 탑재된 베어 칩을 설명하기 위한 도면,
도 3은 실시예 1의 모듈 기판에 탑재된 베어 칩 및 양품 칩(단체 칩)의 단면 구조를 설명하기 위한 도면,
도 4는 실시예 1의 모듈 기판에 탑재된 베어 칩의 일부가 불량품으로 된 것을 설명하기 위한 도면,
도 5는 실시예 1의 모듈 기판의 이면에 탑재된 양품 칩을 사용하여 반도체 메모리 모듈을 리페어하는 것을 설명하기 위한 도면,
도 6은 실시예 1의 리페어 전의 모듈 기판의 구성을 설명하기 위한 도면,
도 7은 실시예 1의 리페어 후의 모듈 기판의 구성을 설명하기 위한 도면,
도 8은 실시예 1의 반도체 기억 장치(베어 칩 또는 양품 칩)의 내부 구성을 설명하기 위한 도면,
도 9는 실시예 1의 리페어된 반도체 메모리 모듈의 표면을 설명하기 위한 도면,
도 10은 실시예 1의 리페어된 반도체 메모리 모듈의 이면을 설명하기 위한 도면,
도 11은 실시예 1의 리페어된 반도체 메모리 모듈의 이면의 양품 칩(베어 칩)뿐만 아니라 다른 영역도 포함시켜 모듈 기판의 주표면 전체를 덮도록 몰드 수지가 도포된 상태를 설명하기 위한 도면,
도 12는 도 11의 XⅡ-XⅡ선 단면도,
도 13은 실시예 1의 리페어된 반도체 메모리 모듈의 이면의 양품 칩(베어 칩)뿐만 아니라 더미 칩도 포함시켜 덮도록 몰드 수지가 도포된 상태를 도시하는 도면,
도 14는 도 13의 XⅣ-XⅣ선 단면도,
도 15는 실시예 2, 실시예 3의 모듈 기판에 탑재된 베어 칩 및 양품 칩(단체 칩)의 단면 구조를 설명하기 위한 도면,
도 16은 실시예 2, 실시예 3의 리페어 전의 반도체 메모리 모듈의 구성을 설명하기 위한 도면,
도 17은 실시예 2, 실시예 3의 리페어 후의 반도체 메모리 모듈의 구성을 설명하기 위한 도면,
도 18은 실시예 2, 실시예 3의 리페어 후의 반도체 메모리 모듈의 표면의 구성을 설명하기 위한 도면,
도 19는 실시예 2, 실시예 3의 리페어 후(양품 칩으로서의 베어 칩이 탑재된 후)의 반도체 메모리 모듈의 이면의 구성을 설명하기 위한 도면,
도 20은 도 19의 XX-XX선 단면도,
도 21은 종래의 반도체 메모리 모듈을 상면 측에서 본 구성을 설명하기 위한 도면,
도 22는 종래의 반도체 메모리 모듈의 단면 구성을 설명하기 위한 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 베어 칩2 : 모듈 기판
3 : 양품 칩4 : 마운트 부분
5 : 본딩 와이어6 : 칩 본딩 패드
7 : 배선 패드8 : 몰드 수지
10 : 리드 프레임12 : 칩 제어 수단
14 : 데이터 입출력 수단18 : 몰드 수지
30 : 더미 칩
본 발명의 제 1 국면의 반도체 메모리 모듈은 모듈 기판과, 모듈 기판의 주표면 상에 탑재된 복수의 베어 칩과, 모듈 기판의 주표면과 함께 복수의 베어 칩을 일체적으로 피복하는 한 쪽 몰드 수지와, 모듈 기판의 주표면 상의 영역으로서, 복수의 베어 칩 중의 어느 하나 또는 두 개 이상의 베어 칩이 불량인 것이 검출된 경우에, 불량인 것이 검출된 하나 또는 두 개 이상의 베어 칩 대신에 기능하는 하나 또는 두 개 이상의 양품 칩을 탑재할 수 있는 복수의 양품 칩 탑재 영역과, 해당 복수의 양품 칩 탑재 영역에 하나 또는 두 개 이상의 양품 칩이 탑재되어 있는지여부에 관계없이, 복수의 양품 칩 탑재 영역에 탑재할 수 있는 양품 칩 전부가 탑재되어 있다고 가정한 경우에, 가정된 양품 칩 전부와 함께, 복수의 양품 칩 탑재 영역 모두를 일체적으로 피복하는 다른 쪽 몰드 수지를 구비하고 있다.
상기 구성에 의하면, 다른 쪽 몰드 수지를 구비하기 때문에, 복수의 양품 칩 탑재 영역에 양품 칩이 탑재되어 있는지 여부에 관계없이, 반도체 메모리 모듈을 반송하기 위한 상자에 반도체 메모리 모듈이 곤포되었을 때에, 복수의 반도체 메모리 모듈끼리의 사이에 극간이 형성되기 어려운 형상의 반도체 메모리 모듈로 할 수 있다. 그 때문에, 반도체 메모리 모듈을 상자에 곤포하여 반송할 때에 반도체 메모리 모듈에 손상이 발생하는 것이 방지된다.
본 발명의 제 1 국면의 반도체 메모리 모듈은 복수의 양품 칩 탑재 영역 중의 하나의 영역에 하나의 베어 칩과 거의 동일한 형상 및 동일한 크기이며, 또한, 양품 칩으로서는 기능하지 않는 하나의 더미 칩이 탑재되어도 관계없다.
상기 구성에 의하면, 다른 몰드 수지의 외형을, 반도체 메모리 모듈을 상자에 곤포하여 반송할 때에 복수의 반도체 메모리 모듈끼리의 사이에 극간이 생기기 어려운 구조로 할 수 있다.
본 발명의 제 2 국면의 반도체 메모리 모듈은 모듈 기판과, 모듈 기판의 주표면 상에 탑재되고, 정상으로 기능하지 않는 하나 또는 두 개 이상의 불량 베어 칩을 포함하는 복수의 베어 칩과, 모듈 기판의 주표면과 함께 복수의 베어 칩을 일체적으로 피복하는 몰드 수지와, 몰드 수지의 외측에 모듈 기판의 주표면 상에 탑재되고, 복수의 베어 칩 각각과는 별개로 기능하는 하나 또는 두 개 이상의 메모리칩을 구비하고 있다.
상기의 구성에 의하면, 복수의 베어 칩을 몰드 수지에 의해 일체적으로 피복하는 공정의 후에, 복수의 베어 칩 내에 불량인 베어 칩이 있는 것이 검출된 경우에, 복수의 베어 칩과는 별개로 기능하는 하나 또는 두 개 이상의 메모리 칩을 이용하여 불량이 아닌 베어 칩을 유효하게 이용할 수 있다.
본 발명의 제 3 국면의 반도체 메모리 모듈은 모듈 기판과, 모듈 기판의 주표면 상에 탑재된 복수의 베어 칩과, 모듈 기판의 주표면과 함께 복수의 베어 칩을 일체적으로 피복하는 몰드 수지와, 모듈 기판의 주표면 상에 탑재되어 복수의 베어 칩과는 별개로 기능하는 하나 또는 두 개 이상의 메모리 칩을 구비하고, 하나 또는 두 개 이상의 메모리 칩 중 적어도 어느 하나의 메모리 칩의 기능이 불능으로 되어 있다.
상기의 구성에 따르면, 메모리 칩이 불량인지 여부를 판별하는 테스트 후에 테스트 결과에 따라서 반도체 메모리 모듈의 기억 용량을 변경할 수 있다.
또, 상기 제 1 국면 내지 제 3 국면의 반도체 메모리 모듈의 특징을 상황에 따라 조합할 수 있다.
(실시예 1)
이하, 도 1 내지 도 8을 이용하여, 몰드 수지에 의해 베어 칩을 피복한 후에 리페어할 수 있는 본 발명의 실시예에 따른 반도체 메모리 모듈을 설명한다.
본 실시예의 반도체 메모리 모듈은 몰딩된 베어 칩이 불량이라고 검출된 경우에, 그 베어 칩 대신으로 되는 리페어 칩이 모듈 기판에 탑재되는 것에 의해 리페어된다.
도 1에는 실시예의 반도체 메모리 모듈이 도시되어 있다. 도 1에 도시하는 바와 같이, 실시예의 반도체 메모리 모듈은 복수의 베어 칩(1)이 모듈 기판(2)의 한 쪽 주표면에 직접 실장되고, 몰드 수지(8)에 의해 복수의 베어 칩(1)이 일체적으로 몰딩되어 있다.
또한, 도 2에 도시하는 바와 같이, 베어 칩(1)에 마련된 칩 본딩 패드(6)와 모듈 기판(2)에 마련된 배선 패드(7)가 본딩 와이어(5)에 의해 접속되어 있다.
또한, 실시예의 반도체 메모리 모듈은 복수의 베어 칩(1) 중 어느 하나의 베어 칩(1)이 불량이라고 검출된 경우에, 도 3에 도시하는 바와 같이 베어 칩(1) 대신에 이용되는 양품 칩(3)이 복수의 베어 칩(1)이 마련되어 있는 주표면의 뒷편에 탑재할 수 있는 구조로 되어 있다.
반도체 메모리 모듈 기판(2)의 표면에 탑재된 베어 칩(1)과 그 베어 칩(1) 대신에 이용되는 이면에 탑재된 리페어 칩으로서의 양품 칩(3)은 공통의 전기 배선(20)을 사용한다. 환언하면, 양품 칩(3)이 탑재된 경우에는, 그 전기 배선(20)은 도 3에 도시하는 바와 같이 모듈 기판(2)을 관통하는 스루홀(through hole)을 거쳐서, 표면에 탑재된 복수의 베어 칩(1)과 이면의 복수의 양품 칩 탑재 예정 영역에 탑재되는 양품 칩(3)의 쌍방에 각각 전기적으로 접속되게 된다.
본 실시예의 반도체 메모리 모듈의 제조 방법에 있어서는, 도 2에 도시하는 바와 같이 모듈 기판(2)에 복수의 베어 칩(1)을 탑재한 후, 본딩 와이어(5)에 의해베어 칩(1)에 마련된 칩 본딩 패드(6)와 모듈 기판(2)에 마련된 배선 패드(7)를 전기적으로 접속한다. 그 후, 도 3에 도시하는 바와 같이 복수의 베어 칩(1)을 일체적으로 몰드 수지(8)에 의해 몰딩하는 것에 의해, 반도체 메모리 모듈을 완성시킨다. 그리고, 반도체 메모리 모듈을 완성시킨 후에, 모듈 기판(2)의 이면에 필요에 따라 몰딩된 양품 칩(3)을 실장할 수 있는 구조로 되어 있다.
또, 도 3에는 베어 칩(1) 대신 기능하는 양품 칩(3)으로서, 베어 칩이 단체로 몰드 수지에 의해 피복된 단체 칩을 이용하는 경우의 예가 도시되어 있다. 그러나, 본 실시예의 반도체 메모리 모듈에서는 양품 칩(3)으로서 베어 칩을 이용하기로 한다. 또한, 양품 칩(3)으로서 베어 칩을 이용하는 경우에는, 후술하는 바와 같이, 베어 칩과 함께 모듈 기판(2)의 이면을 일체적으로 몰드 수지에 의해 피복하는 것이 필요하게 된다.
또한, 본 실시예의 반도체 메모리 모듈은, 시스템 테스트 등의 반도체 메모리 모듈의 일례의 메모리 모듈을 제조한 후의 각종 테스트에서 복수의 베어 칩(1)중에 불량품이 있는 것이 검출된 경우에, 모듈 기판(2)의 이면에 양품 칩(3)을 탑재하고, 불량품으로 된 베어 칩(1)의 기능을 양품 칩(3)이 하도록 하는 것에 의해 리페어할 수 있는 구조로 되어 있다.
단, 불량품인 것이 검출된 베어 칩(1)의 기능을 양품 칩(3)이 하도록 하기 위해서는, 불량품인 것이 검출된 베어 칩(1)의 동작을 정지시켜야 한다. 그 때문에, 베어 칩(1)이 기능하는 상태와 기능하지 않는 상태를 제어할 수 있도록 하는 것이 필요하게 된다.
본 실시예의 반도체 메모리 모듈은 실사용 시에 이용되고 있지 않은 단자에 소정 전위의 신호를 입력함으로써 모듈 기판(2) 상에 탑재된 베어 칩(1)의 입출력의 온/오프를 제어해서, 불량인 것이 검출된 베어 칩(1)의 기능을 양품 칩(3)이 다하도록 한다.
또, 실시예의 반도체 메모리 모듈은 복수의 베어 칩(1)이 모듈 기판(2)에 실장되고, 베어 칩(1)의 칩 본딩 패드(6)와 모듈 기판(2)의 배선 패드 (7)가 전기적으로 접속된 후, 몰드 수지(8)에 의해 일체적으로 몰딩되어 있다. 그 때문에, 반도체 메모리 모듈의 실장 면적을 작게 할 수 있다.
도 4 및 도 5에는 리페어 후의 모듈 기판의 구성예가 도시되어 있다. 도 4 및 도 5에 도시하는 바와 같이 반도체 메모리 모듈은, 모듈 기판(2)의 표면에는 베어 칩(1)(D0∼D7)이 탑재되고, 이면에는 리페어 시에 탑재되는 양품 칩(3)(D'0∼D'7)을 위한 양품 칩 탑재 영역이 복수 마련되어 있다.
도 6에는 리페어 전의 베어 칩(1)(D0∼D7)이 탑재된 모듈 기판(2)의 표면 및 이면의 블록도가 도시되어 있다. 도 6에 도시하는 바와 같이 베어 칩(1)(D0∼D7)에는 불량품인 것이 검출된 베어 칩(1)의 입출력 제어를 실행하기 위한 QFC 핀(평소 사용하지 않는 단자이면 QFC 핀에만 한정되지 않음)이 마련되어 있다. 도 7에는 리페어 후의 리페어 시에 사용되는 양품 칩(3)(D'0∼D'7)이 탑재된 모듈 기판(2)의 표면 및 이면의 블록도가 도시되어 있다. 또, 베어 칩(1)(D0∼D7)과 양품 칩(3)(D'0∼D'7)은 각각 공통의 전기 배선(20)에 접속된 입출력 단자 DQ0∼DQ63을 사용하는 것으로 한다. 또, 입출력 단자 DQ0∼DQ63은 다른 회로나 메모리에 접속되고, 그 밖의 회로나 메모리에서의 전기 신호 입출력을 위한 단자이다.
도 6에 나타내는 리페어 전의 반도체 메모리 모듈의 구성에서는, 양품 칩(3)이 탑재되어 있지 않기 때문에 문제는 없지만, 도 7에 나타내는 리페어 후의 반도체 메모리 모듈의 구성에서는, 베어 칩(1)(D0)과 양품 칩(3)(D'0)이 공통의 전기 배선(20)에 접속된 입출력 단자 DQ0∼DQ63을 사용하기 때문에, 베어 칩(1)(D0) 및 양품 칩(3)(D'0) 중 어느 것이 동작하는 상태에서는 베어 칩(1)(D0) 및 양품 칩(3)(D'0) 각각의 입출력 신호가 충돌하여 불량이 발생하게 된다.
그래서, 실시예의 반도체 메모리 모듈에서는, 불량인 것이 검출된 베어 칩(1)의 QFC 핀을 소정의 전위에 고정함으로써, 그 베어 칩(1)의 입출력 단자로부터의 신호의 입출력을 불능으로 하는 것에 의해, 상술한 불량이 발생하는 것을 방지하고 있다. 또, QFC 핀은 몰드 수지(8)의 외부에 노출되는 구조로 되어 있기 때문에, 몰드 수지(8)에 의해 베어 칩(1)을 피복한 후에도, 외부에서 QFC 핀을 소정의 전위에 고정할 수 있다. 또한, 베어 칩(1) 내부의 회로 구성은 QFC 핀의 전위가 소정의 전위에 고정되면, 베어 칩(1)의 입출력 단자로부터의 전기 신호의 입출력을 실행하지 않는 것과 같은 회로 구성으로 되어 있다.
예컨대, 도 6에 도시하는 바와 같이 QFC 핀이 OPEN 상태인 경우, 도 8에 나타내는 칩 제어 수단(12)의 기능에 의해 베어 칩(1)(D0∼D7) 또는 양품 칩(3)(D'0∼D'7)은, 도 8에 나타내는 입출력 수단(14)으로부터 전기 신호를 입출력 단자 DQ0∼DQ63에 출력하거나 또는 입출력 단자 DQ0∼DQ63으로부터 도 8에 나타내는 입출력 수단(14)으로 전기 신호가 입력된다. QFC 핀이 접지 전지(GND)에 고정되어 있는경우, 도 8에 나타내는 칩 제어 수단(12)의 기능에 의해, 베어 칩(1)(D0∼D7) 또는 양품 칩(3)(D'0∼D'7)은 도 8에 나타내는 입출력 수단(14)을 이용한 입출력 단자 DQ로부터의 신호의 입력 또는 입출력 단자 DQ로부터의 출력을 정지한다.
따라서, 불량인 것이 검출된 베어 칩(1)이 존재하지 않고 있는 경우, 양품 칩(3)(D'0∼D'7)을 탑재할 필요없이, 복수의 베어 칩(1)을 모듈 기판(2)에 직접 탑재한 반도체 메모리 모듈을 실현할 수 있게 된다. 또한, 통상, 반도체 장치의 동작 시에는, 베어 칩(1)(D0∼D7)에서 실제 동작 시에 사용하지 않는 QFC 핀이 칩 제어 수단(12)에 의해 OPEN 상태로 제어되어 있고, 베어 칩(1)(D0∼D7)으로부터 입출력 단자 DQ0∼DQ63으로 신호의 출력이 행해지거나, 또는, 입출력 단자 DQ0∼DQ63으로부터 베어 칩(1)(DQ)으로 신호의 입력이 행해진다.
또한, 반도체 메모리 모듈에서 베어 칩(1)(D0∼D7) 중에 불량품인 것이 검출된 베어 칩(1)이 있는 경우, 양품 칩(3)(D'0∼D'7)을 모듈 기판(2)의 베어 칩(1)이 마련되어 있는 면의 이면에 탑재하고, 베어 칩(1)(D0)의 QFC 핀을 접지 전위(GND)에 고정하는 것에 의해, 베어 칩(1)(D0)은 입출력 단자 DQ0∼DQ7에의 신호의 출력 또는 입출력 단자 DQ0∼DQ7로부터의 신호의 입력은 정지한다. 그에 따라, 양품 칩(3)(D'0)은 전기 신호를 입출력 단자 DQ0∼DQ7로 출력하거나 또는 전기 신호가 입출력 단자 DQ0∼DQ7로부터 입력된다. 따라서, 불량품의 베어 칩(1)의 기능을 양품 칩(3)이 대체하여 반도체 메모리 모듈을 리페어할 수 있다.
다음에, 도 9 및 도 10을 이용하여 시스템 테스트 종료 후의 리페어된 반도체 메모리 모듈을 설명한다. 도 9 및 도 10에 도시하는 바와 같이 시스템 테스트종료 후의 모듈 기판(2)의 이면에는 불량품인 것이 검출된 베어 칩(1)의 위치에 대응하는 위치에만 양품 칩(3)이 마련되어 있다.
또, 도 3에서는, 양품 칩(3)으로서는, 단체로 베어 칩이 몰딩된 단체 몰드품을 이용한 예를 나타내었지만, 이후 도 10 내지 도 14에 나타내는 반도체 메모리 모듈에서는 양품 칩(3)으로서 베어 칩을 이용하는 예가 도시되어 있다.
또한, 도 10에 나타내는 상태의 반도체 메모리 모듈에서, 양품 칩(3)이 마련되어 있는 영역인지 여부에 관계없이, 도 11 및 도 12에 도시하는 바와 같이 양품 칩(3)을 탑재하기 위한 양품 칩 탑재 영역 모두에 양품 칩(3)이 탑재되어 있다고 가정하고, 그 가정된 양품 칩(3)을 덮도록 모듈 기판(2)의 이면의 거의 전체를 몰드 수지(8)에 의해 일체적으로 몰딩한다.
그것은, 상술한 바와 같이, 반도체 메모리 모듈을 모듈 기판에 양품 칩을 탑재함으로써 리페어한 경우, 불량품인 것이 검출된 베어 칩에 대응하는 위치의 모듈 기판 상에만 양품 칩을 탑재하면, 복수의 반도체 메모리 모듈 각각의 외형이 불규칙한 것으로 되어 버리는 불합리가 발생하는데, 그 불합리를 방지하기 위한 것이다. 즉, 불량으로 되는 베어 칩이 반도체 메모리 모듈마다 다르기 때문에, 모듈 기판 상에 양품 칩이 탑재되는 위치가 반도체 메모리 모듈마다 달라지는 불합리가 발생하는데, 그 불합리를 방지하기 위한 것이다.
보다 구체적으로 말하면, 모듈 기판(2)의 이면을 일체적으로 피복하지 않는 경우에는, 반도체 메모리 모듈을 반송할 때에 복수의 반도체 메모리 모듈을 반송용 상자에 정렬하여 곤포하기 어려워진다. 즉, 반도체 메모리 모듈을 곤포하기 위한상자 안에서 반도체 메모리 모듈끼리의 사이에 극간이 형성된다. 그 결과, 반도체 메모리 모듈의 반송 중에 상자 안에서 반도체 메모리 모듈끼리 충돌해버린다. 그에 따라, 반도체 메모리 모듈이 손상된다.
그래서, 도 11 및 도 12에 도시하는 바와 같이 리페어용 양품 칩(3)이 실장되어 있는지 여부에 관계없이, 리페어용 양품 칩(3) 전부가 탑재되어 있다고 가정하고, 그 가정된 양품 칩 전부를 덮도록 모듈 기판(2)의 이면 전체를 일체적으로 몰딩하는 것이다. 이것에 의해, 양품 칩 탑재 영역의 근방의 몰드 수지의 외형을, 반도체 메모리 모듈이 곤포되었을 때에 반도체 메모리 모듈끼리의 사이에 극간이 생기기 어려운 형상으로 할 수 있다. 그 결과, 반도체 메모리 모듈을 곤포하여 반송할 때에, 반도체 메모리 모듈끼리 충돌하여 발생하는 반도체 메모리 모듈의 손상이 방지된다.
또한, 상술한 도 11 및 도 12에 나타내는 리페어 후의 반도체 메모리 모듈에서는, 리페어 칩을 사용하지 않는 모듈 기판(2) 상의 양품 칩(3)을 탑재하기 위한 양품 칩 탑재 영역에는 몰드 수지(8) 이외는 아무것도 탑재되어 있지 않다. 그러나, 도 13 및 도 14에 도시하는 바와 같이 양품 칩(3)이 탑재되어 있지 않은 양품 칩 탑재 영역에는 더미 칩(30)을 실장하는 것이 바람직하다. 이 더미 칩(30)으로서는, 내부에 베어 칩이 봉입되어 있지 않은 단체 몰드품(단체 칩), 단체 몰드품으로서 불량 개소가 검출된 단체 불량 몰드품, 단지 몰드품과 같은 형상 및 사이즈의 기판을 잘라낸 것으로서, 양품 칩으로서는 기능하지 않는 것이 생각된다. 또한, 더미 칩(30)은 베어 칩(1) 및 양품 칩(3) 각각과 동일한 형상 및 크기인 것이 바람직하다.
이러한 본 실시예의 반도체 메모리 모듈에 의하면, 더미 칩(30)이 마련되어 있는 것에 의해, 양품 칩(3)이 탑재되어 있지 않은 모듈 기판(2) 상의 몰드 수지(8)의 외형을, 양품 칩(3)이 탑재된 모듈 기판(2) 상의 몰드 수지(8)의 외형과 거의 동일하게 하는 것이 용이해진다. 그 때문에, 반도체 메모리 모듈의 외형을, 반도체 메모리 모듈을 상자에 곤포하여 반송할 때에 복수의 반도체 메모리 모듈끼리의 사이에 극간이 형성되기 어려운 형상으로 할 수 있다. 그 결과, 본 실시예의 반도체 메모리 모듈에 의하면, 반송 중에 반도체 메모리 모듈이 손상되는 것을 방지할 수 있게 된다.
또한, 더미 칩(30)과 양품 칩(3)은 형상 및 크기가 동일하기 때문에, 몰드 수지(8)의 외형을 복수의 반도체 메모리 모듈끼리의 사이에 극간이 생기기 어려운 형상으로 하는 것이 용이하다.
또, 본 실시예의 반도체 메모리 모듈에서는 양품 칩(3)을 탑재할 수 있는 영역의 모두에 더미 칩(30)을 탑재하는 예를 나타내었지만, 양품 칩(3)을 탑재할 수 있는 영역의 모두에 더미 칩(30)을 탑재하지 않아도, 양품 칩(3)을 탑재할 수 있는 복수의 양품 칩 탑재 영역 중 어느 하나의 영역에만, 또는, 양품 칩(3)을 탑재할 수 있는 복수의 양품 칩 탑재 영역 중에서 선택된 2 이상의 영역에 양품 칩을 탑재해도 무방하다. 더미 칩(30)이 하나라도 존재하면, 반도체 메모리 모듈의 외형을 복수의 반도체 메모리 모듈끼리의 사이에 극간이 생기기 어려운 형상으로 하는 것이 용이해진다.
(실시예 2)
다음에, 도 15∼도 20을 이용하여 본 실시예의 반도체 장치를 설명한다.
본 실시예의 반도체 메모리 모듈은, 도 15 내지 도 17에 도시하는 바와 같이, 실시예 1의 반도체 메모리 모듈의 구조와 거의 마찬가지이지만, 도 3에 나타내는 구조에서 모듈 기판(2)에 형성되어 있는 복수의 전기 배선(20)이, 모듈 기판(2)을 관통하여 베어 칩(1)과 양품 칩(3)을 전기적으로 접속하지 않고 있는 것이 실시예 1에 기재된 반도체 메모리 모듈과는 다르다.
즉, 본 실시예의 양품 칩(3)은, 도 16 및 도 17에 도시하는 바와 같이 베어 칩(1)과는 별개로 독립된 전기 배선(20)과 그 전기 배선(20) 각각 접속된 입출력 단자 DQ0∼DQ63을 구비하고 있다. 그 때문에, 본 실시예의 양품 칩(3)은, 복수의 베어 칩(1)이 몰드 수지(8)에 몰딩된 후에, 복수의 베어 칩(1) 중 어느 하나의 베어 칩(1) 또는 복수의 베어 칩 중의 어느 하나가 복수 조합의 베어 칩(1) 대신의 메모리로서의 역할을 할 수 있고, 또한, 반도체 메모리 모듈의 용량을 변경 또는 증가시키기 위한 메모리로서의 역할도 할 수 있다. 또, 본 실시예의 반도체 메모리 모듈에서는, 리페어용 양품 칩(3)으로서, 도 19 및 도 20에 도시하는 바와 같이 베어 칩을 이용해도 관계없지만, 도 15에 도시하는 바와 같이 단체 칩을 이용해도 무방하다.
보다 상세히 설명하면, 본 실시예의 반도체 메모리 모듈은, 도 16 및 도 17에 도시하는 바와 같이 전기 배선(20)이 베어 칩(1) 및 양품 칩(3) 각각에 독립하여 접속되어 있고, 그 독립된 전기 배선(20) 각각이 다른 입출력 단자 DQ0∼DQ63에접속되어 있는 것이 실시예 1의 반도체 메모리 모듈과 다르다. 반대로 말하면, 본 실시예의 반도체 메모리 모듈은 도 1, 도 2, 도 4 및 도 5에 나타내는 구조에 대해서는 실시예 1의 반도체 메모리 모듈과 마찬가지의 구조이다.
또한, 본 실시예의 반도체 메모리 모듈은, 도 18∼도 20에 도시하는 바와 같이 모듈 기판(2)의 이면 전체에 베어 칩(1)과 동일 수의 양품 칩(3)이 실장되어 있다. 따라서, 본 실시예의 반도체 메모리 모듈은 모듈 기판(2)에 복수의 베어 칩(1)을 실장한 반도체 메모리 모듈의 2배의 메모리 용량을 갖게 된다.
예컨대, 본 실시예의 반도체 메모리 모듈은 1개의 베어 칩(1)의 기억 용량이 8MB이며, 전체의 기억 용량이 64MB로 되는 8개의 베어 칩(1)을 모듈 기판(2)의 표면에 탑재한 경우, 그 전체의 기억 용량이 64MB가 된다. 또한, 본 실시예의 반도체 메모리 모듈은 반도체 메모리 모듈의 모듈 기판(2)의 이면에 8MB의 단체의 양품 칩(3)을 8개 실장함으로써, 전체로서 기억 용량이 128MB로 되고, 완성 시에는 베어 칩(1)을 표면에 8개 탑재한 시점의 기억 용량의 2배의 기억 용량을 갖게 된다.
또한, 본 실시예의 반도체 메모리 모듈은 다음과 같은 제조 공정을 거쳐서 제조된다. 우선, 실시예 1에 기재된 반도체 장치의 제조 방법과 같은 제조 공정을 거쳐서, 64MB분의 복수의 베어 칩(1)이 표면에 몰드 수지(8)로 일체적으로 몰딩된다. 다음에, 128MB의 모듈을 제조하는 경우, 일단 시스템 테스트를 실시한다. 그 시스템 테스트 결과에 의해, 모듈 기판(2) 표면의 모든 베어 칩(1)이 양품인 것이 검출된 반도체 메모리 모듈만 모듈 기판(2)의 이면에 64MB분의 8개의 양품 칩(3)을 실장하여 128MB의 반도체 메모리 모듈을 제조한다. 다음에, 모듈 기판(2)의 이면과 함께 복수의 양품 칩(3)을 일체적으로 몰드 수지(18)에 의해 피복한다.
상술한 것 같은 제조 방법과 같이, 시스템 테스트 결과에 의해 모듈 기판(2)의 표면의 모든 베어 칩(1)이 양품인 것이 검출된 반도체 메모리 모듈만 모듈 기판(2)의 이면에 64MB분의 8개의 양품 칩(3)을 실장하는 것에 의해 다음과 같은 효과가 있다.
본 실시예의 반도체 메모리 모듈의 제조 방법에 의하면, 시스템 테스트 결과에 의해 모듈 기판(2)의 표면에 탑재된 베어 칩(1)에 불량품이 있는 것이 검출되고, 모듈 기판(2)의 표면 측의 일부의 베어 칩(1)이 불량으로 128MB의 반도체 메모리 모듈을 제조할 수가 없는 경우에, 불량 개소만큼 몰드 양품을 탑재하여 64MB 모듈 양품으로 할 수 있게 된다.
그 결과, 시스템 테스트에 의해, 불량인 베어 칩(1)이 검출된 경우에, 불량인 베어 칩(1) 대신에 양품 칩(3)을 모듈 기판(2)에 탑재함으로써, 실시예 1의 반도체 메모리 모듈과 같이, 복수의 베어 칩(1)이 몰드 수지(8)에 의해 덮인 후에 반도체 메모리 모듈을 리페어할 수 있다.
그에 따라, 일체적으로 피복된 복수의 베어 칩(1) 일부에 불량인 베어 칩이 있어 다른 일부의 양품의 베어 칩(1)도 폐기해야 하는 경우에, 그 밖의 일부 양품의 베어 칩(1)을 유효하게 활용하여 반도체 메모리 모듈을 제조할 수 있다.
또한, 시스템 테스트 후에 불량인 베어 칩(1)이 검출되었는지 여부에 관계없이, 반도체 메모리 모듈 전체의 기억 용량을 변경 또는 증가할 필요가 발생한 경우에, 양품 칩(3)을 필요한 수만큼 모듈 기판(2)에 탑재하도록 해도 무방하다. 그에따라, 복수의 베어 칩(1)이 몰드 수지(8)에 의해 몰딩된 후에도, 반도체 메모리 모듈의 메모리 용량의 설계 변경에 민첩하게 대응할 수 있게 된다.
(실시예 3)
다음에, 도 15 내지 도 20을 이용하여 본 실시예의 반도체 메모리 모듈을 설명한다.
본 실시예의 반도체 메모리 모듈은 실시예 1의 반도체 메모리 모듈과 거의 같은 구조이지만, 도 15 내지 도 17에 도시하는 바와 같이 실시예 2에 기재된 반도체 메모리 모듈과 마찬가지로, 도 3에 나타내는 구조에 있어서 모듈 기판(2)에 형성되어 있는 복수의 전기 배선(20)이 모듈 기판(2)을 관통하여 베어 칩(1)과 양품 칩(3)을 전기적으로 접속하지 않고 있는 것이 실시예 1에 기재된 반도체 메모리 모듈과는 다르다.
환언하면, 본 실시예의 반도체 메모리 모듈은, 도 6 및 도 7에 나타내는 전기 배선(20)이 베어 칩(1) 및 양품 칩(3) 각각에 독립하여 접속되어 있고, 그 독립된 전기 배선(20) 각각이 다른 입출력 단자 DQ에 접속되어 있는 것이 실시예 1의 반도체 메모리 모듈과 다르다. 반대로 말하면, 도 1, 도 2, 도 4 및 도 5에 나타내는 구조에 대해서는 실시예 1의 반도체 메모리 모듈과 같은 구조이다.
또한, 본 실시예의 반도체 메모리 모듈은 다음과 같은 제조 공정을 거쳐서 제조된다. 우선, 실시예 1에 기재된 반도체 장치의 제조 방법과 같은 제조 공정을 거쳐서, 복수의 베어 칩(1)이 표면에 몰드 수지(8)로 일체적으로 몰딩된다. 그후, 모듈 기판(2)의 표면에 복수의 베어 칩(1)이 탑재된 반도체 메모리 모듈의 시스템 테스트를 실시한다. 이 시스템 테스트가 종료된 단계에서, 모듈 기판(2)의 표면에 탑재된 베어 칩(1)이 모두 양품인 경우에, 도 18 내지 도 20에 도시하는 바와 같이 모듈 기판(2)의 이면에 베어 칩(1) 각각에 대응하도록 탑재할 수 있는 복수의 양품 칩(3) 전부를 탑재한다. 다음에, 모듈 기판(2)의 이면과 함께 복수의 양품 칩(3) 전부를 일체적으로 몰드 수지(18)에 의해 피복한다.
그 후, 모듈 기판(2)의 이면에 복수의 양품 칩(3)이 탑재된 반도체 메모리 모듈의 시스템 테스트를 실시한다. 그 시스템 테스트에서, 양품 칩(3)에 불량품이 있는 것이 검출된 경우에, 복수의 양품 칩(3) 각각과 다른 회로의 전기적 접속을 차단하도록 하거나, 또는, 복수의 양품 칩(3) 각각을 비활성 상태로 한다.
예컨대, 실시예 2에서 설명한 예의 128MB의 반도체 메모리 모듈에서, 시스템 테스트에 의해 모듈 기판(2)의 표면에 탑재된 8개의 베어 칩(1) 모두가 양품인 것이 검출된 경우, 모듈 기판(2)의 이면에 양품 칩(3)을 8개 탑재한다. 그 후, 또한, 양품 칩(3)이 탑재된 반도체 메모리 모듈의 시스템 테스트를 실시한다. 그 시스템 테스트 결과에 의해 8개의 양품 칩(3) 내에 불량품이 존재하는 것이 검출된 경우, 양품 칩(3) 각각과 다른 회로의 전기적 접속을 차단하거나, 또는 양품 칩(3) 각각을 비활성화하도록 한다.
그에 따라, 8개의 양품 칩(3) 각각과 다른 회로의 전기적 접속이 차단된 반도체 메모리 모듈은 모듈 기판(2)의 표면에 탑재된 8개의 베어 칩(1)만이 기능하는 상태의 64MB의 양품의 반도체 메모리 모듈로서 사용할 수 있게 된다.
또, 본 실시예의 반도체 메모리 모듈의 제조 방법에 있어서는, 양품 칩(3) 각각이 다른 회로와 차단 또는 양품 칩(3) 각각이 비활성화된 후에 양품 칩(3)과 함께 모듈 기판(2)의 표면을 일체적으로 피복한다.
상기한 바와 같은 반도체 메모리 모듈의 제조 방법에 의하면, 복수의 양품 칩(3)이 탑재된 후에 그 탑재된 복수의 양품 칩(3) 중에 불량품의 칩이 있는 것이 검출된 경우에, 복수의 양품 칩(3)의 모든 기능을 불능으로 하는, 즉, 복수의 양품 칩(3) 각각과 다른 회로를 차단하거나, 또는 복수의 양품 칩(3) 각각을 비활성화하는 것에 의해 베어 칩(1)의 기능만을 유효하게 이용한 반도체 메모리 모듈을 제조할 수 있다.
또한, 상술한 설명에서는, 복수의 양품 칩(3) 전부와 다른 회로의 접속을 차단하거나, 또는 복수의 양품 칩(3) 전부를 비활성화했지만, 양품 칩(3)에 불량품이 있는지 여부를 검출하는 테스트 결과에 따라, 복수의 베어 칩(3) 중 하나 또는 두 개 이상의 특정한 양품 칩(3)만을 다른 회로와 차단하거나, 또는 비활성화하도록 해도 무방하다. 이러한 제조 방법에 의하면, 양품 칩(3)에 불량품이 있는지 여부를 검출하는 테스트 후에 반도체 메모리 모듈의 기억 용량을 변경 또는 증가할 수 있게 된다.
또한, 본 실시예의 반도체 메모리 모듈에 있어서도, 실시예 1 및 실시예 2의 반도체 메모리 모듈과 마찬가지로, 리페어용 양품 칩(3)으로서는, 도 15에 나타내는 단체 칩이어도 무방하고, 도 19 및 도 20에 도시하는 바와 같이 베어 칩이어도 무방하다.
또, 본 실시예 1 내지 3의 반도체 메모리 모듈에서는, 모듈 기판(2)의 한 쪽 면(표면)에 베어 칩(1)을 탑재하고, 다른 쪽 면(이면)에 양품 칩(3)을 탑재한 예를 나타내었지만, 모듈 기판을 크게 할 수 있는 경우에는 모듈 기판의 한 쪽 면에만 베어 칩 및 양품 칩의 쌍방을 탑재하고, 다른 쪽 면에는 칩을 탑재하지 않도록 해도 무방하다.
또한, 상기 실시예 1 내지 3의 반도체 메모리 모듈 및 그 제조 방법의 특징을 상황에 따라 조합할 수 있다.
본 발명의 제 1 국면의 반도체 장치에 의하면, 다른 쪽 몰드 수지를 구비하기 때문에, 양품 칩 탑재 영역에 양품 칩이 탑재되어 있는지 여부에 관계없이, 반도체 메모리 모듈을 반송하기 위한 상자에 반도체 메모리 모듈이 곤포되었을 때에, 복수의 반도체 메모리 모듈끼리의 사이에 극간이 형성되기 어려운 형상으로 할 수 있다. 그 때문에, 반도체 메모리 모듈을 상자에 곤포하여 반송할 때에 반도체 메모리 모듈에 손상이 발생하는 것이 방지된다.
본 발명의 제 2 또는 제 3 국면의 반도체 장치에 의하면, 복수의 베어 칩이 수지에 의해 몰딩된 후에, 반도체 메모리 모듈의 기억 용량을 변경, 증가, 또는, 회복할 수 있다.

Claims (3)

  1. 모듈 기판과,
    해당 모듈 기판의 주표면 상에 탑재된 복수의 베어 칩(bare chip)과,
    상기 모듈 기판의 주표면과 함께 상기 복수의 베어 칩을 일체적으로 피복하는 한 쪽 몰드 수지와,
    상기 모듈 기판의 주표면 상의 영역으로서, 상기 복수의 베어 칩 중의 어느 하나 또는 두 개 이상의 베어 칩이 불량인 것이 검출된 경우에, 불량인 것이 검출된 상기 하나 또는 두 개 이상의 베어 칩 대신에 기능하는 하나 또는 두 개 이상의 양품 칩을 탑재할 수 있는 복수의 양품 칩 탑재 영역과,
    해당 복수의 양품 칩 탑재 영역에 상기 하나 또는 두 개 이상의 양품 칩이 탑재되어 있는지 여부에 관계없이, 상기 복수의 양품 칩 탑재 영역에 탑재할 수 있는 상기 양품 칩 전부가 탑재되어 있다고 가정한 경우에, 가정된 양품 칩 전부와 함께, 상기 복수의 양품 칩 탑재 영역 모두를 일체적으로 피복하는 다른 쪽 몰드 수지
    를 구비한 반도체 메모리 모듈.
  2. 모듈 기판과,
    해당 모듈 기판의 주표면 상에 탑재되고, 정상으로 기능하지 않는 하나 또는두 개 이상의 불량 베어 칩을 포함하는 복수의 베어 칩과,
    상기 모듈 기판의 주표면과 함께 상기 복수의 베어 칩을 일체적으로 피복하는 몰드 수지와,
    해당 몰드 수지의 외측에 상기 모듈 기판의 주표면 상에 탑재되고, 상기 복수의 베어 칩 각각과는 별개로 기능하는 하나 또는 두 개 이상의 메모리 칩
    을 구비한 반도체 메모리 모듈.
  3. 모듈 기판과,
    해당 모듈 기판의 주표면 상에 탑재된 복수의 베어 칩과,
    상기 모듈 기판의 주표면과 함께 상기 복수의 베어 칩을 일체적으로 피복하는 몰드 수지와,
    상기 모듈 기판의 주표면 상에 탑재되고, 상기 복수의 베어 칩과는 별개로 기능하는 하나 또는 두 개 이상의 메모리 칩을 구비하되,
    상기 하나 또는 두 개 이상의 메모리 칩 중 적어도 어느 하나의 메모리 칩의 기능이 불능으로 된,
    반도체 메모리 모듈.
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