KR100336281B1 - 수리할 수 있는 멀티 칩 패키지 - Google Patents

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Abstract

본 발명은 멀티 칩 패키지에 관한 것으로, 불량이 발생된 메모리 칩을 포함하는 멀티 칩 패키지를 불량이 발생되지 않은 메모리 칩의 용량을 갖는 멀티 칩 패키지로 사용할 수 있도록 수리할 수 있는 멀티 칩 패키지를 제공한다. 즉, 수지 봉합부를 형성한 이후에 재배선에 필요한 배선 패턴(전원 패턴, 듀얼 패턴 및 MSB 패턴)이 수지 봉합부가 형성될 기판 부분의 외측에 형성된 수리할 수 있는 멀티 칩 패키지를 제공한다. 따라서, 수지 봉합부를 형성한 이후에 진행되는 각종 테스트 공정에서 부분 불량 패키지로 분류된 멀티 칩 패키지에 대한 수리 공정 즉, 수지 봉합부 밖에 형성된 배선 패턴에 대한 재배선 공정을 통하여, 부분 불량 패키지를 양호한 메모리 칩만으로 구동되는 패키지로 재사용할 수 있다.

Description

수리할 수 있는 멀티 칩 패키지{Repairable multi chip package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 복수개의 반도체 칩이 2차원으로 실장된 수리할 수 있는 멀티 칩 패키지에 관한 것이다.
최근 메모리 용량의 증가하는 속도가 점차 빨라지고 또 멀티 미디어(multi media)의 요구나 디지털 기기의 사용이 급격해지면서 시장에서 요구하는 메모리 용량의 크기가 더욱 커지고 있는 실정이다. 그러나, 메모리 용량의 증가 추세가 이러한 요구를 만족시키기 못하고 있다. 차세대 용량의 메모리 제품이 개발되었다 하더라도 충분한 시장성을 갖추기까지는 많은 시간이 필요하다. 또한 초기 메모리 제품은 기존 제품의 공정을 이용하여 만든 경우가 대부분으로 칩 크기 측면에서도 매우 큰 편에 속한다. 이러한 제약을 단 시일내에 충족하는 방법으로 메모리 용량이 크지는 않지만 신뢰성이 있는 현재 세대의 메모리 제품 여러개를 동일 패키지(이하, 멀티 칩 패키지(multi chip package)라 한다)에 탑재하여 메모리 용량을 높이는 방법이 주로 활용되고 있다. 현재 디램(DRAM), 에스램(SRAM), 플래쉬 메모리(Flash Memory) 등에 이러한 멀티 칩 패키지가 상용되고 있다.
예를 들어 스마트미디어(SmartMedia)와 같은 메모리 카드(Memory Card)에 사용되는 멀티 칩 패키지는 메모리 칩 두 개 또는 그 이상을 동일 패키지 내에 실장하여 조립할 수 있다. 하지만, 조립 후 테스트 수율이 떨어지는 문제점을 안고 있다. 즉, 하나의 메모리 칩이 패키징된 반도체 패키지에 비하여, 하나 이상의 메모리 칩이 패키징된 멀티 칩 패키지는 조립 후 테스트 수율이 상대적으로 떨어진다.
또한, 멀티 칩 패키지 내의 모든 메모리 칩에서 불량이 발생될 확률보다는 하나의 메모리 칩에서 불량이 발생하여 멀티 칩 패키지를 불량으로 만들 확률이 높다. 조립이 모두 완료된 상태에서 불량인 메모리 칩을 포함함으로 인하여 멀티 칩 패키지가 불량으로 처리된 경우에, 불량인 메모리 칩만을 멀티 칩 패키지에서 분리하는 것이 가장 바람직하다. 그러나, 멀티 칩 패키지는 대부분 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)와 같은 성형수지로 메모리 칩들이 봉합되기 때문에, 멀티 칩 패키지를 파괴하지 않고는 불량 메모리 칩을 제거할 수 없다. 따라서, 양호한 메모리 칩을 포함하는 멀티 칩 패키지가 불량품으로 처리되는 문제점을 안고 있다.
한편, 메모리 용량의 증대를 위한 멀티 칩 패키지에 있어서, 동일 메모리 칩 두 개 이상을 실장하여 용량을 높이는 방법은 크게 2가지로 나눌 수가 있다. 첫째는 메모리 모듈에서 사용하듯이 데이터의 폭(buswidth)를 넓히는 방법이고, 다른 하나는 데이터의 폭은 그대로 유지하나 어드레스(address)를 확장하여 메모리 용량을 넓히는 방법이다. 여기서, 도 1에 도시된 멀티 칩 패키지(100)는 후자에 속한다.
도 1은 종래기술에 따른 두 개의 반도체 칩(10, 20)이 2차원으로 실장된 멀티 칩 패키지(100)를 보여주는 평면도이다. 도 1을 참조하면, 멀티 칩 패키지(100)는 스마트미디어와 같은 메모리 카드에 사용되는 패키지로서, 두 개의 반도체 칩(10, 20; 이하, 도면상에서 위쪽의 반도체 칩(10)을 제 1 칩이라 하고,그 아래의 반도체 칩(20)을 제 2 칩이라 한다)이 기판(30) 상부면(34)에 2차원으로 실장되고, 반도체 칩들(10, 20)이 실장된 부분은 액상의 성형수지로 봉합되어 수지 봉합부(50)가 형성된 구조를 갖는다. 기판(30)과 반도체 칩들(10, 20)은 본딩 와이어(60)에 의해 전기적 접속을 이룬다.
제 1 칩(10)과 제 2 칩(20)은 동일한 용량을 갖는 메모리 칩으로, 활성면의 가장자리 양측에 복수개의 전극 단자가 형성되는데, 전극 단자는 일측에 형성된 제 1 전원 단자(12, 22)와 제 1 접지 단자(13, 23), 타측에 형성된 제 2 전원 단자(14, 24), 엠에스비(MSB; Most Significant Bit; 이하 MSB라 한다) 단자(15, 25), 제 2 접지 단자(16, 26) 및 듀얼 단자(17, 27)를 포함하며, 그 외 데이터(data) 단자들과 어드레스(address) 단자들을 포함한다. 제 1 칩(10)과 제 2 칩(20)은 설계시 듀얼(dual)로 동작이 가능하도록 설계되어 있으나, 하나의 반도체 칩만으로도 사용 가능하도록 설계되어 있다.
기판(30)은 제 1 칩(10) 및 제 2 칩(20)이 실장되는 상부면(34)과, 상부면(34)에 반대되는 하부면을 갖는 기판 몸체(32)와, 상부면(34)에 형성되어 제 1 칩(10) 및 제 2 칩(20)과 각기 전기적 연결을 이루는 배선 패턴(40)을 포함한다. 기판 몸체(32)의 하부면에는 배선 패턴(40)과 연결된 복수개의 외부접속단자가 형성된다.
배선 패턴(40)은 두 개의 반도체 칩(10, 20)이 함께 동작할 수 있도록 형성된다. 즉, 제 1 칩의 제 1 접지 단자(13)와 제 2 칩의 제 1 접지 단자(23)를 각기 연결하는 접지 패턴(42)이 형성되고, 제 1 칩의 제 1 전원 단자(12)와 제 2 칩의제 1 전원 단자(22)를 연결하는 전원 패턴(41)이 형성된다. 이때, 접지 패턴(42)과 전원 패턴(41) 사이의 간섭을 방지하기 위해서, 제 1 칩의 제 1 전원 단자(12)와 본딩 와이어(60)로 연결된 전원 패턴(41) 부분에서 제 2 칩의 제 1 전원 단자(22)와 본딩 와이어(60)로 연결되는 전원 패턴(41) 부분까지는 제 1 칩(10)과 제 2 칩(20)이 실장되는 기판 몸체(32)의 상부면(34)에 형성된다. 제 1 칩(10)과 제 2 칩(20)이 듀얼로 동작하고 있음을 제 1 칩(10)과 제 2 칩(20)에 전달하는 듀얼 패턴(49)으로, 상기 제 1 칩의 듀얼 단자(17)와 제 2 접지 단자(16)를 연결하는 제 1 듀얼 패턴(47)과, 제 2 칩의 듀얼 단자(27)와 제 2 접지 단자(26)를 연결하며, 말단이 제 1 듀얼 패턴(47)에 연결되는 제 2 듀얼 패턴(48)으로 구성된다. 그리고, 제 1 칩(10) 또는 제 2 칩(20)을 선택하기 위한 MSB 단자(15)와 연결된 MSB 패턴(46)으로, 제 1 칩의 제 2 전원 단자(16)와 연결되어 수지 봉합부(50) 밖으로 연장된 제 1 MSB 패턴(43)과, 제 1 MSB 패턴(43)과 연결되며 본딩 와이어(60)에 의해 제 1 칩의 MSB 단자(15)와 제 2 칩의 제 2 전원 단자(24)와 연결되는 제 2 MSB 패턴(44)으로 구성된다. 제 2 MSB 패턴(44)은 일단은 수지 봉합부(50) 내측의 제 1 MSB 패턴(43)과 연결되고, 일단과 연결된 말단 부분이 제 2 칩의 제 2 전원 단자(24) 앞에 노출되며, 일단과 말단 사이 부분은 제 1 MSB 패턴(43)과 제 1 듀얼 패턴(47) 사이를 통하여 제 1 칩(10) 및 제 2 칩(20)이 실장된 기판 몸체(32)의 상부면(34)에 형성된다.
제 1 칩(10) 및 제 2 칩(20)이 기판 몸체(34)의 상부면에 실장되고, 본딩 와이어(60)에 의해 전기적 접속을 이룬 이후에, 제 1 칩(10) 및 제 2 칩(20)이 수지봉합부(50)에 의해 보호된다. 이때, 배선 패턴(40)의 대부분은 수지 봉합부(50) 내부에 존재한다.
통상적으로 패키지 제조 공정 이후에 진행되는 각종 테스트 공정에서 불량으로 처리된 멀티 칩 패키지는 폐기 처리된다. 불량으로 처리된 멀티 칩 패키지의 양태를 살펴보면, 제 1 칩과 제 2 칩 모두가 불량인 멀티 칩 패키지(이하, 완전 불량 패키지)와, 두 개의 반도체 칩 중에서 하나의 반도체 칩에 불량인 멀티 칩 패키지(이하, 부분 불량 패키지)로 나눌 수 있다. 이때, 완전 불량 패키지를 폐기 처리하는 것은 당연하지만, 문제는 두 개의 반도체 칩 중에서 하나의 반도체 칩이 정상적으로 작동되는 부분 불량 패키지도 폐기 처리되는 데 있다.
왜냐하면, 배선 패턴의 대부분이 수지 봉합부 내부에 존재하기 있기 때문에, 배선 패턴의 수리를 통하여 두 개의 반도체 칩 중에서 하나의 반도체 칩만을 선택할 수 있는 구조를 갖고 있지 못하다.
따라서, 본 발명의 목적은 불량이 발생된 메모리 칩을 포함하는 멀티 칩 패키지를 불량이 발생되지 않은 메모리 칩의 용량을 갖는 멀티 칩 패키지로 사용할 수 있도록 하는 데 있다.
도 1은 종래기술에 따른 두 개의 반도체 칩이 2차원으로 실장된 멀티 칩 패키지를 보여주는 평면도,
도 2는 본 발명의 실시예에 따른 멀티 칩 패키지용 기판을 보여주는 평면도,
도 3은 도 2의 기판에 두 개의 반도체 칩이 2차원으로 실장된 멀티 칩 패키지를 보여주는 평면도,
도 4는 도 3의 멀티 칩 패키지의 수리에 의해 제 1 칩만을 사용할 수 있도록 구현된 멀티 칩 패키지를 보여주는 평면도,
도 5는 도 3의 멀티 칩 패키지의 수리에 의해 제 2 칩만을 사용할 수 있도록 구현된 멀티 칩 패키지를 보여주는 평면도이다.
* 도면의 주요 부분에 대한 설명 *
10, 110 : 제 1 칩 20, 120 : 제 2 칩
30, 130 : 기판 40, 140 : 배선 패턴
41, 141 : 전원 패턴 42, 142 : 접지 패턴
46, 146 : MSB 패턴 49, 149 : 듀얼 패턴
50, 150 : 수지 봉합부 60, 160 : 본딩 와이어
100, 200 : 멀티 칩 패키지
상기 목적을 달성하기 위하여, 본 발명은 불량이 발생된 메모리 칩을 포함하는 멀티 칩 패키지를 불량이 발생되지 않은 메모리 칩의 용량을 갖는 멀티 칩 패키지로 사용할 수 있도록 수리할 수 있는 멀티 칩 패키지를 제공한다. 즉, 제 1 칩과; 제 2 칩과; 상기 제 1 및 제 2 칩이 실장되는 상부면과, 상기 상부면에 대응되는 하부면을 갖는 기판 몸체와, 상기 상부면에 형성되어 상기 제 1 칩 및 제 2 칩과 각기 전기적 연결을 이루는 배선 패턴을 포함하는 기판; 및 상기 상부면의 상기 제 1 칩과 제 2 칩이 실장된 부분을 성형수지로 봉합하여 형성된 수지 봉합부;를 포함하며,
상기 제 1 칩과 제 2 칩은, 일측에 형성된 제 1 전원 단자와 제 1 접지 단자와; 상기 일측에 반대되는 타측에 형성된 제 2 전원 단자, MSB 단자, 제 2 접지 단자 및 듀얼 단자가 각각 형성되어 있으며,
상기 배선 패턴은, 상기 제 1 칩의 제 1 접지 단자와 제 2 칩의 제 1 접지 단자를 각기 연결하는 접지 패턴과; 상기 제 1 칩의 제 1 전원 단자에 연결되어 상기 수지 봉합부 밖으로 연장된 제 1 전원 패턴과, 상기 제 1 전원 패턴의 말단과 연결되어 상기 제 2 칩의 제 1 전원 단자에 연결되는 제 2 전원 패턴으로 구성되는 전원 패턴과; 상기 제 1 칩과 제 2 칩이 듀얼로 동작하고 있음을 상기 제 1 칩 및 제 2 칩에 전달하는 듀얼 패턴으로, 상기 제 1 칩의 듀얼 단자와 제 2 접지 단자, 상기 제 2 칩의 듀얼 단자와 제 2 접지 단자에 각기 연결되어 상기 수지 봉합부 밖으로 연장된 제 1 듀얼 패턴과, 상기 제 1 듀얼 패턴의 말단을 연결하는 제 2 듀얼 패턴으로 구성된 듀얼 패턴; 및 상기 제 1 칩 또는 제 2 칩을 선택하기 위한 MSB 패턴으로, 상기 제 1 칩의 MSB 단자와 제 2 전원 단자에 각기 연결되어 상기 수지 봉합부 밖으로 연장된 제 1 MSB 패턴과, 상기 제 1 MSB 패턴의 말단을 연결하는 제 2 MSB 패턴과, 상기 두 개의 제 1 MSB 패턴 사이의 제 2 MSB 패턴과 상기 제 2 칩의 제 2 전원 단자를 연결하는 제 3 MSB 패턴으로 구성되는 MSB 패턴;을 포함하며,
상기 제 1 칩과 제 2 칩 중에서 하나의 칩에 불량이 발생된 경우에, 양호한 하나의 칩을 선택하여 사용할 수 있도록 상기 수지 봉합부 밖에 노출된 상기 전원 패턴, 듀얼 패턴 및 MSB 패턴을 선택적으로 단락시켜 양호한 하나의 칩을 선택하여 사용할 수 있는 것을 특징으로 하는 수리할 수 있는 멀티 칩 패키지를 제공한다.
본 발명에 따른 수리할 수 있는 멀티 칩 패키지는, 제 2 칩의 제 1 전원 단자와 연결되는 제 2 전원 패턴과, 제 1 칩의 제 1 접지 단자와 연결되는 접지 패턴 사이의 간섭을 방지하기 위해서, 제 1 전원 단자와 제 2 전원 단자를 연결하는 제 2 전원 패턴 부분은 접지 패턴 안쪽으로 형성된다.
본 발명에 따른 제 3 MSB 패턴은, 일단은 두 개의 제 1 MSB 패턴 사이의 제 2 MSB 패턴과 연결되고, 타단은 제 2 반도체 칩의 제 2 전원 단자에 앞쪽으로 노출되어 있으며, 일단과 타단을 연결하는 패턴 부분은 제 1 및 제 2 칩이 부착되는 상기 상부면상에 형성된다.
본 발명에 따른 멀티 칩 패키지에서 제 1 칩만을 사용할 경우에, 제 2 칩으로 공급되는 전원을 차단하고, MSB 단자와 듀얼 단자의 연결관계를 끊기 위해서, 수지 봉합부 밖에 노출된 배선 패턴 중 일부를 단락하되, 제 1 전원 패턴 안쪽의 제 2 전원 패턴과, 제 3 MSB 패턴 및 제 1 칩과 제 2 칩의 듀얼 단자와 연결된 듀얼 패턴을 단락한다.
그리고, 본 발명에 따른 멀티 칩 패키지에서 제 2 칩만을 사용할 경우에, 제 1 칩으로 공급되는 전원을 차단하고, MSB 단자와 듀얼 단자의 연결관계를 끊기 위해서, 수지 봉합부 밖에 노출된 배선 패턴 중 일부를 단락하되, 제 1 전원 패턴과, 제 1 MSB 패턴 및 제 1 칩과 제 2 칩의 듀얼 단자와 연결된 듀얼 패턴을 단락한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 멀티 칩 패키지용 기판(130)을 보여주는 평면도이다. 도 3은 도 2의 기판(130)에 두 개의 반도체 칩(110, 120)이 2차원으로 실장된 멀티 칩 패키지(200)를 보여주는 평면도이다. 도 2 및 도 3을 참조하면, 멀티 칩 패키지(200)는 스마트미디어와 같은 메모리 카드에 사용되는 패키지로서, 제 1 칩(110) 및 제 2 칩(120)이 기판 상부면(134)에 2차원으로 실장되고, 제 1 칩(110) 및 제 2 칩(120)이 실장된 부분은 액상의 성형수지로 봉합되어 수지 봉합부(150)가 형성된다. 기판(130)과 제 1 칩(110) 및 제 2 칩(120)은 본딩 와이어(160)에 의해 전기적 접속을 이루며, 기판(130) 하부면에는 외부접속단자가 형성된다.
특히, 본 발명에 따른 멀티 칩 패키지(200)는, 패키지 제조 공정 이후에 진행되는 멀티 칩 패키지(200)에 대한 각종 테스트 공정에서 부분 불량 패키지를 정상적으로 동작하는 반도체 칩만의 용량을 갖는 멀티 칩 패키지로 사용할 수 있도록 배선 패턴(140)이 형성된다. 즉, 배선 패턴(140)에 대한 간단한 수리 공정을 통하여 정상적으로 동작하는 반도체 칩만을 사용할 수 있도록, 수리를 위한 배선 패턴(140)이 수지 봉합부(150)가 형성되는 부분의 외측에 형성되어 있다. 상세한 설명은 후술하겠다.
제 1 칩(110)과 제 2 칩(120)은 동일한 용량을 갖는 메모리 칩으로, 활성면의 가장자리 양측에 복수개의 전극 단자가 형성되는데, 전극 단자는 일측에 형성된 제 1 전원 단자(112, 122)와 제 1 접지 단자(113, 123), 타측에 형성된 제 2 전원 단자(114, 124), MSB 단자(115, 125), 제 2 접지 단자(116, 126) 및 듀얼 단자(117, 127)를 포함하며, 그 외 데이터 단자들과 어드레스 단자들을 포함한다. 제 1 칩(110)과 제 2 칩(120)은 설계시 두 개 실장하여 동작이 가능하도록 설계되어 있으나, 하나의 반도체 칩만으로도 사용 가능하도록 설계되어 있다.
기판(130)은 제 1 칩(10) 및 제 2 칩(120)이 실장되는 상부면(134)과, 상부면(134)에 반대되는 하부면을 갖는 기판 몸체(132)와, 상부면(134)에 형성되어 제 1 칩(110) 및 제 2 칩(120)과 각기 전기적 연결을 이루는 배선 패턴(140)을 포함한다. 기판 몸체(132)의 하부면에는 배선 패턴(140)과 각기 전기적 접속을 이루는 복수개의 외부접속단자가 형성된다. 도면에 도시되지는 않았지만, 상부면(134)의 배선 패턴(140)과 하부면의 외부접속단자는 비아 홀(via hole)을 통하여 전기적 접속을 이룬다.
배선 패턴(140)은 기본적으로 두 개의 반도체 칩이 함께 동작할 수 있도록 형성되며, 동시에 재배선이 용이하도록 즉, 제조될 멀티 칩 패키지가 부분 불량 패키지로 판정되더라도 재사용할 수 있도록 형성된다. 먼저 도시되지는 않았지만, 모든 데이터 단자와 어드레스 단자는 공유할 수 있도록 데이터 패턴과 어드레스 패턴이 기판 몸체(132)의 상부면(134)에 형성된다.
제 1 칩의 제 1 접지 단자(113)와 제 2 칩의 접지 단자(123)를 각기 연결하는 접지 패턴(142)과, 제 1 칩의 제 1 전원 단자(112)와 제 2 칩의 제 1 전원 단자(122)를 연결하는 전원 패턴(141)이 형성된다. 전원 패턴(141)은 재배선 공정을 용이하게 실시할 수 있도록 수지 봉합부(150) 밖으로 연장되게 형성된다. 즉, 제 1 칩의 제 1 전원 단자(112)에 연결되어 수지 봉합부(150) 밖으로 연장된 제 1 전원 패턴(141a)이 형성되고, 제 1 전원 패턴(141a)의 말단과 연결되어 제 2 칩의 제 1 전원 단자(122)에 연결되게 제 2 전원 패턴(141b)이 형성된다. 한편, 제 2 칩의 제 1 전원 단자(122)와 연결되는 제 2 전원 패턴(141b)과, 제 1 칩의 제 1 접지 단자(113)와 연결되는 접지 패턴(142) 사이의 간섭을 방지하기 위해서, 제 1 칩의 제 1 전원 단자(112)와 제 2 칩의 제 1 전원 단자(122)를 연결하는 제 2 전원 패턴(141b) 부분은 접지 패턴(142) 안쪽에 형성된다. 즉, 제 2 전원 패턴(141b)은 제 1 칩의 제 1 접지 단자(113)에 연결된 접지 패턴(142)에 근접하게 뻗은 이후에, 제 1 칩(110)의 안쪽으로 꺾여 제 1 칩의 제 1 접지 단자(113)를 선회하여 제 2 칩의 제 1 전원 단자(122)의 앞에 선단부가 형성되며, 선단부에 제 2 칩의 제 1 전원 패턴(122)과 본딩 와이어(160)에 의해 전기적 접속을 이룬다.
제 1 칩(110)과 제 2 칩(120)이 듀얼로 동작하고 있음을 제 1 칩(110) 및 제 2 칩(120)에 전달하는 듀얼 패턴(149)은 재배선 공정을 용이하게 실시할 수 있도록 수지 봉합부(150) 밖으로 연장되게 형성된다. 즉, 제 1 칩의 듀얼 단자(117)와 제 2 접지 단자(116), 제 2 칩의 듀얼 단자(127)와 제 2 접지 단자(126)에 각기 연결되어 수지 봉합부(150) 밖으로 연장되게 제 1 듀얼 패턴(147)이 형성되고, 제 1 듀얼 패턴(147)의 말단을 연결하는 제 2 듀얼 패턴(148)이 형성된다.
제 1 칩(110) 또는 제 2 칩(120)을 선택하기 위한 MSB 패턴(146) 또한 재배선 공정을 용이하게 실시할 수 있도록 수지 봉합부(150) 밖으로 연장되게 형성된다. 즉, MSB 패턴(146)은 제 1 칩의 MSB 단자(115)와 제 2 전원 단자(14)에 각기 본딩 와이어(160)로 연결되어 수지 봉합부(150) 밖으로 연장된 제 1 MSB 패턴(143)과, 제 1 MSB 패턴(143)의 말단을 연결하는 제 2 MSB 패턴(145)과, 두 개의 제 1 MSB 패턴(143) 사이의 제 2 MSB 패턴(145)과 제 2 칩의 제 2 전원 단자(124)를 연결하는 제 3 MSB 패턴(144)으로 구성된다. 특히, 제 3 MSB 패턴(144)은, 일단은 두 개의 제 1 MSB 패턴(143) 사이의 제 2 MSB 패턴(145)과 연결되고, 타단은 제 2 반도체 칩의 제 2 전원 단자(124) 앞쪽으로 노출되어 있으며, 일단과 타단을 연결하는 패턴 부분은 제 1 칩(110)과 제 2 칩(120)이 부착되는 기판 몸체(132)의 상부면(134)에 형성된다. 즉, 두 개의 제 1 MSB 패턴(143) 사이의 제 2 MSB 패턴(145)에서부터 뻗어 제 1 칩(110) 아래로 연장된 이후에 제 2 칩(120) 방향으로 꺾여 제 1 칩의 MSB 단자(115), 제 2 접지 단자(116) 및 듀얼 단자(117)를 선회하여 제 2 칩의 제 2 전원 단자(124)의 앞에 선단부가 형성되며, 선단부에 제 2 칩의 제 2 전원 단자(124)가 본딩 와이어(160)에 의해 전기적 접속을 이룬다. 이때, 제 2 듀얼패턴(148)과 제 2 MSB 패턴(145) 사이의 간섭을 방지할 수 있도록, 제 2 듀얼패턴(148)의 안쪽에 제 2 MSB 패턴(145)이 형성된다.
한편, 전술된 바와 같은 배선 패턴(140)은 도 1에 개시된 기판의 배선 패턴과 동일한 회로 배선을 형성하기 때문에, 기본적으로 두 개의 반도체 칩(110, 120)이 정상적으로 동작하는 멀티 칩 패키지(200)에 적용이 가능하다. 그 외 본 발명에 따른 배선 패턴(140)은, 멀티 칩 패키지가 부분 불량 패키지로 판정될 경우에, 수지 봉합부 밖에 노출된 배선 패턴에 대한 재배선 공정을 통하여 재사용이 가능하다. 예를 들어, 도 4는 도 3의 멀티 칩 패키지(200)의 수리에 의해 제 1 칩(110)만을 사용할 수 있도록 구현된 멀티 칩 패키지(200a)를 개시하고 있고, 도 5는 도 3의 멀티 칩 패키지(200)의 수리에 의해 제 2 칩(120)만을 사용할 수 있도록 구현된 멀티 칩 패키지(200b)를 개시하고 있다.
좀더 상세히 설명하면, 부분 불량 패키지를 구성하는 제 1 칩과 제 2 칩중에서 하나의 반도체 칩(양호한 반도체 칩)만으로 구동될 수 있도록, 전원 패턴, 듀얼패턴 및 MSB 패턴에 대한 재배선이 이루어진다. 즉, 제 1 칩과 제 2 칩이 듀얼로 동작하고 있음을 알리는 듀얼 단자와 MSB 단자를 연결하는 배선 패턴을 끊음으로써, 제 1 칩과 제 2 칩을 각기 구동시킬 수 있다. 그리고, 제 1 칩과 제 2 칩에 전원을 공급하는 전원 패턴을 선택적으로 끊음으로써, 두 개의 반도체 칩중에서 하나의 반도체 칩만을 구동시킬 수 있다. 물론 양호한 반도체 칩에만 전원이 공급될 수 있는 전원 패턴에 대한 재배선 공정이 이루어진다.
먼저, 도 4를 참조하면, 멀티 칩 패키지(200a)가 제 1 칩(110)만으로 구동될 수 있도록 배선 패턴(140)에 대한 재배선이 이루어져 있다. 즉, 제 1 칩의 제 1 전원 단자(112)로는 전원이 공급되면서, 제 2 칩(120)의 제 1 전원 단자(122)로는 전원이 차단될 수 있도록, 제 1 전원 패턴(141a)과 연결되어 제 2 칩(120)쪽으로 뻗어 있는 제 2 전원 패턴(141b) 부분을 끊어 단락시킨다. 물론, 수지 봉합부(150) 밖에 노출된 제 2 전원 패턴(141b)을 단락시키며, 레이져, 칼 등과 같은 절단수단을 이용한다. 도면부호 A는 제 2 전원 패턴(141b)의 단락된 부분을 가리킨다.
다음으로, 제 2 MSB 패턴(145)과 제 2 칩의 제 2 전원 단자(124)를 연결하는 제 3 MSB 패턴(144)을 끊어 단락시킨다. 즉, 제 2 MSB 패턴(145)에 가까우며, 수지 봉합부(150) 밖에 노출된 제 3 MSB 패턴(144)을 끊어 단락시킨다. 제 3 MSB 패턴(144)을 단락시킴으로써, 제 2 칩의 제 2 전원 단자(124)로의 전원공급이 끊어진다. 도면부호 B는 제 3 MSB 패턴(144)의 단락된 부분을 가리킨다.
그리고, 제 1 칩의 듀얼 단자(117)와 제 2 칩의 듀얼 단자(127)와 연결된 제 1 듀얼 패턴(147)을 각기 끊어 단락시킨다. 즉, 제 2 듀얼 패턴(148)에 가까우며, 수지 봉합부(150) 밖에 노출된 제 1 칩의 듀얼 단자(117)와 연결된 제 1 듀얼 패턴(147)과, 제 2 칩의 듀얼 단자(127)와 연결된 제 1 듀얼 패턴(147)을 끊어 단락시킴으로써, 제 1 칩(110)만이 구동하는 패키지(200a)로 구현된다. 도면부호 C는 제 1 듀얼 패턴(147)의 단락된 부분을 가리킨다.
한편, 제 2 전원 패턴(141b)과, 제 3 MSB 패턴(144) 및 제 1 듀얼 패턴(147)에 대한 단락시키는 작업은 순서에 무관하게 진행된다.
다음으로 도 5를 참조하면, 멀티 칩 패키지(200b)가 제 2 칩(120)만으로 구동될 수 있도록 전원 패턴(141), 듀얼패턴(149) 및 MSB 패턴(146)에 대한 재배선이 이루어진다. 즉, 제 2 칩의 제 1 전원 단자(122)로는 전원이 공급되면서, 제 1 칩의 제 1 전원 단자(112)로 공급되는 전원은 차단하기 위해서, 수지 봉합부(150) 밖에 노출된 제 1 전원 패턴(141a) 부분을 끊어 단락시킨다. 도면부호 A1은 제 1 전원 패턴(141a)의 단락된 부분을 가리킨다.
수지 봉합부(160) 밖에 노출된 두 가닥의 제 1 MSB 패턴(143)을 끊어 단락시킨다. 제 1 MSB 패턴(143)을 끊음으로써, 제 1 칩의 제 2 전원 단자(114)를 통한 전원 공급이 끊어진다. 도면부호 B1은 제 1 MSB 패턴(143)의 단락된 부분을 가리킨다.
그리고, 제 1 칩의 듀얼 단자(117)와 제 2 칩의 듀얼 단자(127)와 연결된 제 1 듀얼패턴(147)을 도 4와 동일하게 각기 끊어 단락시킴으로써, 제 1 칩(110)만이 구동하는 패키지(200b)로 구현된다. 도면부호 C1은 제 1 듀얼패턴(147)의 단락된 부분을 가리킨다.
물론, 제 1 전원 패턴(141a)과, 제 1 MSB 패턴(143) 및 제 1 듀얼 패턴(147)에 대한 단락시키는 작업은 순서에 무관하게 진행된다.
한편, 본 발명의 실시예에서는 메모리 카드에 사용되는 멀티 칩 패키지를 예를 들어 설명하였지만, 기판 하부면에 형성되는 외부접속단자로서 솔더 볼을 채택하는 멀티 칩 패키지에도 적용 가능하다. 즉, 전원 패턴, 듀얼패턴 및 MSB 패턴에 대한 재배선을 위한 배선 패턴을 솔더 볼이 연결되는 부위 주변 즉, 기판의 하부면에 형성함으로써, 부분 불량 패키지를 구성하는 제 1 칩과 제 2 칩중에서 하나의 반도체 칩(양호한 반도체 칩)만으로 구동될 수 있도록 재배선 작업을 용이하게 실시할 수 있다.
따라서, 본 발명은 본 발명의 기술적 사상으로부터 일탈하는 일없이, 다른 여러 가지 형태로 실시할 수 있다. 그 때문에, 전술한 실시예는 모든 점에서 단순한 예시에 지나지 않으며, 한정적으로 해석해서는 안 된다. 본 발명의 범위는 특허청구범위에 의해서 나타내는 것으로서, 명세서 본문에 의해서는 아무런 구속도 되지 않는다. 다시, 특허청구범위의 균등 범위에 속하는 변형이나 변경은, 모두 본 발명의 범위 내의 것이다.
따라서, 본 발명의 구조를 따르면 배선 패턴은 기본적으로 두 개의 반도체 칩이 함께 동작할 수 있도록 기판 몸체의 상부면에 형성된다. 그리고, 재배선을 위한 배선 패턴 부분이 수지 봉합부 밖에 형성되기 때문에, 부분 불량 패키지에 대한 재배선 공정을 용이하게 실시할 수 있어 불량품으로 처리되었던 부분 불량 패키지를 재사용할 수 있다.

Claims (5)

  1. 제 1 칩과;
    제 2 칩과;
    상기 제 1 칩 및 제 2 칩이 실장되는 상부면과, 상기 상부면에 대응되는 하부면을 갖는 기판 몸체와, 상기 상부면에 형성되어 상기 제 1 칩 및 제 2 칩과 각기 전기적 연결을 이루는 배선 패턴을 포함하는 기판; 및
    상기 상부면의 상기 제 1 칩과 제 2 칩이 실장된 부분을 성형수지로 봉합하여 형성된 수지 봉합부;를 포함하며,
    상기 제 1 칩과 제 2 칩은,
    일측에 형성된 제 1 전원 단자와 제 1 접지 단자와;
    상기 일측에 반대되는 타측에 형성된 제 2 전원 단자, MSB 단자, 제 2 접지 단자 및 듀얼 단자가 각각 형성되어 있으며,
    상기 배선 패턴은,
    상기 제 1 칩의 제 1 접지 단자와 제 2 칩의 제 1 접지 단자를 각기 연결하는 접지 패턴과;
    상기 제 1 칩의 제 1 전원 단자에 연결되어 상기 수지 봉합부 밖으로 연장된 제 1 전원 패턴과, 상기 제 1 전원 패턴의 말단과 연결되어 상기 제 2 칩의 제 1 전원 단자에 연결되는 제 2 전원 패턴으로 구성되는 전원 패턴과;
    상기 제 1 칩과 제 2 칩이 듀얼로 동작하고 있음을 상기 제 1 칩 및 제 2 칩에 전달하는 듀얼 패턴으로, 상기 제 1 칩의 듀얼 단자와 제 2 접지 단자, 상기 제 2 칩의 듀얼 단자와 제 2 접지 단자에 각기 연결되어 상기 수지 봉합부 밖으로 연장된 제 1 듀얼 패턴과, 상기 제 1 듀얼 패턴의 말단을 연결하는 제 2 듀얼 패턴으로 구성된 듀얼 패턴; 및
    상기 제 1 칩 또는 제 2 칩을 선택하기 위한 MSB 패턴으로, 상기 제 1 칩의 MSB 단자와 제 2 전원 단자에 각기 연결되어 상기 수지 봉합부 밖으로 연장된 제 1 MSB 패턴과, 상기 제 1 MSB 패턴의 말단을 연결하는 제 2 MSB 패턴과, 상기 두 개의 제 1 MSB 패턴 사이의 제 2 MSB 패턴과 상기 제 2 칩의 제 2 전원 단자를 연결하는 제 3 MSB 패턴으로 구성되는 MSB 패턴;을 포함하며,
    상기 제 1 칩과 제 2 칩 중에서 하나의 칩에 불량이 발생된 경우에, 양호한 하나의 칩을 선택하여 사용할 수 있도록 상기 수지 봉합부 밖에 노출된 상기 전원 패턴, 듀얼 패턴 및 MSB 패턴을 선택적으로 단락시켜 양호한 하나의 칩을 선택하여 사용할 수 있는 것을 특징으로 하는 수리할 수 있는 멀티 칩 패키지.
  2. 제 1항에 있어서, 상기 제 2 칩의 제 1 전원 단자와 연결되는 상기 제 2 전원 패턴과, 상기 제 1 칩의 제 1 접지 단자와 연결되는 상기 접지 패턴 사이의 간섭을 방지하기 위해서, 상기 제 1 전원 단자와 제 2 전원 단자를 연결하는 상기 제 2 전원 패턴 부분은 상기 접지 패턴 안쪽으로 형성된 것을 특징으로 하는 수리할 수 있는 멀티 칩 패키지.
  3. 제 2항에 있어서, 상기 제 3 MSB 패턴은,
    일단은 상기 두 개의 제 1 MSB 패턴 사이의 제 2 MSB 패턴과 연결되고,
    타단은 상기 제 2 반도체 칩의 제 2 전원 단자에 앞쪽으로 노출되어 있으며,
    상기 일단과 타단을 연결하는 패턴 부분은 상기 제 1 및 제 2 칩이 부착되는 상기 상부면상에 형성되는 것을 특징으로 하는 수리할 수 있는 멀티 칩 패키지.
  4. 제 3항에 있어서, 상기 제 1 칩만을 사용할 경우에,
    상기 제 2 칩으로 공급되는 전원을 차단하고, 상기 MSB 단자와 듀얼 단자의 연결관계를 끊기 위해서, 상기 수지 봉합부 밖에 노출된 상기 배선 패턴 중 일부를 단락하되,
    상기 제 1 전원 패턴 안쪽의 제 2 전원 패턴과,
    상기 제 3 MSB 패턴 및
    상기 제 1 칩과 제 2 칩의 듀얼 단자와 연결된 듀얼 패턴을 단락한 것을 특징으로 하는 수리할 수 있는 멀티 칩 패키지
  5. 제 3항에 있어서, 상기 제 2 칩만을 사용할 경우에,
    상기 제 1 칩으로 공급되는 전원을 차단하고, 상기 MSB 단자와 듀얼 단자의 연결관계를 끊기 위해서, 상기 수지 봉합부 밖에 노출된 상기 배선 패턴 중 일부를 단락하되,
    상기 제 1 전원 패턴과,
    상기 제 1 MSB 패턴 및
    상기 제 1 칩과 제 2 칩의 듀얼 단자와 연결된 듀얼 패턴을 단락한 것을 특징으로 하는 수리할 수 있는 멀티 칩 패키지.
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