JP4204764B2 - マルチチップパッケージ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子パッケージに関する。より詳しくは、本発明は、複数のチップが２次元に実装された、マルチチップパッケージに関する。
【０００２】
【従来の技術】
最近、デジタル技術が急速に発展するにつれて、要求されるメモリ密度、即ちメモリ貯蔵容量が増加している。しかしながら、現在のメモリ密度の増加率はこのような要求を十分に満足させることができない。メモリ密度を向上させるため、複数のベア半導体チップを含むマルチチップパッケージがＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等に幅広く使用されている。
【０００３】
一般に、スマートメディア等のメモリカード用マルチチップパッケージは、１つのパッケージ内に２つ以上のメモリチップを実装することにより組み立てられる。しかしながら、この種のマルチチップパッケージは、組立工程後にテスト歩留まりが低下するという不都合がある。つまり、ただ１つのメモリチップを有する半導体パッケージに比べて、マルチチップパッケージは、テスト歩留まりが相対的に低い。
【０００４】
その理由の１つは、マルチチップパッケージでは、複数のチップのうち、ただ１つの不良チップがあるとしても、このマルチチップパッケージは不良とみなされるためである。このため、マルチチップパッケージは他のパッケージに比べて不良率が高い。組立されたマルチチップパッケージが不良と判断された場合、ただ不良チップだけを除去することが好ましい。しかし、マルチチップパッケージは、組立工程後、エポキシモルディングコンパウンド（ＥＭＣ）等の成形樹脂で封止されるので、不良メモリ素子を除去するためには、マルチチップパッケージを破壊しなければならない。
【０００５】
少なくとも２つのチップを有するマルチチップパッケージにおいて、メモリ容量を増やすのには２つの方法がある。第一は、メモリモジュールで使用するように、データのバス幅を広げることである。第二は、データのバス幅はそのまま維持し、アドレスを拡張することである。下記の例に示すように、図１のマルチチップパッケージは後者の方法を使用する。
【０００６】
図１は、従来のマルチチップパッケージ１００を示し、このマルチチップパッケージ１００では２つの半導体チップ１０、２０が基板３０の上面３４に実装されている。図１に示すように、一般にマルチチップパッケージ１００は、スマートメディア等のメモリカードに使用される。チップ１０、２０は、基板３０の上面３４と同一平面となるように配置され、各々第１チップ１０、第２チップ２０と呼ぶ。第１、第２チップ１０、２０は、基板３０上に実装され、液状の成形樹脂で封止している封止部５０を有する。第１、第２チップ１０、２０はボンディングワイヤ６０により基板３０に電気的に連結される。
【０００７】
第１、第２チップ１０、２０は、同一の容量を有するメモリチップである。各チップ１０、２０の活性面の両端には、複数の電極端子が形成されている。第１チップ１０の電極端子は、第１電源端子１２、第１接地端子１３、第２電源端子１４、ＭＳＢ（Most Significant Bit、最上位のビット）端子１５、第２接地端子１６及びデュアル端子１７を含む。第１電源端子１２及び第１接地端子１３は、第１チップ１０の活性面の一端に配置され、第１チップ１０の活性面の他端には、第２電源端子１４、ＭＳＢ端子１５、第２接地端子１６及びデュアル端子１７が配置されている。
【０００８】
同様に、第２チップ２０の電極端子は、第１電源端子２２、第１接地端子２３、第２電源端子２４、ＭＳＢ端子２５、第２接地端子２６及びデュアル端子２７を含む。第１電源端子２２及び第２接地端子２３は、第２チップ２０の活性面の一端に配置され、第２チップ２０の活性面の他端には、第２電源端子２４、ＭＳＢ端子２５、第２接地端子２６及びデュアル端子２７が配置されている。
【０００９】
第１チップ１０及び第２チップ２０は、第１チップ１０及び第２チップ２０がデュアル動作をするように設計される。しかし、第１チップ１０及び第２チップ２０のうちただ１つのチップだけでも作動することができる。
基板３０は、上面３４、下面（図示せず）及び複数の配線パターン４０を有する基板胴体３２を有する。上面３４には、第１チップ１０及び第２チップ２０が実装される。配線パターン４０は、上面３４に実装され、第１チップ１０及び第２チップ２０に電気的に連結される。基板３０の下面には、上面３４の配線パターン４０に電気的に連結される複数の外部接続端子（図示せず）が配設される。
【００１０】
配線パターン４０は、第１チップ１０及び第２チップ２０が同時に作動するようにパターン形成される。接地パターン４２は、第１チップ１０の第１接地端子１３及び第２チップ２０の第１接地端子２３に各々電気的に連結される。電源パターン４１は、第１チップ１０の第１電源端子１２と第２チップ２０の第１電源端子２２とを互いに電気的に連結する。接地パターン４２と電源パターン４１間の干渉を防止するため、電源パターン４１の一部が上面３４においてチップ１０、２０の周縁部内に形成される。こうして形成された電源パターン４１の部分は、第１チップ１０の第１電源端子１２から第２チップ２０の第１電源端子２２まで連結された部分である。
【００１１】
デュアルパターン４９は、第１、第２チップ１０、２０のデュアル動作用信号を送信する役割をする。デュアルパターン４９は、第１チップ１０のデュアルパターン１７と第２接地端子１６とを互いに連結する第１デュアルパターン４７と、第２チップ２０のデュアルパターン２７と第２接地端子２６とを互いに連結する第２デュアルパターン４８とを含む。ここで、第２デュアルパターン４８の一端が第１デュアルパターン４７に連結される。
【００１２】
ＭＳＢパターン４５は、第１チップ１０又は第２チップ２０を選択するためのＭＳＢ端子１５に連結される。ＭＳＢパターン４５は、第１チップ１０の第２電源端子１４に連結される第１ＭＳＢパターン４３と、第１チップ１０のＭＳＢ端子１５ならびに第２チップ２０の第２電源端子２４に連結される第２ＭＳＢパターン４４とを含む。ここで、第２ＭＳＢパターン４４の一端は、封止部５０の周縁部内において第１ＭＳＢパターン４３に連結され、第２ＭＳＢパターン４４の他端は、第２チップ２０の第２電源端子２４前方の外側に露出される。この両端間の第２ＭＳＢパターン４４の部分は、上面３４において第１チップ１０、２０の周縁部内に形成される。
【００１３】
基板胴体３０の上面３４に第１、第２チップ１０、２０を実装し、ボンディングワイヤ６０により各チップ１０、２０を基板３０に電気的に連結すると、第１チップ１０及び第２チップ２０が封止部５０により封止される。その結果、大部分の配線パターン４０が封止部５０内に含まれる。
【００１４】
組立工程後の各種テスト工程の際、不良と判断される半導体マルチチップパッケージは廃棄される。パッケージの不良は、２つのチップが全部不良であるパッケージ（完全不良パッケージという）と、いずれか１つのチップが不良であるパッケージ（部分不良パッケージという）とに分けられる。しかし、パッケージが不良と判明すると、完全不良パッケージであるか部分不良パッケージであるかに関係なく廃棄される。
【００１５】
部分不良パッケージでは、大部分の配線パターンが封止部により封止されるので、配線パターンをリペアして良品チップだけを選別することが難しい。その結果、機能性チップを有するパッケージを捨てることになり、製造工程の歩留まりが低下する。
【００１６】
【発明が解決しようとする課題】
従って、本発明の目的は、機能性チップ及び非機能性チップを有する部分不良マルチチップパッケージを、良品チップを有する良品パッケージとしてマルチチップパッケージを提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、本発明によるマルチチップパッケージは、基板と、基板上に形成され複数の第１端子を有する第１チップと、基板上に形成され複数の第２端子を有する第２チップと、第１チップ及び第２チップを成形樹脂で封止している封止部と、基板に形成され且つ封止部の外側に延設されている部分を有し、第１端子及び第２端子を介して第１チップ及び第２チップに各々電気的に連結される複数の配線パターンとを備え、複数の配線パターンは、第１チップまたは第２チップのいずれか一方が非機能性チップであり他方が機能性チップである場合、封止部の外部に延設されている配線パターンの部分を選択的に切断させ、機能性チップを作動させることができるように配置されていることを特徴とする。
【００１８】
複数の第１端子及び第２端子は、各々第１電源端子と、第１接地端子と、第２電源端子と、ＭＳＢ（Most Significant Bit）端子と、第２接地端子と、デュアル端子とを含む。
また、第１チップの第１電源端子及び第１接地端子は、第１チップの第１活性面の第１端部に形成され、第１チップの第２電源端子、ＭＳＢ端子、第２接地端子及びデュアル端子は、第１活性面の第２端部に形成され、第２チップの第１電源端子及び第１接地端子は、第２チップの第２活性面の第１端部に形成され、第２チップの第２電源端子、ＭＳＢ端子、第２接地端子及びデュアル端子は、第２チップの第２活性面の第２端部に形成されることを特徴とする。
【００１９】
また、配線パターンは、第１及び第２チップを接地電圧に連結するための複数の接地パターンと、第１及び第２チップを電源電圧に連結するための複数の電源パターンと、第１及び第２チップのデュアル動作用信号を第１及び第２チップに伝達するための複数のデュアルパターンと、第１及び第２チップ中の１つを選択するための複数のＭＳＢパターンとを含む。
【００２０】
また、複数の接地パターンは、第１チップの第１接地端子に連結される第１接地パターンと、第２チップの第２接地端子に連結される第２接地パターンとを含む。
また、複数の電源パターンは、第１チップの第１電源端子に連結され封止部の外側に延設されている第１電源パターンと、第２チップの第１電源端子に連結され封止部の外側の第１電源パターンに連結される第２電源パターンとを含む。
【００２１】
また、第２電源パターンは、第２電源パターンと第１接地パターン間の干渉を防止するため、複数の接地パターンの内側に形成される。
また、複数のデュアルパターンは、第１チップのデュアル端子及び第２接地端子に連結され、封止部の外側に延設されている第１デュアルパターンと、第２チップのデュアル端子及び第２接地端子に連結され封止部の外側に延設されている第２デュアルパターンと、第１及び第２デュアルパターンを互いに連結する第３デュアルパターンとを含む。
【００２２】
また、複数のデュアルパターンは、第１チップの第２接地端子に連結される第４デュアルパターンと、第２チップの第２接地端子に連結される第５デュアルパターンとをさらに含み、第３デュアルパターンは、第１、第２、第４及び第５デュアルパターンを互いに連結する。
【００２３】
また、複数のＭＳＢパターンは、第１チップのＭＳＢ端子及び第２接地端子に連結され封止部の外側に延設する複数の第１ＭＳＢパターンと、封止部の外側に形成され第１ＭＳＢパターンに連結される第２ＭＳＢパターンと、第２チップの第２電源端子に連結されるとともに２つの第１ＭＳＢパターン間の第２ＭＳＢパターンに連結される第３ＭＳＢパターンとを含む。
【００２４】
また、第３ＭＳＢパターンの一部は、第１及び第２チップの周縁部内に形成される。
また、配線パターンは、第１チップが機能性チップであり第２チップが非機能性チップである場合、封止部の外側に位置する第２電源パターン、第３ＭＳＢパターン、第１デュアルパターン及び第２デュアルパターンを切断させて、第２チップを絶縁させる。
【００２５】
また、配線パターンは、第１チップが非機能性チップであり第２チップが機能性チップである場合、封止部の外側に位置する第１電源パターン、第１ＭＳＢパターン、第１デュアルパターン及び第２デュアルパターンを切断させて、第１チップを絶縁させる。
【００２６】
【発明の実施の形態】
以下、本発明の実施例を添付の図面を参照して説明する。
図２は、本発明の一実施例によるマルチチップパッケージ用基板１３０を示す。図３は、図２の基板１３０上に実装された２つの半導体チップ１１０、１２０を含むマルチチップパッケージ２００の平面図である。図２及び図３を参照すると、マルチチップパッケージ２００は、スマートカード等のメモリカードに使用される。本実施例では、基板１３０の上面１３４に第１チップ１１０及び第２チップ１２０が実装され、液状の成形樹脂で封止されて、封止部１５０を形成する。第１チップ１１０及び第２チップ１２０は、ボンディングワイヤ１６０により基板１３０に電気的に連結される。基板１３０の下面には、複数の外部接続端子（図示せず）が配設される。
【００２７】
マルチチップパッケージ２００は、１つの不良チップを有する部分不良パッケージを、１つの良品チップだけの容量を有するマルチチップパッケージとして作動することが可能となるように、配線パターン１４０が形成される。すなわち、マルチチップパッケージ２００の配線パターン１４０は、不良チップを阻止し、他の良品チップだけを使用することにより、１つの不良チップを有するマルチチップパッケージ２００が正常的に作動するようにする。本実施例では、配線パターン１４０が封止部１５０の周縁の外側に形成されるので、配線パターン１４０をリペアすることで、残りの良品チップを正常的に作動するようにすることができる。詳細は後述する。
【００２８】
第１チップ１１０及び第２チップ１２０は、同じ容量を有するメモリチップである。各チップ１１０、１２０の活性面の両端には、複数の電極端子が形成される。本実施例では、第１チップ１１０の電極端子は、第１電源端子１１２、第１接地端子１１３、第２電源端子１１４、ＭＳＢ端子１１５、第２接地端子１１６及びデュアル端子１１７を含む。第１電源端子１１２及び第１接地端子１１３は、第１チップ１１０の活性面の一端に配置され、第２電源端子１１４、ＭＳＢ端子１１５及びデュアル端子１１７は、他端に配置される。
【００２９】
同様に、第２チップ１２０の電極端子は、第１電源端子１２２、第１接地端子１２３、第２電源端子１２４、ＭＳＢ端子１２５、第２接地端子１２６及びデュアル端子１２７を含む。第１電源端子１２２及び第１接地端子１２３は、第２チップ１２０の活性面の一端に配置され、第２電源端子１２４、ＭＳＢ端子１２５及びデュアル端子１２７は、他端に配置される。第１、第２チップ１１０、１２０の電極端子は、データ端子及びアドレス端子をさらに含む。
【００３０】
第１チップ１１０及び第２チップ１２０は、２つのチップ１１０、２１０がデュアル動作をするように設計される。しかし、本実施例では、２つのチップ１１０、１２０中のただ１つのチップでも独立的に作動することができる。
基板１３０は、上面１３４及び下面（図示せず）を有する基板胴体１３２と、配線パターンとを含む。第１チップ１１０及び第２チップ１２０は、上面１３４に実装される。配線パターン１４０は、上面１３４に形成され、且つ第１チップ１１０及び第２チップ１２０に電気的に連結される。複数の外部接続端子（図示せず）は、下面に形成され、且つビアホール（図示せず）を介して上面１３４の配線パターン１４０に電気的に連結される。
【００３１】
配線パターン１４０は、第１チップ１１０及び第２チップ１２０が同時にデュアル動作をするようにパターン形成され、これにより、マルチチップパッケージが１つの不良チップを有する部分不良パッケージと判定されても、マルチチップパッケージを作動させることができる。上面１３４には、すべてのデータ端子とすべてのアドレス端子を共有することができるように、データパターン（図示せず）とアドレスパターン（図示せず）が形成される。
【００３２】
接地パターン１４２は、第１チップ１１０の第１接地端子１１３及び第２チップ１２０の第１接地パターン１２３に電気的に連結される。電源パターン１４１は、第１チップ１１０の第１電源端子１１２と第２チップ１２０の第１電源端子１２２とを互いに電気的に連結する。電源パターン１４１は、大部分が封止部１５０から露出し、これによりこれらのパターンにリペア工程を容易に行うことができる。電源パターン１４１は、第１電源パターン１４１ａ及び第２電源パターン１４１ｂを含む。本実施例では、第１電源パターン１４１ａの一端が第１チップ１１０の第１電源端子１１２に連結され、第２電源パターン１４１ｂの一端が第２チップ１２０の第１電源端子１２２に連結される。第１電源パターン１４１ａの他端及び第２電源パターン１４１ｂの他端は、互いに連結され、且つ封止部１５０から延設されている。
【００３３】
第２電源パターン１４１ｂと接地パターン１４２間の干渉を防止するために、第１チップ１１０の第１電源端子１１２と第２チップ１１２０の第１電源端子１２２とを連結する第２電源パターン１４１ｂの部分は、接地パターン１４２の内側に形成される。図２及び図３に示すように、第２電源パターン１４１ｂは、接地パターン１４２に接近して延長し、第１チップ１０に向かって折り曲げられ、第１チップ１１０の第１接地端子１１３に回り込んで第２チップ１２０の第１電源端子２２の前に終端部が形成される。第２電源パターン１４１ｂの終端部は、ボンディングワイヤ１６０により第２チップ１２０の第１電源端子１２２に電気的に連結される。
【００３４】
デュアルパターン１４９は、第１、第２チップ１１０、１２０のデュアル動作用信号を第１、第２チップ１１０、１２０に伝達し、且つ封止部１５０から延設されている。その結果、リペア工程をより容易に達成することができる。デュアルパターン１４９は、第１デュアルパターン１４７ａ、第２デュアルパターン１４７ｂ、第３デュアルパターン１４８、第４デュアルパターン１４７ｃ及び第５デュアルパターン１４７ｄを含む。第１及び第４デュアルパターン１４７ａ及び１４７ｃは、第１チップ１１０のデュアル端子１１７及び第２接地端子１１６に連結され、第２及び第３デュアルパターン１４７ｂ、１４７ｄは、第２チップ１２０のデュアル端子１２７及び第２接地端子１２６に連結される。第１、第２、第４及び第５デュアルパターン１４７ａ−１４７ｄは、封止部１５０外部に延設され、第３デュアルパターン１４８により互いに連結される。
【００３５】
第１、第２チップ１１０、１２０のうちの１つを選択するためのＭＳＢパターン１４６は、封止部１５０から延設され、よって再配線工程を一層容易に行うことができる。ＭＳＢパターン１４６は、第１ＭＳＢパターン１４３、第２ＭＳＢパターン１４５及び第３ＭＳＢパターン１４４を含む。第１ＭＳＢパターン１４３各々の一端は、ボンディングワイヤ１６０により第１チップ１１０のＭＳＢ端子１１５及び第２電源端子１１４に連結される。
【００３６】
第１ＭＳＢパターン１４３各々の他端は、封止部１５０外部に延設されている。第２ＭＳＢパターン１４５は、第１ＭＳＢパターン１４３の端部に連結される。第３ＭＳＢパターン１４４の一端は、２つの第１ＭＳＢパターン１４３間の第２ＭＳＢパターン１４５に連結され、第３ＭＳＢパターン１４４の他端は、第２チップ１２０の第２電源端子１２４に連結される。第３ＭＳＢパターン１４４の一部は、第１、第２チップ１１０、１２０の周縁部内に形成される。すなわち、第３ＭＳＢパターン１４４は、２つの第１ＭＳＢパターン１４３の間から延長して、第２チップ１２０に向かって折り曲げられ、第１チップ１１０のＭＳＢ端子１１５、第２接地端子１１６及びデュアル端子１１７に回り込んで第２チップ１２０の第２電源端子１２４の前に終端部が露出する。その後、第３ＭＳＢパターン１４４の露出した端部は、ボンディングワイヤ１６０により第２電源端子１２４ａに電気的に連結される。第２デュアルパターン１４８と第２ＭＳＢパターン１４５間の干渉を防止するため、第２ＭＳＢパターン１４５は、第２デュアルパターン１４８の内側に形成される。
【００３７】
配線パターン１４０は、２つのチップ、すなわち第１、第２チップ１１０、１２０がデュアル動作をするようなマルチチップパッケージ２００に適するように設計される。また、配線パターン１４０は、マルチチップパッケージ２００が不良チップを有する部分不良パッケージと判定されても、封止部１５０から延設されている配線パターン１４０の部分をリペアすることにより使用することができる。例えば、図４は、図３のマルチチップパッケージ２００をリペアすることにより第１チップ１１０だけが作動するマルチチップパッケージ２００ａを示し、図５は、図３のマルチチップパッケージ２００をリペアすることにより形成された、第２チップ１２０だけが作動するマルチチップパッケージ２００ｂを示す。
【００３８】
本実施例では、２つのチップのうち１つだけ（例えば良品チップ）が作動するように、電源パターン、デュアルパターン及びＭＳＢパターンに対して再配線が行われる。各チップは、デュアル端子をＭＳＢ端子に連結する配線パターンの接続部分を切断させることにより独立的に駆動させることができる。また、第１チップ又は第２チップに電源を供給する２つの電源パターンのうちいずれか１つを選択的に切断させることにより、第１及び第２チップのうちの１つのチップだけを作動させることができる。こうして、機能性チップだけに電源を供給する再配線工程が行われる。
【００３９】
図４に示すように、配線パターン１４０は、マルチチップパッケージ２００ａが第１チップ１１０だけを作動させることで駆動されるように再配線が行われる。第２電源パターン１４１ｂの一部は、第１チップ１１０の第１電源端子１１２に電源が供給され、第２チップ１２０の第１電源端子１２２に電源が遮断されるように、レーザー又はブレイド等の切断手段により切断される。図４で、参照符号Ａｌは、第２電源パターン１４１ｂの切断部を示し、切断部Ａｌは、封止部１５０から露出する。
【００４０】
第２ＭＳＢパターン１４５と第２チップ１５０の第２電源端子１２４とを連結する第３ＭＳＢパターン１４４も切断される。参照符号Ｂ１は、第３ＭＳＢパターン１４４の切断部を示す。第３ＭＳＢパターン１４４の切断部Ｂ１は、第２ＭＳＢパターン１４５に近接し、且つ封止部１５０から露出する。第３ＭＳＢパターン１４４を切断させることにより、第２チップ１２０の第２電源端子１２４への電源供給が遮断される。
【００４１】
第１チップ１１０のデュアルパターン１１７に連結される第１デュアルパターン１４７ａならびに第２チップ１２０のデュアル端子１２７に連結される第２デュアルパターン１４７ｂも切断される。参照符号Ｃ１は、第１及び第２デュアルパターン１４７ａ、１４７ｂの切断部を示す。第１及び第２デュアルパターン１４７ａ、１４７ｂの切断部Ｃ１は、第３デュアルパターン１４８に近接し、且つ封止部１５０から露出する。第１及び第２デュアルパターン１４７ａ、１４７ｂを切断させることにより、マルチチップパッケージ２００ａでは、第１チップ１１０だけが作動する。
【００４２】
第２電源パターン１４１ｂを切断させる段階、第３ＭＳＢパターン１４４を切断させる段階、ならびに第１及び第２デュアルパターン１４７ａ、１４７ｂを切断させる段階は、その進行順序に制約がない。
図５に示すように、配線パターン１４０は、マルチチップパッケージ２００ａが第２チップ１２０だけで作動するように再配線が行われる。第１電源パターン１４１ａの一部は、第２チップ１２０の第１電源端子１２２に電源が供給され第１チップ１１０の第１電源端子１１２への電源供給が遮断されるように、切断される。図５で、参照符号Ａ２は、第１電源パターン１４１ａの切断部を示し、切断部Ａ２は、封止部１５０から露出する。
【００４３】
第１チップ１１０の第２電源端子１１４及びＭＳＢ端子１１５に各々連結された２つの第１ＭＳＢパターン１４３は、切断される。参照符号Ｂ２は、第１電源パターン１４３の切断部を示し、切断部Ｂ２は、封止部１５０から露出する。第１ＭＳＢパターン１４３を切断させることにより、第１チップ１１０の第２電源端子１１４を介した電源の供給が遮断される。
【００４４】
図４の実施例と同様に、第１チップ１１０のデュアル端子１１７に連結された第１デュアルパターン１４７ａならびに第２チップ１２０のデュアル端子１２７に連結された第２デュアルパターン１４７ｂも切断される。参照符号Ｃ２は、第１及び第２デュアルパターン１４７ａ、１４７ｂの切断部を示す。第１及び第２デュアルパターン１４７ａ及び１４７ｂを切断させることにより、マルチチップパッケージ２００ｂでは、第２チップ１２０だけで作動する。
【００４５】
第２電源パターン１４１ａを切断させる段階、第１ＭＳＢパターン１４３を切断させる段階、ならびに第１及び第２デュアルパターン１４７ａ、１４７ｂを切断させる段階は、その進行順序に制約がない。
本発明の実施例によると、配線パターンは、２つのチップがデュアル動作をするように、基板の上面に形成される。再配線されるべき配線パターンの部分は、封止部から延設されているので、再配線工程により部分不良パッケージを容易にリペアすることができ、従って再使用することができる。
【００４６】
本発明の実施例では、メモリカード用マルチチップパッケージを使用したが、外部接続端子としてソルダボール等の他の接続方法を使用するマルチチップパッケージにも適用することができる。このようなソルダボールを有するマルチチップパッケージでは、電源パターン、デュアルパターン及びＭＳＢパターンを再配線するための配線パターンが下面に形成される。こうして、部分不良パッケージの第１及び第２チップから１つのチップ（良品チップ）を選択するための再配線工程を行うことができる。
【００４７】
また、本発明の実施例では、基板上に２つのチップが配設されているが、多数のチップを使用してもよい。
本発明は、本発明の技術的思想から逸脱することなく、他の種々の形態で実施することができる。前述の実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例のみに限定して狭義に解釈されるべきものではなく、本発明の精神と上記の特許請求の範囲内で、いろいろに変更して実施することができるものである。
【００４８】
【発明の効果】
以上説明したように、本発明によると、配線パターンは、２つのチップがデュアル動作をするように、基板の上面に形成される。再配線されるべき配線パターンの部分は、封止部から延設されているので、再配線工程により部分不良パッケージを容易にリペアすることができ、従って再使用することができる。
【図面の簡単な説明】
【図１】２つの半導体チップを含む従来のマルチチップパッケージを示す平面図である。
【図２】本発明の一実施例によるマルチチップパッケージ用基板を示す平面図である。
【図３】本発明の一実施例によるマルチチップパッケージを示す平面図である。
【図４】本発明の一実施例によるマルチチップパッケージをリペアすることにより形成された、第１チップだけが作動するマルチチップパッケージを示す平面図である。
【図５】本発明の一実施例によるマルチチップパッケージをリペアすることにより形成された、第２チップだけが作動するマルチチップパッケージを示す平面図である。
【符号の説明】
１１０ 第１チップ
１２０ 第２チップ
１３０ 基板
１３２ 基板胴体
１３４ 基板上面
１４０ 配線パターン
１４１ 電源パターン
１４２ 接地パターン
１４６ ＭＳＢパターン
１４９ デュアルパターン
１５０ 封止部
１６０ ボンディングワイヤ
２００ マルチチップパッケージ
【発明の属する技術分野】
本発明は、半導体素子パッケージに関する。より詳しくは、本発明は、複数のチップが２次元に実装された、マルチチップパッケージに関する。
【０００２】
【従来の技術】
最近、デジタル技術が急速に発展するにつれて、要求されるメモリ密度、即ちメモリ貯蔵容量が増加している。しかしながら、現在のメモリ密度の増加率はこのような要求を十分に満足させることができない。メモリ密度を向上させるため、複数のベア半導体チップを含むマルチチップパッケージがＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等に幅広く使用されている。
【０００３】
一般に、スマートメディア等のメモリカード用マルチチップパッケージは、１つのパッケージ内に２つ以上のメモリチップを実装することにより組み立てられる。しかしながら、この種のマルチチップパッケージは、組立工程後にテスト歩留まりが低下するという不都合がある。つまり、ただ１つのメモリチップを有する半導体パッケージに比べて、マルチチップパッケージは、テスト歩留まりが相対的に低い。
【０００４】
その理由の１つは、マルチチップパッケージでは、複数のチップのうち、ただ１つの不良チップがあるとしても、このマルチチップパッケージは不良とみなされるためである。このため、マルチチップパッケージは他のパッケージに比べて不良率が高い。組立されたマルチチップパッケージが不良と判断された場合、ただ不良チップだけを除去することが好ましい。しかし、マルチチップパッケージは、組立工程後、エポキシモルディングコンパウンド（ＥＭＣ）等の成形樹脂で封止されるので、不良メモリ素子を除去するためには、マルチチップパッケージを破壊しなければならない。
【０００５】
少なくとも２つのチップを有するマルチチップパッケージにおいて、メモリ容量を増やすのには２つの方法がある。第一は、メモリモジュールで使用するように、データのバス幅を広げることである。第二は、データのバス幅はそのまま維持し、アドレスを拡張することである。下記の例に示すように、図１のマルチチップパッケージは後者の方法を使用する。
【０００６】
図１は、従来のマルチチップパッケージ１００を示し、このマルチチップパッケージ１００では２つの半導体チップ１０、２０が基板３０の上面３４に実装されている。図１に示すように、一般にマルチチップパッケージ１００は、スマートメディア等のメモリカードに使用される。チップ１０、２０は、基板３０の上面３４と同一平面となるように配置され、各々第１チップ１０、第２チップ２０と呼ぶ。第１、第２チップ１０、２０は、基板３０上に実装され、液状の成形樹脂で封止している封止部５０を有する。第１、第２チップ１０、２０はボンディングワイヤ６０により基板３０に電気的に連結される。
【０００７】
第１、第２チップ１０、２０は、同一の容量を有するメモリチップである。各チップ１０、２０の活性面の両端には、複数の電極端子が形成されている。第１チップ１０の電極端子は、第１電源端子１２、第１接地端子１３、第２電源端子１４、ＭＳＢ（Most Significant Bit、最上位のビット）端子１５、第２接地端子１６及びデュアル端子１７を含む。第１電源端子１２及び第１接地端子１３は、第１チップ１０の活性面の一端に配置され、第１チップ１０の活性面の他端には、第２電源端子１４、ＭＳＢ端子１５、第２接地端子１６及びデュアル端子１７が配置されている。
【０００８】
同様に、第２チップ２０の電極端子は、第１電源端子２２、第１接地端子２３、第２電源端子２４、ＭＳＢ端子２５、第２接地端子２６及びデュアル端子２７を含む。第１電源端子２２及び第２接地端子２３は、第２チップ２０の活性面の一端に配置され、第２チップ２０の活性面の他端には、第２電源端子２４、ＭＳＢ端子２５、第２接地端子２６及びデュアル端子２７が配置されている。
【０００９】
第１チップ１０及び第２チップ２０は、第１チップ１０及び第２チップ２０がデュアル動作をするように設計される。しかし、第１チップ１０及び第２チップ２０のうちただ１つのチップだけでも作動することができる。
基板３０は、上面３４、下面（図示せず）及び複数の配線パターン４０を有する基板胴体３２を有する。上面３４には、第１チップ１０及び第２チップ２０が実装される。配線パターン４０は、上面３４に実装され、第１チップ１０及び第２チップ２０に電気的に連結される。基板３０の下面には、上面３４の配線パターン４０に電気的に連結される複数の外部接続端子（図示せず）が配設される。
【００１０】
配線パターン４０は、第１チップ１０及び第２チップ２０が同時に作動するようにパターン形成される。接地パターン４２は、第１チップ１０の第１接地端子１３及び第２チップ２０の第１接地端子２３に各々電気的に連結される。電源パターン４１は、第１チップ１０の第１電源端子１２と第２チップ２０の第１電源端子２２とを互いに電気的に連結する。接地パターン４２と電源パターン４１間の干渉を防止するため、電源パターン４１の一部が上面３４においてチップ１０、２０の周縁部内に形成される。こうして形成された電源パターン４１の部分は、第１チップ１０の第１電源端子１２から第２チップ２０の第１電源端子２２まで連結された部分である。
【００１１】
デュアルパターン４９は、第１、第２チップ１０、２０のデュアル動作用信号を送信する役割をする。デュアルパターン４９は、第１チップ１０のデュアルパターン１７と第２接地端子１６とを互いに連結する第１デュアルパターン４７と、第２チップ２０のデュアルパターン２７と第２接地端子２６とを互いに連結する第２デュアルパターン４８とを含む。ここで、第２デュアルパターン４８の一端が第１デュアルパターン４７に連結される。
【００１２】
ＭＳＢパターン４５は、第１チップ１０又は第２チップ２０を選択するためのＭＳＢ端子１５に連結される。ＭＳＢパターン４５は、第１チップ１０の第２電源端子１４に連結される第１ＭＳＢパターン４３と、第１チップ１０のＭＳＢ端子１５ならびに第２チップ２０の第２電源端子２４に連結される第２ＭＳＢパターン４４とを含む。ここで、第２ＭＳＢパターン４４の一端は、封止部５０の周縁部内において第１ＭＳＢパターン４３に連結され、第２ＭＳＢパターン４４の他端は、第２チップ２０の第２電源端子２４前方の外側に露出される。この両端間の第２ＭＳＢパターン４４の部分は、上面３４において第１チップ１０、２０の周縁部内に形成される。
【００１３】
基板胴体３０の上面３４に第１、第２チップ１０、２０を実装し、ボンディングワイヤ６０により各チップ１０、２０を基板３０に電気的に連結すると、第１チップ１０及び第２チップ２０が封止部５０により封止される。その結果、大部分の配線パターン４０が封止部５０内に含まれる。
【００１４】
組立工程後の各種テスト工程の際、不良と判断される半導体マルチチップパッケージは廃棄される。パッケージの不良は、２つのチップが全部不良であるパッケージ（完全不良パッケージという）と、いずれか１つのチップが不良であるパッケージ（部分不良パッケージという）とに分けられる。しかし、パッケージが不良と判明すると、完全不良パッケージであるか部分不良パッケージであるかに関係なく廃棄される。
【００１５】
部分不良パッケージでは、大部分の配線パターンが封止部により封止されるので、配線パターンをリペアして良品チップだけを選別することが難しい。その結果、機能性チップを有するパッケージを捨てることになり、製造工程の歩留まりが低下する。
【００１６】
【発明が解決しようとする課題】
従って、本発明の目的は、機能性チップ及び非機能性チップを有する部分不良マルチチップパッケージを、良品チップを有する良品パッケージとしてマルチチップパッケージを提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、本発明によるマルチチップパッケージは、基板と、基板上に形成され複数の第１端子を有する第１チップと、基板上に形成され複数の第２端子を有する第２チップと、第１チップ及び第２チップを成形樹脂で封止している封止部と、基板に形成され且つ封止部の外側に延設されている部分を有し、第１端子及び第２端子を介して第１チップ及び第２チップに各々電気的に連結される複数の配線パターンとを備え、複数の配線パターンは、第１チップまたは第２チップのいずれか一方が非機能性チップであり他方が機能性チップである場合、封止部の外部に延設されている配線パターンの部分を選択的に切断させ、機能性チップを作動させることができるように配置されていることを特徴とする。
【００１８】
複数の第１端子及び第２端子は、各々第１電源端子と、第１接地端子と、第２電源端子と、ＭＳＢ（Most Significant Bit）端子と、第２接地端子と、デュアル端子とを含む。
また、第１チップの第１電源端子及び第１接地端子は、第１チップの第１活性面の第１端部に形成され、第１チップの第２電源端子、ＭＳＢ端子、第２接地端子及びデュアル端子は、第１活性面の第２端部に形成され、第２チップの第１電源端子及び第１接地端子は、第２チップの第２活性面の第１端部に形成され、第２チップの第２電源端子、ＭＳＢ端子、第２接地端子及びデュアル端子は、第２チップの第２活性面の第２端部に形成されることを特徴とする。
【００１９】
また、配線パターンは、第１及び第２チップを接地電圧に連結するための複数の接地パターンと、第１及び第２チップを電源電圧に連結するための複数の電源パターンと、第１及び第２チップのデュアル動作用信号を第１及び第２チップに伝達するための複数のデュアルパターンと、第１及び第２チップ中の１つを選択するための複数のＭＳＢパターンとを含む。
【００２０】
また、複数の接地パターンは、第１チップの第１接地端子に連結される第１接地パターンと、第２チップの第２接地端子に連結される第２接地パターンとを含む。
また、複数の電源パターンは、第１チップの第１電源端子に連結され封止部の外側に延設されている第１電源パターンと、第２チップの第１電源端子に連結され封止部の外側の第１電源パターンに連結される第２電源パターンとを含む。
【００２１】
また、第２電源パターンは、第２電源パターンと第１接地パターン間の干渉を防止するため、複数の接地パターンの内側に形成される。
また、複数のデュアルパターンは、第１チップのデュアル端子及び第２接地端子に連結され、封止部の外側に延設されている第１デュアルパターンと、第２チップのデュアル端子及び第２接地端子に連結され封止部の外側に延設されている第２デュアルパターンと、第１及び第２デュアルパターンを互いに連結する第３デュアルパターンとを含む。
【００２２】
また、複数のデュアルパターンは、第１チップの第２接地端子に連結される第４デュアルパターンと、第２チップの第２接地端子に連結される第５デュアルパターンとをさらに含み、第３デュアルパターンは、第１、第２、第４及び第５デュアルパターンを互いに連結する。
【００２３】
また、複数のＭＳＢパターンは、第１チップのＭＳＢ端子及び第２接地端子に連結され封止部の外側に延設する複数の第１ＭＳＢパターンと、封止部の外側に形成され第１ＭＳＢパターンに連結される第２ＭＳＢパターンと、第２チップの第２電源端子に連結されるとともに２つの第１ＭＳＢパターン間の第２ＭＳＢパターンに連結される第３ＭＳＢパターンとを含む。
【００２４】
また、第３ＭＳＢパターンの一部は、第１及び第２チップの周縁部内に形成される。
また、配線パターンは、第１チップが機能性チップであり第２チップが非機能性チップである場合、封止部の外側に位置する第２電源パターン、第３ＭＳＢパターン、第１デュアルパターン及び第２デュアルパターンを切断させて、第２チップを絶縁させる。
【００２５】
また、配線パターンは、第１チップが非機能性チップであり第２チップが機能性チップである場合、封止部の外側に位置する第１電源パターン、第１ＭＳＢパターン、第１デュアルパターン及び第２デュアルパターンを切断させて、第１チップを絶縁させる。
【００２６】
【発明の実施の形態】
以下、本発明の実施例を添付の図面を参照して説明する。
図２は、本発明の一実施例によるマルチチップパッケージ用基板１３０を示す。図３は、図２の基板１３０上に実装された２つの半導体チップ１１０、１２０を含むマルチチップパッケージ２００の平面図である。図２及び図３を参照すると、マルチチップパッケージ２００は、スマートカード等のメモリカードに使用される。本実施例では、基板１３０の上面１３４に第１チップ１１０及び第２チップ１２０が実装され、液状の成形樹脂で封止されて、封止部１５０を形成する。第１チップ１１０及び第２チップ１２０は、ボンディングワイヤ１６０により基板１３０に電気的に連結される。基板１３０の下面には、複数の外部接続端子（図示せず）が配設される。
【００２７】
マルチチップパッケージ２００は、１つの不良チップを有する部分不良パッケージを、１つの良品チップだけの容量を有するマルチチップパッケージとして作動することが可能となるように、配線パターン１４０が形成される。すなわち、マルチチップパッケージ２００の配線パターン１４０は、不良チップを阻止し、他の良品チップだけを使用することにより、１つの不良チップを有するマルチチップパッケージ２００が正常的に作動するようにする。本実施例では、配線パターン１４０が封止部１５０の周縁の外側に形成されるので、配線パターン１４０をリペアすることで、残りの良品チップを正常的に作動するようにすることができる。詳細は後述する。
【００２８】
第１チップ１１０及び第２チップ１２０は、同じ容量を有するメモリチップである。各チップ１１０、１２０の活性面の両端には、複数の電極端子が形成される。本実施例では、第１チップ１１０の電極端子は、第１電源端子１１２、第１接地端子１１３、第２電源端子１１４、ＭＳＢ端子１１５、第２接地端子１１６及びデュアル端子１１７を含む。第１電源端子１１２及び第１接地端子１１３は、第１チップ１１０の活性面の一端に配置され、第２電源端子１１４、ＭＳＢ端子１１５及びデュアル端子１１７は、他端に配置される。
【００２９】
同様に、第２チップ１２０の電極端子は、第１電源端子１２２、第１接地端子１２３、第２電源端子１２４、ＭＳＢ端子１２５、第２接地端子１２６及びデュアル端子１２７を含む。第１電源端子１２２及び第１接地端子１２３は、第２チップ１２０の活性面の一端に配置され、第２電源端子１２４、ＭＳＢ端子１２５及びデュアル端子１２７は、他端に配置される。第１、第２チップ１１０、１２０の電極端子は、データ端子及びアドレス端子をさらに含む。
【００３０】
第１チップ１１０及び第２チップ１２０は、２つのチップ１１０、２１０がデュアル動作をするように設計される。しかし、本実施例では、２つのチップ１１０、１２０中のただ１つのチップでも独立的に作動することができる。
基板１３０は、上面１３４及び下面（図示せず）を有する基板胴体１３２と、配線パターンとを含む。第１チップ１１０及び第２チップ１２０は、上面１３４に実装される。配線パターン１４０は、上面１３４に形成され、且つ第１チップ１１０及び第２チップ１２０に電気的に連結される。複数の外部接続端子（図示せず）は、下面に形成され、且つビアホール（図示せず）を介して上面１３４の配線パターン１４０に電気的に連結される。
【００３１】
配線パターン１４０は、第１チップ１１０及び第２チップ１２０が同時にデュアル動作をするようにパターン形成され、これにより、マルチチップパッケージが１つの不良チップを有する部分不良パッケージと判定されても、マルチチップパッケージを作動させることができる。上面１３４には、すべてのデータ端子とすべてのアドレス端子を共有することができるように、データパターン（図示せず）とアドレスパターン（図示せず）が形成される。
【００３２】
接地パターン１４２は、第１チップ１１０の第１接地端子１１３及び第２チップ１２０の第１接地パターン１２３に電気的に連結される。電源パターン１４１は、第１チップ１１０の第１電源端子１１２と第２チップ１２０の第１電源端子１２２とを互いに電気的に連結する。電源パターン１４１は、大部分が封止部１５０から露出し、これによりこれらのパターンにリペア工程を容易に行うことができる。電源パターン１４１は、第１電源パターン１４１ａ及び第２電源パターン１４１ｂを含む。本実施例では、第１電源パターン１４１ａの一端が第１チップ１１０の第１電源端子１１２に連結され、第２電源パターン１４１ｂの一端が第２チップ１２０の第１電源端子１２２に連結される。第１電源パターン１４１ａの他端及び第２電源パターン１４１ｂの他端は、互いに連結され、且つ封止部１５０から延設されている。
【００３３】
第２電源パターン１４１ｂと接地パターン１４２間の干渉を防止するために、第１チップ１１０の第１電源端子１１２と第２チップ１１２０の第１電源端子１２２とを連結する第２電源パターン１４１ｂの部分は、接地パターン１４２の内側に形成される。図２及び図３に示すように、第２電源パターン１４１ｂは、接地パターン１４２に接近して延長し、第１チップ１０に向かって折り曲げられ、第１チップ１１０の第１接地端子１１３に回り込んで第２チップ１２０の第１電源端子２２の前に終端部が形成される。第２電源パターン１４１ｂの終端部は、ボンディングワイヤ１６０により第２チップ１２０の第１電源端子１２２に電気的に連結される。
【００３４】
デュアルパターン１４９は、第１、第２チップ１１０、１２０のデュアル動作用信号を第１、第２チップ１１０、１２０に伝達し、且つ封止部１５０から延設されている。その結果、リペア工程をより容易に達成することができる。デュアルパターン１４９は、第１デュアルパターン１４７ａ、第２デュアルパターン１４７ｂ、第３デュアルパターン１４８、第４デュアルパターン１４７ｃ及び第５デュアルパターン１４７ｄを含む。第１及び第４デュアルパターン１４７ａ及び１４７ｃは、第１チップ１１０のデュアル端子１１７及び第２接地端子１１６に連結され、第２及び第３デュアルパターン１４７ｂ、１４７ｄは、第２チップ１２０のデュアル端子１２７及び第２接地端子１２６に連結される。第１、第２、第４及び第５デュアルパターン１４７ａ−１４７ｄは、封止部１５０外部に延設され、第３デュアルパターン１４８により互いに連結される。
【００３５】
第１、第２チップ１１０、１２０のうちの１つを選択するためのＭＳＢパターン１４６は、封止部１５０から延設され、よって再配線工程を一層容易に行うことができる。ＭＳＢパターン１４６は、第１ＭＳＢパターン１４３、第２ＭＳＢパターン１４５及び第３ＭＳＢパターン１４４を含む。第１ＭＳＢパターン１４３各々の一端は、ボンディングワイヤ１６０により第１チップ１１０のＭＳＢ端子１１５及び第２電源端子１１４に連結される。
【００３６】
第１ＭＳＢパターン１４３各々の他端は、封止部１５０外部に延設されている。第２ＭＳＢパターン１４５は、第１ＭＳＢパターン１４３の端部に連結される。第３ＭＳＢパターン１４４の一端は、２つの第１ＭＳＢパターン１４３間の第２ＭＳＢパターン１４５に連結され、第３ＭＳＢパターン１４４の他端は、第２チップ１２０の第２電源端子１２４に連結される。第３ＭＳＢパターン１４４の一部は、第１、第２チップ１１０、１２０の周縁部内に形成される。すなわち、第３ＭＳＢパターン１４４は、２つの第１ＭＳＢパターン１４３の間から延長して、第２チップ１２０に向かって折り曲げられ、第１チップ１１０のＭＳＢ端子１１５、第２接地端子１１６及びデュアル端子１１７に回り込んで第２チップ１２０の第２電源端子１２４の前に終端部が露出する。その後、第３ＭＳＢパターン１４４の露出した端部は、ボンディングワイヤ１６０により第２電源端子１２４ａに電気的に連結される。第２デュアルパターン１４８と第２ＭＳＢパターン１４５間の干渉を防止するため、第２ＭＳＢパターン１４５は、第２デュアルパターン１４８の内側に形成される。
【００３７】
配線パターン１４０は、２つのチップ、すなわち第１、第２チップ１１０、１２０がデュアル動作をするようなマルチチップパッケージ２００に適するように設計される。また、配線パターン１４０は、マルチチップパッケージ２００が不良チップを有する部分不良パッケージと判定されても、封止部１５０から延設されている配線パターン１４０の部分をリペアすることにより使用することができる。例えば、図４は、図３のマルチチップパッケージ２００をリペアすることにより第１チップ１１０だけが作動するマルチチップパッケージ２００ａを示し、図５は、図３のマルチチップパッケージ２００をリペアすることにより形成された、第２チップ１２０だけが作動するマルチチップパッケージ２００ｂを示す。
【００３８】
本実施例では、２つのチップのうち１つだけ（例えば良品チップ）が作動するように、電源パターン、デュアルパターン及びＭＳＢパターンに対して再配線が行われる。各チップは、デュアル端子をＭＳＢ端子に連結する配線パターンの接続部分を切断させることにより独立的に駆動させることができる。また、第１チップ又は第２チップに電源を供給する２つの電源パターンのうちいずれか１つを選択的に切断させることにより、第１及び第２チップのうちの１つのチップだけを作動させることができる。こうして、機能性チップだけに電源を供給する再配線工程が行われる。
【００３９】
図４に示すように、配線パターン１４０は、マルチチップパッケージ２００ａが第１チップ１１０だけを作動させることで駆動されるように再配線が行われる。第２電源パターン１４１ｂの一部は、第１チップ１１０の第１電源端子１１２に電源が供給され、第２チップ１２０の第１電源端子１２２に電源が遮断されるように、レーザー又はブレイド等の切断手段により切断される。図４で、参照符号Ａｌは、第２電源パターン１４１ｂの切断部を示し、切断部Ａｌは、封止部１５０から露出する。
【００４０】
第２ＭＳＢパターン１４５と第２チップ１５０の第２電源端子１２４とを連結する第３ＭＳＢパターン１４４も切断される。参照符号Ｂ１は、第３ＭＳＢパターン１４４の切断部を示す。第３ＭＳＢパターン１４４の切断部Ｂ１は、第２ＭＳＢパターン１４５に近接し、且つ封止部１５０から露出する。第３ＭＳＢパターン１４４を切断させることにより、第２チップ１２０の第２電源端子１２４への電源供給が遮断される。
【００４１】
第１チップ１１０のデュアルパターン１１７に連結される第１デュアルパターン１４７ａならびに第２チップ１２０のデュアル端子１２７に連結される第２デュアルパターン１４７ｂも切断される。参照符号Ｃ１は、第１及び第２デュアルパターン１４７ａ、１４７ｂの切断部を示す。第１及び第２デュアルパターン１４７ａ、１４７ｂの切断部Ｃ１は、第３デュアルパターン１４８に近接し、且つ封止部１５０から露出する。第１及び第２デュアルパターン１４７ａ、１４７ｂを切断させることにより、マルチチップパッケージ２００ａでは、第１チップ１１０だけが作動する。
【００４２】
第２電源パターン１４１ｂを切断させる段階、第３ＭＳＢパターン１４４を切断させる段階、ならびに第１及び第２デュアルパターン１４７ａ、１４７ｂを切断させる段階は、その進行順序に制約がない。
図５に示すように、配線パターン１４０は、マルチチップパッケージ２００ａが第２チップ１２０だけで作動するように再配線が行われる。第１電源パターン１４１ａの一部は、第２チップ１２０の第１電源端子１２２に電源が供給され第１チップ１１０の第１電源端子１１２への電源供給が遮断されるように、切断される。図５で、参照符号Ａ２は、第１電源パターン１４１ａの切断部を示し、切断部Ａ２は、封止部１５０から露出する。
【００４３】
第１チップ１１０の第２電源端子１１４及びＭＳＢ端子１１５に各々連結された２つの第１ＭＳＢパターン１４３は、切断される。参照符号Ｂ２は、第１電源パターン１４３の切断部を示し、切断部Ｂ２は、封止部１５０から露出する。第１ＭＳＢパターン１４３を切断させることにより、第１チップ１１０の第２電源端子１１４を介した電源の供給が遮断される。
【００４４】
図４の実施例と同様に、第１チップ１１０のデュアル端子１１７に連結された第１デュアルパターン１４７ａならびに第２チップ１２０のデュアル端子１２７に連結された第２デュアルパターン１４７ｂも切断される。参照符号Ｃ２は、第１及び第２デュアルパターン１４７ａ、１４７ｂの切断部を示す。第１及び第２デュアルパターン１４７ａ及び１４７ｂを切断させることにより、マルチチップパッケージ２００ｂでは、第２チップ１２０だけで作動する。
【００４５】
第２電源パターン１４１ａを切断させる段階、第１ＭＳＢパターン１４３を切断させる段階、ならびに第１及び第２デュアルパターン１４７ａ、１４７ｂを切断させる段階は、その進行順序に制約がない。
本発明の実施例によると、配線パターンは、２つのチップがデュアル動作をするように、基板の上面に形成される。再配線されるべき配線パターンの部分は、封止部から延設されているので、再配線工程により部分不良パッケージを容易にリペアすることができ、従って再使用することができる。
【００４６】
本発明の実施例では、メモリカード用マルチチップパッケージを使用したが、外部接続端子としてソルダボール等の他の接続方法を使用するマルチチップパッケージにも適用することができる。このようなソルダボールを有するマルチチップパッケージでは、電源パターン、デュアルパターン及びＭＳＢパターンを再配線するための配線パターンが下面に形成される。こうして、部分不良パッケージの第１及び第２チップから１つのチップ（良品チップ）を選択するための再配線工程を行うことができる。
【００４７】
また、本発明の実施例では、基板上に２つのチップが配設されているが、多数のチップを使用してもよい。
本発明は、本発明の技術的思想から逸脱することなく、他の種々の形態で実施することができる。前述の実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例のみに限定して狭義に解釈されるべきものではなく、本発明の精神と上記の特許請求の範囲内で、いろいろに変更して実施することができるものである。
【００４８】
【発明の効果】
以上説明したように、本発明によると、配線パターンは、２つのチップがデュアル動作をするように、基板の上面に形成される。再配線されるべき配線パターンの部分は、封止部から延設されているので、再配線工程により部分不良パッケージを容易にリペアすることができ、従って再使用することができる。
【図面の簡単な説明】
【図１】２つの半導体チップを含む従来のマルチチップパッケージを示す平面図である。
【図２】本発明の一実施例によるマルチチップパッケージ用基板を示す平面図である。
【図３】本発明の一実施例によるマルチチップパッケージを示す平面図である。
【図４】本発明の一実施例によるマルチチップパッケージをリペアすることにより形成された、第１チップだけが作動するマルチチップパッケージを示す平面図である。
【図５】本発明の一実施例によるマルチチップパッケージをリペアすることにより形成された、第２チップだけが作動するマルチチップパッケージを示す平面図である。
【符号の説明】
１１０ 第１チップ
１２０ 第２チップ
１３０ 基板
１３２ 基板胴体
１３４ 基板上面
１４０ 配線パターン
１４１ 電源パターン
１４２ 接地パターン
１４６ ＭＳＢパターン
１４９ デュアルパターン
１５０ 封止部
１６０ ボンディングワイヤ
２００ マルチチップパッケージ
Claims (13)
- 基板と、
前記基板上に形成され、複数の第１端子を有する第１チップと、
前記基板上に形成され、複数の第２端子を有する第２チップと、
前記第１チップ及び前記第２チップを成形樹脂で封止している封止部と、
前記基板に形成され、且つ前記封止部の外側に延設されている部分を有し、前記第１端子及び前記第２端子を介して前記第１チップ及び前記第２チップに各々電気的に連結される複数の配線パターンとを備え、
前記複数の配線パターンは、前記第１チップまたは前記第２チップのいずれか一方が非機能性チップであり他方が機能性チップである場合、前記封止部の外部に延設されている配線パターンの部分を選択的に切断することにより、前記機能性チップが作動するように配置されていることを特徴とするマルチチップパッケージ。 - 前記複数の第１端子ならびに前記複数の第２端子は、各々第１電源端子と、第１接地端子と、第２電源端子と、ＭＳＢ端子と、第２接地端子と、デュアル端子とを含むことを特徴とする請求項１に記載のマルチチップパッケージ。
- 前記第１チップの第１電源端子及び第１接地端子は、前記第１チップの第１活性面の第１端部に形成され、
前記第１チップの第２電源端子、ＭＳＢ端子、第２接地端子及びデュアル端子は、前記第１活性面の第２端部に形成され、
前記第２チップの第１電源端子及び第１接地端子は、前記第２チップの第２活性面の第１端部に形成され、
前記第２チップの第２電源端子、ＭＳＢ端子、第２接地端子及びデュアル端子は、前記第２チップの第２活性面の第２端部に形成されていることを特徴とする請求項２に記載のマルチチップパッケージ。 - 前記配線パターンは、 前記第１チップ及び前記第２チップを接地電圧に連結するための複数の接地パターンと、
前記第１チップ及び前記第２チップを電源電圧に連結するための複数の電源パターンと、
前記第１チップ及び前記第２チップのデュアル動作用信号を前記第１チップ及び前記第２チップに伝達するための複数のデュアルパターンと、
前記第１チップまたは前記第２チップのいずれかを選択するための複数のＭＳＢパターンとを含むことを特徴とする請求項１に記載のマルチチップパッケージ。 - 前記複数の接地パターンは、前記第１チップの第１接地端子に連結される第１接地パターンと、前記第２チップの第２接地端子に連結される第２接地パターンとを含むことを特徴とする請求項４に記載のマルチチップパッケージ。
- 前記複数の電源パターンは、前記第１チップの第１電源端子に連結され前記封止部の外側に延設されている第１電源パターンと、前記第２チップの第１電源端子に連結され前記封止部の外側の第１電源パターンに連結される第２電源パターンとを含むことを特徴とする請求項４に記載のマルチチップパッケージ。
- 前記第２電源パターンは、前記第２電源パターンと前記第１接地パターンとの間の干渉を防止するため、前記複数の接地パターンの内側に形成されていることを特徴とする請求項６に記載のマルチチップパッケージ。
- 前記複数のデュアルパターンは、前記第１チップのデュアル端子及び第２接地端子に連結され前記封止部の外側に延設されている第１デュアルパターンと、前記第２チップのデュアル端子及び第２接地端子に連結され前記封止部の外側に延設されている第２デュアルパターンと、前記第１デュアルパターン及び前記第２デュアルパターンを互いに連結する第３デュアルパターンとを含むことを特徴とする請求項４に記載のマルチチップパッケージ。
- 前記複数のデュアルパターンは、前記第１チップの第２接地端子に連結される第４デュアルパターンと、前記第２チップの第２接地端子に連結される第５デュアルパターンとをさらに含み、前記第３デュアルパターンは前記第１デュアルパターン、前記第２デュアルパターン、前記第４デュアルパターン及び前記第５デュアルパターンを互いに連結することを特徴とする請求項８に記載のマルチチップパッケージ。
- 前記複数のＭＳＢパターンは、前記第１チップのＭＳＢ端子及び第２接地端子に連結され前記封止部の外側に延設されている複数の第１ＭＳＢパターンと、前記封止部の外側に形成され前記第１ＭＳＢパターンに連結される第２ＭＳＢパターンと、前記第２チップの第２電源端子に連結されるとともに２つの前記第１ＭＳＢパターン間の第２ＭＳＢパターンに連結される第３ＭＳＢパターンとを含むことを特徴とする請求項４に記載のマルチチップパッケージ。
- 前記第３ＭＳＢパターンの一部は、前記第１チップ及び前記第２チップの周縁部内に形成されていることを特徴とする請求項１０に記載のマルチチップパッケージ。
- 前記配線パターンは、前記第１チップが機能性チップであり前記第２チップが非機能性チップである場合、前記封止部の外側に位置する第２電源パターン、第３ＭＳＢパターン、第１デュアルパターン及び第２デュアルパターンを切断させ、前記第２チップを絶縁させることを特徴とする請求項１０に記載のマルチチップパッケージ。
- 前記配線パターンは、前記第１チップが非機能性チップであり前記第２チップが機能性チップである場合、前記封止部の外側に位置する第１電源パターン、第１ＭＳＢパターン、第１デュアルパターン及び第２デュアルパターンを切断させ、前記第１チップを絶縁させることを特徴とする請求項１０に記載のマルチチップパッケージ。
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