JPH1117099A - メモリモジュール - Google Patents

メモリモジュール

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JPH1117099A
JPH1117099A JP9199376A JP19937697A JPH1117099A JP H1117099 A JPH1117099 A JP H1117099A JP 9199376 A JP9199376 A JP 9199376A JP 19937697 A JP19937697 A JP 19937697A JP H1117099 A JPH1117099 A JP H1117099A
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chip
substrate
pads
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孝市 池田
Takeshi Ikeda
毅 池田
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Abstract

(57)【要約】 【課題】 各種のメモリ基板やマザーボードへの実装が
容易で、かつ大容量で実装面積の小さいメモリモジュー
ル１０を提供する。 【解決手段】 本発明のメモリモジュール１０は、半導
体ウエハから個別に切り出した４個のメモリ用ベアチッ
プ１をモジュール基板２上にＣＯＢ実装したものであ
る。モジュール基板２の中央付近には長手方向に沿って
一列にパッド４が形成され、これらパッド４を挟んで両
側に２個ずつメモリ用ベアチップ１が実装される。各メ
モリ用ベアチップ１は中心線に沿って一列に形成された
パッド３を有し、パッド３とモジュール基板２上のパッ
ド４とはボンディングワイヤ５により接続され、ボンデ
ィングワイヤ５とメモリ用ベアチップ１は樹脂６により
覆われる。また、メモリ基板やマザーボードにＬＣＣ方
式により実装できるように、モジュール基板２の外側面
には外部接続端子８が形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のメモリチッ
プを含んで構成され、各種のメモリ基板やマザーボード
等に実装可能なメモリモジュールに関する。
【０００２】
【従来の技術】コンピュータプログラムは肥大化する傾
向にあり、このようなプログラムを高速に処理するため
には、コンピュータ機器の内部に大量のメモリを搭載す
る必要がある。コンピュータ機器の内部には、ＳＩＭＭ
（Single Inline Memory Module ）やＤＩＭＭ（Dual I
nline Memory Module ）などのメモリ基板が設けられて
おり、このメモリ基板上には多数のメモリＩＣが実装さ
れている。通常用いられるメモリＩＣは、半導体ウエハ
から切り出されたメモリチップ（メモリ用ベアチップ）
をパッケージングしたものである。
【０００３】
【発明が解決しようとする課題】ところが、メモリチッ
プをパッケージングすると、ベアの状態のチップサイズ
に比べて外形寸法がはるかに大きくなるため、メモリ基
板に実装可能なチップ数が少なくなる。このため、メモ
リ基板の両面にメモリＩＣを実装したり、図２２に示す
ようにメモリＩＣ１０１を複数個重ねて実装するなどし
て、実装可能なメモリチップ数を増やしている。しかし
ながら、メモリ基板の両面にメモリＩＣを実装してもパ
ッケージングされたメモリＩＣ自体がその中に含まれる
メモリチップのサイズに比べて大きいため、さらにメモ
リ容量を増やそうとした場合に充分に対処できないこと
になる。また、図２２に示すようにメモリＩＣ１０１を
重ねると、構造が複雑になるため、メモリＩＣの実装が
容易ではない。このため、このメモリＩＣが実装される
メモリ基板の製造が容易ではなく、量産することが難し
い。
【０００４】本発明は、このような点に鑑みて創作され
たものであり、その目的は、各種のメモリ基板やマザー
ボードへの実装が容易で、かつ大容量化が可能なメモリ
モジュールを提供することにある。
【０００５】
【課題を解決するための手段】上述した課題を解決する
ために、本発明のメモリモジュールは、半導体ウエハか
ら複数のメモリチップを切り出してモジュール基板に実
装し、メモリモジュールの外部から各メモリチップにア
クセスできるように外部接続端子をモジュール基板に設
ける。ベアの状態のメモリチップをモジュール基板に実
装するため、各メモリチップの実装面積が小さくなり、
モジュール基板の外形寸法を小さくすることができる。
また、メモリ基板等に各メモリチップを実装する場合に
は、複数個のメモリチップが実装されたメモリモジュー
ルを単位として実装作業等を行うことができるため、メ
モリ基板等への実装が容易となる。しかも、各メモリモ
ジュールには複数個のメモリチップがベアの状態で高密
度実装されており、メモリの大容量化が容易となる。
【０００６】特に、上述したモジュール基板上に縦横２
個ずつメモリチップを実装することによりメモリチップ
の４倍のメモリ容量を有するモジュール基板が得られ、
上述したモジュール基板上に長方形形状のメモリチップ
２個を長辺を隣接させてモジュール基板に実装すること
によりモジュール基板の外形寸法を小さくできる。この
ような状態でメモリチップをモジュール基板上に規則正
しく配置することにより、実装スペースの無駄を減らし
て実装密度を上げることができる。
【０００７】また、本発明のメモリモジュールは、モジ
ュール基板上に少なくとも一列に複数の基板用パッドか
らなるパッド列を形成し、パッド列の両側にメモリチッ
プを実装しており、メモリチップ間にモジュール基板上
の基板用パッドを集中させることにより、メモリチップ
の両側に別々に基板用パッドを形成する場合に比べて、
基板用パッドの全体が占める面積を小さくすることがで
きる。
【０００８】特に、メモリチップの長辺に沿って複数の
チップ用パッドからなるパッド列を形成し、このパッド
列がモジュール基板上の複数の基板用パッドからなるパ
ッド列と平行になるように各メモリチップを配置するこ
とにより、接続するチップ用パッドと基板用パッドとの
距離がほぼ一定になるため、ボンディングワイヤを用い
た接続に適している。
【０００９】また、本発明のメモリモジュールは、モジ
ュール基板上に二列に複数の基板用パッドからなるパッ
ド列を形成し、これらのパッド列の両側にメモリチップ
を配置している。各メモリチップは、モジュール基板上
の近い距離にあるパッド列ではなく、遠い距離にあるパ
ッド列とボンディングワイヤで接続されており、これに
より、高密度実装を行うために各メモリチップとモジュ
ール基板上の基板用パッドが接近した場合であってもあ
る程度の間隔が確保でき、ワイヤボンディング作業が行
いやすくなる。
【００１０】また、上述したボンディングワイヤによる
接続を行う場合に、モジュール基板上のパッド列の両側
から交互に、１本以上の所定数を単位としてボンディン
グワイヤを引き出すことにより、ボンディングワイヤを
密着配置した高密度実装が可能となり、ワイヤボンディ
ングの作業もしやすくなる。
【００１１】また、上述したようにボンディングワイヤ
を用いてメモリチップとモジュール基板間の接続を行う
代わりに、半田ボールや金ボールなどの導電性材料を介
してモジュール基板上の基板用パッドとメモリチップ上
のチップ用パッドとを接合することもでき、このような
フリップチップ実装を行うことにより、実装面積がメモ
リチップのチップサイズとほぼ同じになり、さらに高密
度の実装が可能となる。
【００１２】また、本発明のメモリモジュールは、２個
以上のメモリチップを単位として半導体ウエハを切り出
してモジュール基板に実装することにより、個別に切り
出して実装する場合よりも実装面積を小さくでき、モジ
ュール基板上での位置決めも楽になる。また、部品点数
が減るため作業工程を簡略化することができる。具体的
には、長方形形状のメモリチップを長辺を介して連続し
て切り出す場合と、短辺を介して連続して切り出す場合
が考えられる。また、２個以上を単位として切り出した
メモリチップとモジュール基板との接続を行う場合に
は、上述したようにボンディングワイヤを用いる場合や
導電性材料を介したフリップチップ実装を行う場合が考
えられるが、いずれの場合であっても、個別にメモリチ
ップを切り出して実装する場合に比べて、メモリチップ
の位置決め等の手間が少なくなって作業性を向上させる
ことができる。
【００１３】また、本発明のメモリモジュールは、モジ
ュール基板の厚み方向に複数の凹部を形成し、これらの
凹部とその周辺のメモリチップ実装面を導電性材料で形
成することにより、これらの凹部を外部接続端子として
利用することができ、別にリード線を引き出す必要がな
くなるため、メモリモジュールと同サイズでの実装が可
能となる。
【００１４】また、上述したようにモジュール基板の側
面に凹部を形成して外部接続端子とする場合の他に、メ
モリチップ実装面と反対側のモジュール基板の表面に外
部接続端子を形成するようにしてもよい。このように、
モジュール基板の表面に外部接続端子を形成することに
より、本発明のメモリモジュールを半田ボール等の導電
性材料を用いて他の基板に実装でき、やはりメモリモジ
ュールと同サイズでの実装が可能となる。
【００１５】また、上述したモジュール基板に設けられ
た外部接続端子の一部を構成するアドレス端子の数をメ
モリチップのアドレス端子の数と同一とすることによ
り、外部接続端子の総数を少なくすることができる。す
なわち、メモリモジュールに含まれる各メモリチップの
データをアクセスする際に共通のアドレスを指定するよ
うにすれば、アドレス端子が各メモリチップで共通に使
用でき、その端子数を減らすことができる。同様に、モ
ジュール基板に設けられた外部接続端子の一部を構成す
る各種制御端子を各メモリチップで共用化することによ
り、外部接続端子の総数を少なくすることができる。
【００１６】
【発明の実施の形態】以下、本発明を適用したメモリモ
ジュールについて、図面を参照しながら具体的に説明す
る。
【００１７】図１は一実施形態のメモリモジュールの概
略を示す平面図、図２は図１のＡ−Ａ′線断面図であ
る。同図に示すように、メモリモジュール１０は、半導
体ウエハから個別に切り出された４個のメモリ用ベアチ
ップ１をモジュール基板２上にワイヤボンディングによ
ってＣＯＢ（Chip On Board ）実装したものである。各
メモリ用ベアチップ１は、例えば４Ｍ×４ビット構成で
あって１６Ｍビットのメモリ容量を有するＤＲＡＭであ
り、いずれのメモリ用ベアチップ１も長方形形状をして
おり、その長辺に平行に中央一列に複数のパッド３が形
成されている。
【００１８】また、モジュール基板２は、ＳＯ−ＤＩＭ
Ｍ（Small Outline Dual Inline Memory Module ）基板
に実装可能な外形寸法を有しており、モジュール基板２
の中央付近には長手方向に平行に一列に複数のパッド４
が形成されている。これらのパッド４を挟んで両側に２
個ずつメモリ用ベアチップ１が実装され、モジュール基
板２のパッド４の並ぶ方向と各メモリ用ベアチップ１の
パッド３の並ぶ方向はほぼ平行になっている。換言すれ
ば、互いの長辺が隣接するように配置された２つのメモ
リ用ベアチップ１の間に、それぞれのパッド３と並行す
るように、モジュール基板２上に複数のパッド４が形成
されている。上述したパッド３がチップ用パッドに、パ
ッド４が基板用パッドにそれぞれ対応する。
【００１９】モジュール基板２のパッド４とメモリ用ベ
アチップ１のパッド３は、それぞれボンディングワイヤ
５により接続されている。ボンディングワイヤ５は、図
１に示すように、パッド４の両側に位置するメモリ用ベ
アチップ１から交互に引き出され、各ボンディングワイ
ヤ５の形状や長さはほぼ同じになっている。
【００２０】このように、互いの長辺が隣接するように
配置された２個のメモリ用ベアチップ１の間にモジュー
ル基板２上のパッド４が集中しているため、それぞれの
メモリ用ベアチップ１の外側に別々にパッド４を形成す
る場合に比べて、パッド４の全体が占める面積を小さく
でき、メモリモジュール１０の小型化および高密度実装
化が可能となる。
【００２１】また、モジュール基板２のパッド４を挟ん
で隣り合うように配置された２個のメモリ用ベアチップ
１の向きをそろえた場合には、隣接する２個のメモリ用
ベアチップ１の同一種類のパッド３に対応するモジュー
ル基板２上の２個のパッド４を隣接位置に形成すること
ができる。したがって、これら２個のパッド４同士を接
続する場合には、モジュール基板２表面に配線パターン
を追加するだけでよく、モジュール基板２内部の異なる
配線層を用いて接続を行う必要がなく、モジュール基板
２の配線を簡略化できる。
【００２２】ボンディングワイヤ５を接続する際、ボン
ディングワイヤ５の高さが低すぎてその一部がメモリ用
ベアチップ１の端部に接触すると、短絡や熱による断線
等の原因となり、逆にボンディングワイヤ５とメモリ用
ベアチップ１との距離を離しすぎるとメモリモジュール
１０の高さが高くなりすぎるため、ボンディングワイヤ
５がメモリ用ベアチップ１に接触しないぎりぎりの高さ
でワイヤボンディングを行うことが望ましい。
【００２３】ところで、本実施形態のメモリモジュール
１０は、図２に示すように、ワイヤボンディングされた
メモリ用ベアチップ１の上面を樹脂６で覆って断線等の
防止を図っている。樹脂６を厚く形成すると、メモリモ
ジュール１０の高さが高くなりすぎるため、モジュール
基板２の外周近傍に所定高さの封止枠７を取り付け、こ
の封止枠７の内部に樹脂６を流し込み、樹脂厚が封止枠
７の高さに一致するようにしている。これにより、メモ
リモジュール１０の高さのばらつきを確実に抑えること
ができる。
【００２４】また、本実施形態のメモリモジュール１０
は、いわゆるＬＣＣ（Leadless Chip Carrier ）方式に
よってＳＯ−ＤＩＭＭ基板などの各種の基板に実装され
る。図３は、図１に示したメモリモジュール１０の一部
分を示す斜視図である。同図に示すように、モジュール
基板２の外側面には、凹部形状に形成された外部接続端
子８が設けられ、これらの外部接続端子８はモジュール
基板２表面あるいは内側に形成された配線パターン９を
介してモジュール基板表面のパッド４と電気的に接続さ
れている。また、これらの外部接続端子８の凹部に半田
を流し込むことにより、ＳＯ−ＤＩＭＭ基板等との間の
電気的な接続と同時に、機械的な固定も行っている。
【００２５】このように、本実施形態のメモリモジュー
ル１０は、外側面の外部接続端子８に半田を流し込むこ
とで他の基板への実装が行えるため、実装面積がほぼモ
ジュールサイズに一致しており、しかも各モジュール基
板２にはパッケージングされていないメモリ用ベアチッ
プ１が４個実装されている。したがって、メモリモジュ
ール１０を実装する他の基板からみると、最新のメモリ
実装技術の一つであるＣＳＰ（Chip Size Package） 方
式よりも一歩進んだＣＳＭ（Chip Size Module）方式に
よる実装が可能となる。
【００２６】また、本実施形態のメモリモジュール１０
は、半導体ウエハ上に形成されたメモリ用ベアチップ１
を切り出して、パッケージングすることなくモジュール
基板２に実装するため、小さな面積のモジュール基板２
に複数個（例えば４個）のメモリ用ベアチップ１を無理
なく実装できる。
【００２７】また、外部接続端子８の数は、従来のメモ
リＩＣの端子数とそれほど変わらないため、通常のメモ
リＩＣを個別にＳＯ−ＤＩＭＭなどに実装する場合に比
べて、はるかに配線数を少なくでき、製造工数と製造コ
ストを大幅に低減できる。例えば、図１のようにモジュ
ール基板２上に４Ｍ×４ビット構成の１６Ｍビットのメ
モリ用ベアチップ１を４個実装して４Ｍ×１６ビット構
成のメモリモジュール１０を実現する場合を考えると、
アドレス端子は４個のメモリ用ベアチップ１で共通に使
用でき、ライトイネーブル端子やチップイネーブル端子
などの制御端子も大半は共通に使用できる。一例とし
て、ＣＡＳ端子を除いたライトイネーブル端子、アウト
プットイネーブル端子およびＲＡＳ端子をすべてのメモ
リ用ベアチップ１で共用することが可能なため、メモリ
モジュール１０の外部接続端子８の数は、各メモリ用ベ
アチップ１のパッド３の総数とあまり変わらなくなる。
【００２８】図４は、本実施形態のメモリモジュール１
０をＳＯ−ＤＩＭＭ基板１１に実装した状態を示す平面
図であり、図４（ａ）はＳＯ−ＤＩＭＭ基板１１の一方
の面を、図４（ｂ）は他方の面をそれぞれ示している。
同図に示すＳＯ−ＤＩＭＭ基板１１には、両方の面にそ
れぞれ２個ずつメモリモジュール１０が実装されてお
り、各メモリモジュール１０に対して２個ずつノイズ防
止用のコンデンサ（以下、パスコンと呼ぶ）１２が設け
られている。また、一方の面には、各メモリ用ベアチッ
プ１のチェック等を行うためのコントローラ１３が実装
されている。各メモリモジュール１０は、上述したよう
にＬＣＣ方式により実装され、パスコン１２とコントロ
ーラ１３はＳＭＴ（Surface Mount Technology）方式に
より実装される。
【００２９】図５は、図４に示したＳＯ−ＤＩＭＭの回
路図であり、簡略化のためにコントローラ１３やパスコ
ン１２を省略した状態が示されている。同図の一点鎖線
で囲んだ部分がそれぞれのメモリモジュール１０に対応
している。各メモリ用ベアチップ１が有する各種の制御
端子のうちＣＡＳ端子を除いたライトイネーブル端子Ｗ
Ｅ、アウトプットイネーブル端子ＯＥ、ＲＡＳ端子やア
ドレス端子Ａ０〜１０は、すべてのメモリ用ベアチップ
１で共通に接続されている。したがって、これらの端子
については、メモリモジュール１０内で各メモリ用ベア
チップ１同士を接続するとともに１つの外部接続端子８
を対応させるだけでよいため、メモリモジュール１０の
外部接続端子数を極力減らすことができる。
【００３０】図４および図５に示したＳＯ−ＤＩＭＭ基
板１１は、片側８個、両面で計１６個のメモリＩＣを実
装したことと同じとなり、例えば、メモリモジュール１
０に含まれる各メモリ用ベアチップ１を４Ｍ×４ビット
構成とすると、各メモリモジュール１０のメモリ容量は
８Ｍバイトであって、ＳＯ−ＤＩＭＭ全体のメモリ容量
は３２Ｍバイトになる。
【００３１】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。例えば、上述した実施形態では、半導体
ウエハ上に形成されたメモリ用ベアチップ１を１個単位
で切り出す例を説明したが、切り出す単位は２個以上で
あってもよい。パッド３が２列以上に並ぶように複数個
単位で切り出してメモリモジュール１０のモジュール基
板２に実装すれば、さらに実装面積を小さくでき、メモ
リモジュール１０の外形寸法をさらに小さくできる。ま
た、複数個組にして切り出すと、モジュール基板２に実
装する際の位置決めが楽になり、半導体ウエハの切り出
しの手間も省ける。
【００３２】図６（ａ）、６（ｂ）はいずれも２個のメ
モリ用ベアチップ１を単位として半導体ウエハから切り
出す例を示しており、図６（ａ）は長方形形状のメモリ
用ベアチップ１の長辺を介して隣接するように配置され
ている２個のメモリ用ベアチップ１を切り出しの単位と
する例を、図６（ｂ）はメモリ用ベアチップ１の短辺を
介して隣接するように配置されている２個のメモリ用ベ
アチップ１を切り出しの単位とする例を示している。図
６（ｂ）のような切り出しを行った場合は図１と同様に
モジュール基板２の中央付近にパッド４を形成すればよ
いが、図６（ａ）のような切り出しを行った場合はモジ
ュール基板２の外側にパッド４を形成する必要がある。
【００３３】また、図１では、一列に並んだ複数のパッ
ド３を有するメモリ用ベアチップ１を実装する例を説明
したが、複数列に並んだ複数のパッド３を有するメモリ
用ベアチップを用いてメモリモジュールを構成してもよ
い。
【００３４】図７は、中央近傍に二列に並んだ複数のパ
ッド３を有するメモリ用ベアチップ１ａを用いて構成さ
れたメモリモジュール１０ａの平面図である。同図に示
すように、この場合には、図１に示したメモリモジュー
ル１０とは異なり、モジュール基板２ａの外周側にもパ
ッド４を形成することが望ましい。また、モジュール基
板２ａの中央付近に形成されたパッド４に対しては、図
１と同様に両側のメモリ用ベアチップから交互にボンデ
ィングワイヤ５を引き出すことにより高密度実装が可能
となる。また、各メモリ用ベアチップ１ａの中央近傍に
二列に複数のパッド３を形成するのではなく、図８に示
すように、各メモリ用ベアチップの外縁付近に二列にパ
ッド３を形成するようにしてもよい。
【００３５】また、図７および図８では、長方形形状を
有するメモリ用ベアチップの長辺に平行に二列に複数の
パッド３を形成したが、図９に示すように、短辺に沿っ
た外縁近傍に二列に複数のパッド３を形成するようにし
てもよい。また、図１０に示すように、各メモリ用ベア
チップの短辺に平行となるように中央近傍の二列に複数
のパッド３を形成するようにしてもよい。この場合に
は、複数のパッド３が並ぶ方向と垂直方向にボンディン
グワイヤ５を引き出さずに、図１０に示すようにパッド
３の近傍に向けてボンディングワイヤ５を引き出すこと
が望ましい。あるいは、メモリ用ベアチップの長辺の長
さによっては、図１１に示すように、複数のパッド３が
並ぶ方向と垂直方向にボンディングワイヤ５を引き出す
ようにしてもよい。
【００３６】また、図１では、モジュール基板２のパッ
ド４の両側に実装されたメモリ用ベアチップ１から交互
にボンディングワイヤ５を引き出しているが、図１２に
示すメモリモジュール１０ｂのように、複数本を単位と
して交互にボンディングワイヤ５を引き出してもよい。
このようなワイヤボンディングを行えば、不良になった
メモリ用ベアチップ１の交換作業が容易になる。
【００３７】また、図１では、モジュール基板２上にパ
ッド４を一列に形成した例を説明したが、パッド４を二
列以上に形成してもよい。図１３はモジュール基板２上
に二列にパッド４を形成し（以下、パッド列と呼ぶ）、
これらのパッド列を挟んで両側にメモリ用ベアチップ１
を実装した例を示している。各メモリ用ベアチップ１の
各パッド３は、近接した距離にある列のパッド４を飛び
越えて、距離的に離れた列のパッド４とそれぞれボンデ
ィングワイヤ５で接続されている。このようなワイヤボ
ンディングにより、ボンディングワイヤ５の高さをより
低く抑えることができ、ボンディング作業もやりやすく
なる。また、ボンディングワイヤ５が交差している分だ
け隣接するメモリ用ベアチップ１同士を接近させて配置
することができるため、メモリ用ベアチップ１の高密度
実装が可能となる。
【００３８】また、図１４はモジュール基板上のパッド
４を部分的に二列に形成するとともにそれ以外のパッド
４を両側のメモリ用ベアチップで共用したメモリモジュ
ールの構成を示す図である。同図に示すように、２個の
メモリ用ベアチップ１で挟まれた領域に一列あるいは二
列に並ぶように複数のパッド４が形成されており、一列
に並んだパッド４には両側のメモリ用ベアチップ１から
延びたボンディングワイヤ５が共通に接続されている。
アドレス端子や各種の制御端子のように各メモリ用ベア
チップ１で共通に接続される端子については、モジュー
ル基板上のパッド４に２本のボンディングワイヤ５を接
続することでパッド４の共用化を図っており、パッド４
の総数を全メモリ用ベアチップ１のパッド３の総数より
も少なくすることができる。また、一部のパッド４に２
本のボンディングワイヤ５を接続することにより、この
共通のパッド４を介して２本のボンディングワイヤ５同
士の接続も同時に行うことができるため、モジュール基
板内の配線量を少なくすることができる。例えば、多層
基板を用いてモジュール基板を構成する場合に比べて、
モジュール基板の層数を少なくでき、メモリモジュール
のコストを低減することができる。
【００３９】また、図１では、４個のメモリ用ベアチッ
プ１を含んでメモリモジュール１０を構成する例を説明
したが、メモリモジュール１０に実装されるメモリ用ベ
アチップ１の数は４個に限定されるものではなく、２個
以上であれば特に制限はない。ただし、あまりに多くの
メモリ用ベアチップ１を実装すると、メモリモジュール
１０の不良率が高くなるおそれがある。したがって、実
装するメモリ用ベアチップ１のビット数やメモリ容量を
考慮に入れ、また何ビット構成のメモリモジュール１０
を製造するかによって実装するメモリ用ベアチップ１の
数を決定するのが望ましい。通常のコンピュータ機器
は、メモリ容量を４の倍数で管理することが多いため、
モジュール基板に実装するメモリ用ベアチップ１の数も
偶数個が望ましい。
【００４０】図１５は、２個のメモリ用ベアチップを用
いて構成したメモリモジュールの構成を示す図である。
例えば、図１に示すモジュール基板２に６４Ｍビットの
容量を有するメモリ用ベアチップを実装しようとした場
合には４個を実装することは不可能であるため、あるい
はメモリモジュール全体の容量がそれ程大きくなくても
よい場合には、図１５に示すように２個のメモリ用ベア
チップを用いてメモリモジュールを構成すればよい。ま
た、図１６に示すように、４個のメモリ用ベアチップを
同一方向に一列に並べて配置してメモリモジュールを構
成するようにしてもよい。
【００４１】また、上述した実施形態では、完成したメ
モリモジュール１０をＬＣＣ方式によってＳＯ−ＤＩＭ
Ｍ等の他の基板に実装する例を説明したが、ＢＧＡ（Ba
ll Grid Array ）方式による実装を行ってもよい。図１
７は、ＢＧＡ方式の概略を説明する図である。同図に示
すように、ＢＧＡ方式の場合、メモリモジュール１０ｃ
のチップ実装面に外部接続用の複数個のパッド２１を形
成し、これらパッド２１にバンプ（突起）２２を取り付
ける。そして、メモリモジュール１０ｃを裏返しにして
メモリモジュール１０ｃのパッド２１をバンプ２２を介
してＳＯ−ＤＩＭＭ基板等２３のパッド２４と接合す
る。このように、ＢＧＡ方式の場合、バンプ２２を挟ん
で接合するため、メモリモジュール１０ｃの高さがＬＣ
Ｃ方式よりも高くなるという欠点はあるが、メモリモジ
ュール１０ｃの外側面に外部接続端子８を形成する必要
がないという長所を有し、またボンディングワイヤ５が
不要で高密度実装が可能な点ではＬＣＣ方式と共通す
る。
【００４２】また、上述した実施形態では、モジュール
基板２に各種容量（１６Ｍビットや６４Ｍビット）のＤ
ＲＡＭを実装する例を説明したが、シンクロナスＤＲＡ
ＭやＳＲＡＭあるいはフラッシュＲＯＭ等の他の種類の
メモリ用ベアチップ１を実装することも可能である。
【００４３】また、図２ではモジュール基板２の外周近
傍に封止枠７を設けて樹脂６を流し込む例を説明した
が、モジュール基板２のチップ実装面を樹脂６で固める
方法は図２の例に限定されず、例えば図１８（ａ）に示
すように射出成形によってトランスファーモールドを形
成する場合、あるいは図１８（ｂ）に示すように封止枠
７や金型等を用いずに単に樹脂６をチップ実装箇所に流
し込む方法などがある。図１８（ａ）の方法は金型が必
要となるが成形時間を短縮できることから大量生産に向
き、図１８（ｂ）の方法は樹脂６の高さを一定に維持す
るのが難しいもののコスト的に有利である。
【００４４】また、本実施形態のメモリモジュール１０
は、図１９に示すように、メモリ用ベアチップ１の端部
であってボンディングワイヤ５を引き出す側の辺に沿っ
て、絶縁性突起３０を形成するようにしてもよい。この
絶縁性突起３０を形成した後に、ボンディングワイヤ５
の引き出しを行うことにより、確実にボンディングワイ
ヤ５とメモリ用ベアチップ１との絶縁状態を確保するこ
とができる。
【００４５】また、上述した実施形態では、メモリ用ベ
アチップをモジュール基板にワイヤボンディングによっ
てＣＯＢ実装する例を説明したが、フリップチップ実装
を行ってもよい。この場合には、さらに高密度実装が可
能となるため、メモリモジュール１０の外形寸法をさら
に小さくすることができる。図２０は、メモリ用ベアチ
ップをフリップチップ実装する場合のモジュール基板を
示す図であり、図１に示したメモリ用ベアチップ１をフ
リップチップ実装する場合のモジュール基板が示されて
いる。同図に示すように、図１に示したメモリ用ベアチ
ップ１のパッド３と同間隔でモジュール基板上にパッド
４′を形成し、これらのパッド４′とメモリ用ベアチッ
プ１のパッド３とが向かい合うように配置することによ
り、フリップチップ実装を行うことができる。
【００４６】また、図７、図８、図９に示すメモリ用ベ
アチップは、隔たった位置に二列にパッド３が形成され
ているためフリップチップ実装に適している。また、図
１０に示すメモリチップは、中央の二列にパッド３が集
中しているため、フリップチップ実装した場合にはその
取り付け状態が不安定になるおそれがある。したがっ
て、図２１（ａ）あるいは（ｂ）に示すように、メモリ
用ベアチップの短辺に近い端部に数個のパッドを形成す
ることが望ましい。
【００４７】また、ＣＯＢ実装の代わりに、ガラス基板
上にチップを実装するいわゆるＣＯＧ（Chip On Glass
）実装やＣＯＦ（Chip On Film）実装を行ってもよ
く、モジュール基板２の材質は適宜変更することができ
る。
【００４８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、半導体ウエハから切り出した複数のメモリチップ
をパッケージングすることなくモジュール基板上に実装
しているため、メモリチップを高密度実装することがで
きる。したがって、小さな面積のモジュール基板に複数
のメモリチップを無理なく実装することができる。ま
た、本発明のメモリモジュールは、ＳＯ−ＤＩＭＭ等の
各種のメモリ基板やマザーボードに直接接続できるた
め、通常のパッケージングされたメモリチップを用いる
場合に比べて、メモリ容量を増やすことができる。
【図面の簡単な説明】
【図１】本実施形態のメモリモジュールの概略を示す平
面図である。
【図２】図１のＡ−Ａ′線断面図である。
【図３】図１に示したメモリモジュールの一部を示す斜
視図である。
【図４】図１に示したメモリモジュールをＳＯ−ＤＩＭ
Ｍ基板に実装した状態を示す図であり、同図（ａ）は一
方の面を示す図、同図（ｂ）は他方の面を示す図であ
る。
【図５】図４に示したＳＯ−ＤＩＭＭ基板の回路図であ
る。
【図６】２個以上を単位として半導体ウエハからメモリ
用ベアチップを切り出す例を示す図であり、同図（ａ）
は長辺を境に隣接配置された２個のメモリ用ベアチップ
を切り出しの単位とする例を示す図、同図（ｂ）は短辺
を境に隣接配置された２個のメモリ用ベアチップを切り
出しの単位とする例を示す図である。
【図７】長辺に平行に二列に並んだパッドを有するメモ
リ用ベアチップを用いて構成したメモリモジュールの平
面図である。
【図８】長辺に平行に二列に並んだパッドを有する他の
メモリ用ベアチップを用いて構成したメモリモジュール
の平面図である。
【図９】短辺に平行に二列に並んだパッドを有するメモ
リ用ベアチップを用いて構成したメモリモジュールの平
面図である。
【図１０】短辺に平行に二列に並んだパッドを有する他
のメモリ用ベアチップを用いて構成したメモリモジュー
ルの平面図である。
【図１１】短辺に平行に二列に並んだパッドを有する他
のメモリ用ベアチップを用いて構成したメモリモジュー
ルの平面図である。
【図１２】複数本を単位として交互にボンディングワイ
ヤの引き出しを行う例を示す図である。
【図１３】モジュール基板にパッドが二列に形成されて
いる例を示す図である。
【図１４】部分的に二列に並んだパッドを有するメモリ
用ベアチップを用いて構成したメモリモジュールの平面
図である。
【図１５】２個のメモリ用ベアチップを用いて構成した
メモリモジュールの平面図である。
【図１６】４個のメモリ用ベアチップを同一方向に一列
に並べて配置して構成したメモリモジュールの平面図で
ある。
【図１７】ＢＧＡ方式の概略を説明する図である。
【図１８】メモリモジュール上のメモリ用ベアチップを
覆う樹脂の変形例を示す図であり、同図（ａ）はトラン
スファーモールド法による樹脂形成を説明する図、同図
（ｂ）は金型等を用いない場合の樹脂形成を説明する図
である。
【図１９】メモリ用ベアチップの端部に絶縁性突起が形
成された例を示す図である。
【図２０】メモリ用ベアチップをフリップチップ実装す
る場合のモジュール基板を示す図である。
【図２１】メモリ用ベアチップの短辺に平行にパッドを
形成する場合の変形例を示す図であり、同図（ａ）、
（ｂ）はフリップチップ実装に適したメモリ用ベアチッ
プのパッド形成面を示す図である。
【図２２】メモリＩＣを複数個重ねて実装した例を示す
図である。
【符号の説明】
１ メモリ用ベアチップ ２ モジュール基板 ３、４ パッド ５ ボンディングワイヤ ６ 樹脂 ７ 封止枠 ８ 外部接続端子 １０ メモリモジュール

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 半導体ウエハから切り出された複数のメ
    モリチップをモジュール基板上に実装し、複数の前記メ
    モリチップのそれぞれと信号のやり取りを行うための外
    部接続端子を前記モジュール基板に設けたことを特徴と
    するメモリモジュール。
  2. 【請求項２】 請求項１において、 長方形形状の前記メモリチップを縦横２個ずつ前記モジ
    ュール基板上に実装したことを特徴とするメモリモジュ
    ール。
  3. 【請求項３】 請求項１において、 長方形形状の２個の前記メモリチップを、各メモリチッ
    プの長辺を隣接させて前記モジュール基板上に実装した
    ことを特徴とするメモリモジュール。
  4. 【請求項４】 請求項１〜３のいずれかにおいて、 前記モジュール基板は、少なくとも一列に形成された複
    数の基板用パッドからなるパッド列を有し、 前記パッド列を挟んで前記モジュール基板上の両側に、
    前記メモリチップを同数ずつ実装したことを特徴とする
    メモリモジュール。
  5. 【請求項５】 請求項４において、 前記メモリチップのそれぞれは、前記メモリチップの長
    辺に沿って少なくとも一列に形成された複数のチップ用
    パッドからなるパッド列を有し、 前記メモリチップ上のパッド列と前記モジュール基板上
    のパッド列とがほぼ平行になるように前記メモリチップ
    を前記モジュール基板上に実装したことを特徴とするメ
    モリモジュール。
  6. 【請求項６】 請求項５において、 前記メモリチップ上に形成された前記チップ用パッドと
    前記モジュール基板上に形成された前記基板用パッドと
    をそれぞれボンディングワイヤで接続したことを特徴と
    するメモリモジュール。
  7. 【請求項７】 請求項１〜３のいずれかにおいて、 前記モジュール基板は、二列に形成された複数の基板用
    パッドからなるパッド列を有し、 前記モジュール基板上に形成された二列の前記パッド列
    を挟んで前記モジュール基板上の両側に前記メモリチッ
    プを同数ずつ配置し、二列の前記パッド列の中の一方に
    含まれる複数の前記基板用パッドと、この一方のパッド
    列と隔たった位置にある前記メモリ用ベアチップ上に形
    成されたチップ用パッドとをそれぞれボンディングワイ
    ヤで接続したことを特徴とするメモリモジュール。
  8. 【請求項８】 請求項６または７において、 前記ボンディングワイヤは、１本以上の所定数を単位と
    して、前記モジュール基板上のパッド列の両側に配置さ
    れた前記メモリチップから交互に引き出されることを特
    徴とするメモリモジュール。
  9. 【請求項９】 請求項１〜３のいずれかにおいて、 前記モジュール基板は、実装される複数の前記メモリチ
    ップのそれぞれに対応して形成された複数の基板用パッ
    ドを有し、 前記メモリチップは、前記モジュール基板上の複数の前
    記基板用パッドのそれぞれに対応した位置に形成された
    複数のチップ用パッドを有し、 対応する前記基板用パッドと前記チップ用パッドのそれ
    ぞれを導電性材料を介して接合したことを特徴とするメ
    モリモジュール。
  10. 【請求項１０】 請求項１〜９のいずれかにおいて、 前記半導体ウエハに形成された前記メモリチップを、２
    個以上を単位として切り出して前記モジュール基板に実
    装したことを特徴とするメモリモジュール。
  11. 【請求項１１】 請求項１０において、 前記半導体ウエハには、それぞれの長辺に沿って少なく
    とも一列に並んだ複数のチップ用パッドを有する長方形
    形状の複数個の前記メモリチップが形成されており、 前記長方形形状の長辺を介して隣接した複数の前記メモ
    リチップを単位として前記半導体ウエハから切り出すこ
    とを特徴とするメモリモジュール。
  12. 【請求項１２】 請求項１０において、 前記半導体ウエハには、それぞれの長辺に沿って少なく
    とも一列に並んだ複数のチップ用パッドを有する長方形
    形状の複数個の前記メモリチップが形成されており、 前記長方形形状の短辺を介して隣接した複数の前記メモ
    リチップを単位として前記半導体ウエハから切り出すこ
    とを特徴とするメモリモジュール。
  13. 【請求項１３】 請求項１０〜１２のいずれかにおい
    て、 複数個を単位として切り出された前記メモリチップを、
    ボンディングワイヤを用いて前記モジュール基板に実装
    したことを特徴とするメモリモジュール。
  14. 【請求項１４】 請求項１０〜１２のいずれかにおい
    て、 前記モジュール基板は、複数個を単位として切り出され
    た前記メモリチップに対応して形成された複数の基板用
    パッドを有し、 前記メモリチップは、前記モジュール基板上の複数の前
    記基板用パッドのそれぞれに対応した位置に形成された
    複数のチップ用パッドを有し、 対応する前記基板用パッドと前記チップ用パッドのそれ
    ぞれを導電性材料を介して接合したことを特徴とするメ
    モリモジュール。
  15. 【請求項１５】 請求項１〜１４のいずれかにおいて、 長方形形状の前記モジュール基板の対向する少なくとも
    １組の二辺に沿って、前記モジュール基板の厚み方向に
    複数の凹部を形成し、これら凹部とその周辺の前記メモ
    リチップ実装面を導電性材料で形成することにより、前
    記凹部を前記外部接続端子として用いることを特徴とす
    るメモリモジュール。
  16. 【請求項１６】 請求項１〜１４のいずれかにおいて、 前記モジュール基板の一方の面であって、前記メモリチ
    ップ実装面と反対側の面に、前記外部接続端子を設けた
    ことを特徴とするメモリモジュール。
  17. 【請求項１７】 請求項１〜１６のいずれかにおいて、 前記モジュール基板に設けられた複数の前記外部接続端
    子に含まれるアドレス端子の数を、前記メモリチップの
    アドレス端子の数と同じにしたことを特徴とするメモリ
    モジュール。
  18. 【請求項１８】 請求項１〜１７のいずれかにおいて、 前記メモリチップのそれぞれは、ライトイネーブル端
    子、アウトプットイネーブル端子、ＲＡＳ端子およびＣ
    ＡＳ端子を含む複数の制御端子を備えており、これら制
    御端子のうち前記ＣＡＳ端子以外の制御端子を各メモリ
    チップ間で共通に接続したことを特徴とするメモリモジ
    ュール。
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