JPH1131781A - メモリモジュールおよびメモリシステム - Google Patents
メモリモジュールおよびメモリシステムInfo
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- JPH1131781A JPH1131781A JP9235362A JP23536297A JPH1131781A JP H1131781 A JPH1131781 A JP H1131781A JP 9235362 A JP9235362 A JP 9235362A JP 23536297 A JP23536297 A JP 23536297A JP H1131781 A JPH1131781 A JP H1131781A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
Abstract
(57)【要約】
【課題】 複数のメモリチップをモジュール化した場合
に、モジュール基板のそりを低減することができるメモ
リモジュールおよびメモリシステムを提供すること。 【解決手段】 メモリモジュール１０は、モジュール基
板２と半導体ウエハから切り出された４個のメモリ用ベ
アチップ１とを含んでいる。モジュール基板２の一方の
面には、４個のメモリ用ベアチップ１が実装されてお
り、さらにそれらを覆うように樹脂６が形成されてい
る。また、モジュール基板２の他方の面には、接着剤１
５が塗布されている。接着剤１５によってメモリモジュ
ール１０とＳＯ−ＤＩＭＭ基板１１とが固着される。
に、モジュール基板のそりを低減することができるメモ
リモジュールおよびメモリシステムを提供すること。 【解決手段】 メモリモジュール１０は、モジュール基
板２と半導体ウエハから切り出された４個のメモリ用ベ
アチップ１とを含んでいる。モジュール基板２の一方の
面には、４個のメモリ用ベアチップ１が実装されてお
り、さらにそれらを覆うように樹脂６が形成されてい
る。また、モジュール基板２の他方の面には、接着剤１
５が塗布されている。接着剤１５によってメモリモジュ
ール１０とＳＯ−ＤＩＭＭ基板１１とが固着される。
Description
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ（パソコン）等に使用されるメモリモジュールお
よびメモリシステムに関する。
ュータ（パソコン）等に使用されるメモリモジュールお
よびメモリシステムに関する。
【０００２】
【従来の技術】半導体ウエハから切り出されたメモリ用
ベアチップやプロセッサ用ベアチップは、パッケージン
グされた状態でプリント基板等に実装されるのが一般的
である。ところが、パッケージの外形寸法は、各種のベ
アチップ自体のサイズに比べてかなり大きいため、プリ
ント基板等に実装可能なメモリパッケージ等の数には一
定の制限がある。
ベアチップやプロセッサ用ベアチップは、パッケージン
グされた状態でプリント基板等に実装されるのが一般的
である。ところが、パッケージの外形寸法は、各種のベ
アチップ自体のサイズに比べてかなり大きいため、プリ
ント基板等に実装可能なメモリパッケージ等の数には一
定の制限がある。
【０００３】一方、最近では、複数のベアチップをパッ
ケージング基板とほぼ同サイズの基板上に実装したマル
チチップモジュール（ＭＣＭ）が普及しつつある。この
マルチチップモジュールを用いることによって、実装
面積の小型・軽量化、高密度配線、ベアチップ実装に
よる高性能・高速化、高信頼性の確保等が可能にな
る。
ケージング基板とほぼ同サイズの基板上に実装したマル
チチップモジュール（ＭＣＭ）が普及しつつある。この
マルチチップモジュールを用いることによって、実装
面積の小型・軽量化、高密度配線、ベアチップ実装に
よる高性能・高速化、高信頼性の確保等が可能にな
る。
【０００４】
【発明が解決しようとする課題】ところで、上述したマ
ルチチップモジュールに用いられるモジュール基板は、
小型・軽量化のために基板厚を薄くする場合がある。
ルチチップモジュールに用いられるモジュール基板は、
小型・軽量化のために基板厚を薄くする場合がある。
【０００５】基板厚が薄いモジュール基板に対して、例
えばモジュール基板をプリント配線板に実装する工程に
おけるリフロー半田付けによって加熱・冷却がされると
モジュール基板にそりが生じやすくなる。モジュール基
板にそりが生じるとベアチップのボンディング不良やモ
ジュール基板の接続不良等が生じるおそれがある。
えばモジュール基板をプリント配線板に実装する工程に
おけるリフロー半田付けによって加熱・冷却がされると
モジュール基板にそりが生じやすくなる。モジュール基
板にそりが生じるとベアチップのボンディング不良やモ
ジュール基板の接続不良等が生じるおそれがある。
【０００６】本発明は、このような点に鑑みて創作され
たものであり、その目的は、複数のメモリチップをモジ
ュール化した場合に、モジュール基板のそりを低減する
ことができるメモリモジュールおよびメモリシステムを
提供することにある。
たものであり、その目的は、複数のメモリチップをモジ
ュール化した場合に、モジュール基板のそりを低減する
ことができるメモリモジュールおよびメモリシステムを
提供することにある。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、本発明のメモリモジュールは、マルチチップモ
ジュールとして構成されており、モジュール基板の一方
の面に半導体ウエハから切り出された複数のメモリチッ
プが実装され、他方の面に接着剤が塗布されており、接
着剤が塗布されたメモリモジュールの一方の面とメモリ
モジュールが実装される他の基板の一方の面とが固着さ
れた後でリフロー半田付け等の後工程が行われる。この
ように、メモリモジュールの一方の面が他の基板に接着
剤で固着されているため、その後のモジュール基板のそ
りの発生を抑えることができ、メモリチップのボンディ
ング不良やモジュール基板の接続不良等の発生を防止す
ることができる。
ために、本発明のメモリモジュールは、マルチチップモ
ジュールとして構成されており、モジュール基板の一方
の面に半導体ウエハから切り出された複数のメモリチッ
プが実装され、他方の面に接着剤が塗布されており、接
着剤が塗布されたメモリモジュールの一方の面とメモリ
モジュールが実装される他の基板の一方の面とが固着さ
れた後でリフロー半田付け等の後工程が行われる。この
ように、メモリモジュールの一方の面が他の基板に接着
剤で固着されているため、その後のモジュール基板のそ
りの発生を抑えることができ、メモリチップのボンディ
ング不良やモジュール基板の接続不良等の発生を防止す
ることができる。
【０００８】また、本発明のメモリシステムは、複数の
メモリチップが実装されたメモリモジュールとプリント
配線板とが接着剤によって固着されている。特に、メモ
リモジュールとプリント配線板との固着は、メモリモジ
ュール側に接着剤を塗布しておくか、あるいは、プリン
ト配線板側に接着剤を塗布しておくかして、メモリモジ
ュールのメモリチップが実装されていない面とプリント
配線板のメモリモジュールが実装される面とを対向させ
て接着することによって行われる。このように接着剤で
貼り合わせることにより、後工程で生じるモジュール基
板のそりを抑えることができ、メモリモジュール上のメ
モリチップのボンディング不良やメモリモジュールとプ
リント配線板との接続不良等の発生を防止することがで
きる。
メモリチップが実装されたメモリモジュールとプリント
配線板とが接着剤によって固着されている。特に、メモ
リモジュールとプリント配線板との固着は、メモリモジ
ュール側に接着剤を塗布しておくか、あるいは、プリン
ト配線板側に接着剤を塗布しておくかして、メモリモジ
ュールのメモリチップが実装されていない面とプリント
配線板のメモリモジュールが実装される面とを対向させ
て接着することによって行われる。このように接着剤で
貼り合わせることにより、後工程で生じるモジュール基
板のそりを抑えることができ、メモリモジュール上のメ
モリチップのボンディング不良やメモリモジュールとプ
リント配線板との接続不良等の発生を防止することがで
きる。
【０００９】
【発明の実施の形態】以下、本発明を適用したメモリモ
ジュールについて、図面を参照しながら具体的に説明す
る。
ジュールについて、図面を参照しながら具体的に説明す
る。
【００１０】図１は一実施形態のメモリモジュールの概
略を示す図であり、図１（ａ）は基板の一方の面を、図
１（ｂ）は他方の面をそれぞれ示している。図２は図１
（ａ）のＡ−Ａ′線断面図である。図１（ａ）に示すよ
うに、メモリモジュール１０は、半導体ウエハから個別
に切り出された４個のメモリチップとしてのメモリ用ベ
アチップ１をモジュール基板２上にワイヤボンディング
によってＣＯＢ（ChipOn Board ）実装したものであ
る。各メモリ用ベアチップ１は、例えば４Ｍ×４ビット
構成であって１６Ｍビットのメモリ容量を有するＤＲＡ
Ｍであり、いずれのメモリ用ベアチップ１も長方形形状
をしており、その長辺に平行に中央一列に複数のチップ
用パッドとしてのパッド３が形成されている。また、図
１（ｂ）に示すようにメモリモジュール１０の他方の面
には、接着剤１５が塗布されている。接着剤１５は、メ
モリ用ベアチップ１の実装面とは反対の面であって、少
なくとも外部接続端子８を除く領域に塗布されている。
略を示す図であり、図１（ａ）は基板の一方の面を、図
１（ｂ）は他方の面をそれぞれ示している。図２は図１
（ａ）のＡ−Ａ′線断面図である。図１（ａ）に示すよ
うに、メモリモジュール１０は、半導体ウエハから個別
に切り出された４個のメモリチップとしてのメモリ用ベ
アチップ１をモジュール基板２上にワイヤボンディング
によってＣＯＢ（ChipOn Board ）実装したものであ
る。各メモリ用ベアチップ１は、例えば４Ｍ×４ビット
構成であって１６Ｍビットのメモリ容量を有するＤＲＡ
Ｍであり、いずれのメモリ用ベアチップ１も長方形形状
をしており、その長辺に平行に中央一列に複数のチップ
用パッドとしてのパッド３が形成されている。また、図
１（ｂ）に示すようにメモリモジュール１０の他方の面
には、接着剤１５が塗布されている。接着剤１５は、メ
モリ用ベアチップ１の実装面とは反対の面であって、少
なくとも外部接続端子８を除く領域に塗布されている。
【００１１】モジュール基板２は、プリント配線板とし
てのＳＯ−ＤＩＭＭ（Small Outline Dual Inline Memo
ry Module ）基板に実装可能な外形寸法を有しており、
モジュール基板２の中央付近には長手方向に平行にほぼ
一列に複数の基板用パッドとしてのパッド４が形成され
ている。これらのパッド４を挟んで両側に２個ずつメモ
リ用ベアチップ１が実装され、モジュール基板２のパッ
ド４の並ぶ方向と各メモリ用ベアチップ１のパッド３の
並ぶ方向はほぼ平行になっている。換言すれば、互いの
長辺が隣接するように配置された２つのメモリ用ベアチ
ップ１の間に、それぞれのパッド３と並行するように、
モジュール基板２上に複数のパッド４が形成されてい
る。
てのＳＯ−ＤＩＭＭ（Small Outline Dual Inline Memo
ry Module ）基板に実装可能な外形寸法を有しており、
モジュール基板２の中央付近には長手方向に平行にほぼ
一列に複数の基板用パッドとしてのパッド４が形成され
ている。これらのパッド４を挟んで両側に２個ずつメモ
リ用ベアチップ１が実装され、モジュール基板２のパッ
ド４の並ぶ方向と各メモリ用ベアチップ１のパッド３の
並ぶ方向はほぼ平行になっている。換言すれば、互いの
長辺が隣接するように配置された２つのメモリ用ベアチ
ップ１の間に、それぞれのパッド３と並行するように、
モジュール基板２上に複数のパッド４が形成されてい
る。
【００１２】モジュール基板２のパッド４とメモリ用ベ
アチップ１のパッド３は、それぞれボンディングワイヤ
５により接続されている。ボンディングワイヤ５は、図
１に示すように、パッド４の両側に位置するメモリ用ベ
アチップ１から引き出され、各ボンディングワイヤ５の
形状や長さはほぼ同じになっている。
アチップ１のパッド３は、それぞれボンディングワイヤ
５により接続されている。ボンディングワイヤ５は、図
１に示すように、パッド４の両側に位置するメモリ用ベ
アチップ１から引き出され、各ボンディングワイヤ５の
形状や長さはほぼ同じになっている。
【００１３】パッド４は、２個のメモリ用ベアチップ１
で挟まれた領域に一列あるいは二列に並ぶようにされて
おり、一列に並んだパッド４には両側のメモリ用ベアチ
ップ１から延びたボンディングワイヤ５が共通に接続さ
れている。アドレス端子や各種の制御端子のように各メ
モリ用ベアチップ１で共通に接続される端子について
は、モジュール基板２上のパッド４に２本のボンディン
グワイヤ５を接続することでパッド４の共用化を図って
おり、パッド４の総数を全メモリ用ベアチップ１のパッ
ド３の総数よりも少なくすることができる。また、一部
のパッド４に２本のボンディングワイヤ５を接続するこ
とにより、この共通のパッド４を介して２本のボンディ
ングワイヤ５同士の接続も同時に行うことができるた
め、モジュール基板２内の配線量を少なくすることがで
きる。
で挟まれた領域に一列あるいは二列に並ぶようにされて
おり、一列に並んだパッド４には両側のメモリ用ベアチ
ップ１から延びたボンディングワイヤ５が共通に接続さ
れている。アドレス端子や各種の制御端子のように各メ
モリ用ベアチップ１で共通に接続される端子について
は、モジュール基板２上のパッド４に２本のボンディン
グワイヤ５を接続することでパッド４の共用化を図って
おり、パッド４の総数を全メモリ用ベアチップ１のパッ
ド３の総数よりも少なくすることができる。また、一部
のパッド４に２本のボンディングワイヤ５を接続するこ
とにより、この共通のパッド４を介して２本のボンディ
ングワイヤ５同士の接続も同時に行うことができるた
め、モジュール基板２内の配線量を少なくすることがで
きる。
【００１４】また、ボンディングワイヤ５を接続する
際、ボンディングワイヤ５の高さが低すぎてその一部が
メモリ用ベアチップ１の端部に接触すると、短絡や熱に
よる断線等の原因となり、逆にボンディングワイヤ５と
メモリ用ベアチップ１との距離を離しすぎるとメモリモ
ジュール１０の高さが高くなりすぎるため、ボンディン
グワイヤ５がメモリ用ベアチップ１に接触しないぎりぎ
りの高さでワイヤボンディングを行うことが望ましい。
際、ボンディングワイヤ５の高さが低すぎてその一部が
メモリ用ベアチップ１の端部に接触すると、短絡や熱に
よる断線等の原因となり、逆にボンディングワイヤ５と
メモリ用ベアチップ１との距離を離しすぎるとメモリモ
ジュール１０の高さが高くなりすぎるため、ボンディン
グワイヤ５がメモリ用ベアチップ１に接触しないぎりぎ
りの高さでワイヤボンディングを行うことが望ましい。
【００１５】ところで、本実施形態のメモリモジュール
１０は、図２に示すように、ワイヤボンディングされた
メモリ用ベアチップ１の上面を樹脂６で覆って断線等の
防止を図っている。樹脂６を厚く形成すると、メモリモ
ジュール１０の高さが高くなりすぎるため、モジュール
基板２の外周近傍に所定高さの封止枠７を取り付け、こ
の封止枠７の内部に樹脂６を流し込み、樹脂厚が封止枠
７の高さに一致するようにしている。これにより、メモ
リモジュール１０の高さのばらつきを確実に抑えること
ができる。
１０は、図２に示すように、ワイヤボンディングされた
メモリ用ベアチップ１の上面を樹脂６で覆って断線等の
防止を図っている。樹脂６を厚く形成すると、メモリモ
ジュール１０の高さが高くなりすぎるため、モジュール
基板２の外周近傍に所定高さの封止枠７を取り付け、こ
の封止枠７の内部に樹脂６を流し込み、樹脂厚が封止枠
７の高さに一致するようにしている。これにより、メモ
リモジュール１０の高さのばらつきを確実に抑えること
ができる。
【００１６】また、本実施形態のメモリモジュール１０
は、いわゆるＬＣＣ（Leadless Chip Carrier ）方式に
よってＳＯ−ＤＩＭＭ基板などの各種の基板に実装され
る。図３は、図１に示したメモリモジュール１０の一部
分を示す斜視図である。同図に示すように、モジュール
基板２の外側面には、凹部形状に形成された外部接続端
子８が設けられ、これらの外部接続端子８はモジュール
基板２表面あるいは内側に形成された配線パターン９を
介してモジュール基板表面のパッド４と電気的に接続さ
れている。また、これらの外部接続端子８の凹部に半田
を流し込むことにより、ＳＯ−ＤＩＭＭ基板等との間の
電気的な接続を行っている。
は、いわゆるＬＣＣ（Leadless Chip Carrier ）方式に
よってＳＯ−ＤＩＭＭ基板などの各種の基板に実装され
る。図３は、図１に示したメモリモジュール１０の一部
分を示す斜視図である。同図に示すように、モジュール
基板２の外側面には、凹部形状に形成された外部接続端
子８が設けられ、これらの外部接続端子８はモジュール
基板２表面あるいは内側に形成された配線パターン９を
介してモジュール基板表面のパッド４と電気的に接続さ
れている。また、これらの外部接続端子８の凹部に半田
を流し込むことにより、ＳＯ−ＤＩＭＭ基板等との間の
電気的な接続を行っている。
【００１７】次に、メモリモジュール１０をプリント配
線板としてのＳＯ−ＤＩＭＭ基板１１に実装したメモリ
システム２０について説明する。図４は、本実施形態の
メモリモジュール１０を実装したメモリシステム２０を
示す図である。同図のメモリシステム２０は、ＳＯ−Ｄ
ＩＭＭの規格に沿った外形寸法を有しており、ＳＯ−Ｄ
ＩＭＭ基板１１の両面に上述したメモリモジュール１０
が２個ずつ実装されており、これらのメモリモジュール
１０の間には、ノイズ除去用のコンデンサ１２が実装さ
れている。また一方の面には、コントローラ１３が実装
されている。コンデンサ１２は２個のメモリ用ベアチッ
プ１に対して１個の割合で設けられている。コントロー
ラ１３は各メモリ用ベアチップの動作チェックを行って
いる。
線板としてのＳＯ−ＤＩＭＭ基板１１に実装したメモリ
システム２０について説明する。図４は、本実施形態の
メモリモジュール１０を実装したメモリシステム２０を
示す図である。同図のメモリシステム２０は、ＳＯ−Ｄ
ＩＭＭの規格に沿った外形寸法を有しており、ＳＯ−Ｄ
ＩＭＭ基板１１の両面に上述したメモリモジュール１０
が２個ずつ実装されており、これらのメモリモジュール
１０の間には、ノイズ除去用のコンデンサ１２が実装さ
れている。また一方の面には、コントローラ１３が実装
されている。コンデンサ１２は２個のメモリ用ベアチッ
プ１に対して１個の割合で設けられている。コントロー
ラ１３は各メモリ用ベアチップの動作チェックを行って
いる。
【００１８】ＳＯ−ＤＩＭＭ基板１１へのメモリモジュ
ール１０の実装は、接着剤１５が塗布されたメモリモジ
ュール１０の一方の面とメモリモジュール１０が実装さ
れるＳＯ−ＤＩＭＭ基板１１の一方の面とが接着剤１５
によって固着された後に、メモリモジュール１０がＳＯ
−ＤＩＭＭ基板１１に半田付けされることによって行わ
れる。メモリモジュール１０の一方の面への接着剤１５
の塗布は、モジュール基板２にメモリチップ１が実装さ
れ、樹脂６で封止された後であって、メモリモジュール
１０がＳＯ−ＤＩＭＭ基板１１に実装される前に行われ
る。
ール１０の実装は、接着剤１５が塗布されたメモリモジ
ュール１０の一方の面とメモリモジュール１０が実装さ
れるＳＯ−ＤＩＭＭ基板１１の一方の面とが接着剤１５
によって固着された後に、メモリモジュール１０がＳＯ
−ＤＩＭＭ基板１１に半田付けされることによって行わ
れる。メモリモジュール１０の一方の面への接着剤１５
の塗布は、モジュール基板２にメモリチップ１が実装さ
れ、樹脂６で封止された後であって、メモリモジュール
１０がＳＯ−ＤＩＭＭ基板１１に実装される前に行われ
る。
【００１９】また、メモリモジュール１０をＬＣＣ方式
によってＳＯ−ＤＩＭＭ基板１１に半田付けする方法と
しては、一般的にリフロー半田付け法が用いられてい
る。リフロー半田付け法は、半田付け部にあらかじめ半
田をペーストしておき、これを赤外線、熱風、レーザ等
の熱源で溶かして半田付けする方法である。メモリモジ
ュール１０をＳＯ−ＤＩＭＭ基板１１にリフロー半田付
け法によって半田付けする場合には、まずＳＯ−ＤＩＭ
Ｍ基板１１上の半田付け部に半田ペーストを塗布してお
き、その後ＳＯ−ＤＩＭＭ基板１１にメモリモジュール
が固着される。メモリモジュール１０が固着されたプリ
ント配線板全体が熱源で加熱されることによって半田付
けが行われる。このため、メモリモジュール１０に含ま
れるモジュール基板２も加熱されることになる。
によってＳＯ−ＤＩＭＭ基板１１に半田付けする方法と
しては、一般的にリフロー半田付け法が用いられてい
る。リフロー半田付け法は、半田付け部にあらかじめ半
田をペーストしておき、これを赤外線、熱風、レーザ等
の熱源で溶かして半田付けする方法である。メモリモジ
ュール１０をＳＯ−ＤＩＭＭ基板１１にリフロー半田付
け法によって半田付けする場合には、まずＳＯ−ＤＩＭ
Ｍ基板１１上の半田付け部に半田ペーストを塗布してお
き、その後ＳＯ−ＤＩＭＭ基板１１にメモリモジュール
が固着される。メモリモジュール１０が固着されたプリ
ント配線板全体が熱源で加熱されることによって半田付
けが行われる。このため、メモリモジュール１０に含ま
れるモジュール基板２も加熱されることになる。
【００２０】このように、一方の面に接着剤１５を塗布
したメモリモジュール１０をＳＯ−ＤＩＭＭ基板１１に
固着することにより、その後の実装工程でリフロー半田
付け等によってメモリモジュール１０が加熱・冷却され
た場合であっても、メモリモジュール１０のモジュール
基板２に生じるそりを防止することができる。したがっ
て、モジュール基板２のそりに起因するメモリ用ベアチ
ップ１上のパッド３とモジュール基板２上のパッド４と
を接続するワイヤボンディング５とのボンディング不良
や、メモリモジュール１０とＳＯ−ＤＩＭＭ基板１１と
の間の接続不良等の発生を防止することができる。
したメモリモジュール１０をＳＯ−ＤＩＭＭ基板１１に
固着することにより、その後の実装工程でリフロー半田
付け等によってメモリモジュール１０が加熱・冷却され
た場合であっても、メモリモジュール１０のモジュール
基板２に生じるそりを防止することができる。したがっ
て、モジュール基板２のそりに起因するメモリ用ベアチ
ップ１上のパッド３とモジュール基板２上のパッド４と
を接続するワイヤボンディング５とのボンディング不良
や、メモリモジュール１０とＳＯ−ＤＩＭＭ基板１１と
の間の接続不良等の発生を防止することができる。
【００２１】また、接着剤１５を用いずにメモリモジュ
ール１０を実装した場合にはモジュール基板２の伸縮の
度合い、特に長手方向の伸縮の度合いが大きいため、モ
ジュール基板２の短辺に設けられた外部接続端子８を半
田付けした場合には、各外部接続端子８の接合点に過大
な応力が加わって半田付け部分が剥離し、接続不良が生
じるおそれがある。ところが、本実施形態のメモリモジ
ュール１０は、ＳＯ−ＤＩＭＭ基板１１との間が接着剤
１５を介して固着されており、上述したモジュール基板
２との伸張の度合いが軽減されるため、このようなモジ
ュール基板２の伸張による接続不良の発生を軽減するこ
とができる。
ール１０を実装した場合にはモジュール基板２の伸縮の
度合い、特に長手方向の伸縮の度合いが大きいため、モ
ジュール基板２の短辺に設けられた外部接続端子８を半
田付けした場合には、各外部接続端子８の接合点に過大
な応力が加わって半田付け部分が剥離し、接続不良が生
じるおそれがある。ところが、本実施形態のメモリモジ
ュール１０は、ＳＯ−ＤＩＭＭ基板１１との間が接着剤
１５を介して固着されており、上述したモジュール基板
２との伸張の度合いが軽減されるため、このようなモジ
ュール基板２の伸張による接続不良の発生を軽減するこ
とができる。
【００２２】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。
【００２３】例えば、上述した実施形態のメモリモジュ
ールでは、図１（ｂ）に示すようにメモリモジュールの
一方の面上であって、外部接続端子８を除く領域に接着
剤１５を塗布したが、例えば図５（ａ）に示すようにメ
モリモジュール１０の一方の面に、長辺方向に平行に複
数列をなすように接着材１５を塗布してもよい。また、
図５（ｂ）に示すようにメモリモジュール１０の一方の
面に、長辺方向に垂直に複数列をなすように接着剤１５
を塗布してもよい。また、図５（ｃ）に示すようにメモ
リモジュール１０の一方の面に、所定間隔をおいて複数
箇所に接着材１５を塗布してもよい。このように、塗布
する接着剤１５の形状と位置は適宜変更が可能である。
ールでは、図１（ｂ）に示すようにメモリモジュールの
一方の面上であって、外部接続端子８を除く領域に接着
剤１５を塗布したが、例えば図５（ａ）に示すようにメ
モリモジュール１０の一方の面に、長辺方向に平行に複
数列をなすように接着材１５を塗布してもよい。また、
図５（ｂ）に示すようにメモリモジュール１０の一方の
面に、長辺方向に垂直に複数列をなすように接着剤１５
を塗布してもよい。また、図５（ｃ）に示すようにメモ
リモジュール１０の一方の面に、所定間隔をおいて複数
箇所に接着材１５を塗布してもよい。このように、塗布
する接着剤１５の形状と位置は適宜変更が可能である。
【００２４】また、上述した実施形態のメモリシステム
２０では、メモリモジュール１０側に接着剤１５を塗布
しておいてＳＯ−ＤＩＭＭ基板１１に接着したが、ＳＯ
−ＤＩＭＭ基板１１側に接着剤１５を塗布しておいてメ
モリモジュール１０と接着してもよい。ＳＯ−ＤＩＭＭ
基板１１に接着剤１５を塗布する場合においても、塗布
する接着剤１５の形状や位置は適宜変更が可能である。
２０では、メモリモジュール１０側に接着剤１５を塗布
しておいてＳＯ−ＤＩＭＭ基板１１に接着したが、ＳＯ
−ＤＩＭＭ基板１１側に接着剤１５を塗布しておいてメ
モリモジュール１０と接着してもよい。ＳＯ−ＤＩＭＭ
基板１１に接着剤１５を塗布する場合においても、塗布
する接着剤１５の形状や位置は適宜変更が可能である。
【００２５】また、上述した実施形態では、モジュール
基板２あるいはＳＯ−ＤＩＭＭ基板１１に接着剤１５を
塗布するようにしたが、接着剤１５を塗布する代わり
に、吹き付け等の方法を用いてモジュール基板２やＳＯ
−ＤＩＭＭ基板１１の表面に接着剤１５を形成するよう
にしてもよい。
基板２あるいはＳＯ−ＤＩＭＭ基板１１に接着剤１５を
塗布するようにしたが、接着剤１５を塗布する代わり
に、吹き付け等の方法を用いてモジュール基板２やＳＯ
−ＤＩＭＭ基板１１の表面に接着剤１５を形成するよう
にしてもよい。
【００２６】また、上述した実施形態のメモリモジュー
ル１０では、半導体ウエハ上に形成されたメモリ用ベア
チップ１を１個単位で切り出す例を説明したが、切り出
す単位は２個以上であってもよい。パッド３が２列以上
に並ぶように複数個単位で切り出してメモリモジュール
１０のモジュール基板２に実装すれば、さらに実装面積
を小さくでき、メモリモジュール１０の外形寸法をさら
に小さくできる。また、複数個組にして切り出すと、モ
ジュール基板２に実装する際の位置決めが楽になり、半
導体ウエハの切り出しの手間も省ける。
ル１０では、半導体ウエハ上に形成されたメモリ用ベア
チップ１を１個単位で切り出す例を説明したが、切り出
す単位は２個以上であってもよい。パッド３が２列以上
に並ぶように複数個単位で切り出してメモリモジュール
１０のモジュール基板２に実装すれば、さらに実装面積
を小さくでき、メモリモジュール１０の外形寸法をさら
に小さくできる。また、複数個組にして切り出すと、モ
ジュール基板２に実装する際の位置決めが楽になり、半
導体ウエハの切り出しの手間も省ける。
【００２７】図６（ａ）、図６（ｂ）はいずれも２個の
メモリ用ベアチップ１を単位として半導体ウエハから切
り出す例を示しており、図６（ａ）は長方形形状のメモ
リ用ベアチップ１の長辺を介して隣接するように配置さ
れている２個のメモリ用ベアチップ１を切り出しの単位
とする例を、図６（ｂ）はメモリ用ベアチップ１の短辺
を介して隣接するように配置されている２個のメモリ用
ベアチップ１を切り出しの単位とする例を示している。
図６（ｂ）のような切り出しを行った場合は図１と同様
にモジュール基板２の中央付近にパッド４を形成すれば
よいが、図６（ａ）のような切り出しを行った場合はモ
ジュール基板２の外側にパッド４を形成する必要があ
る。
メモリ用ベアチップ１を単位として半導体ウエハから切
り出す例を示しており、図６（ａ）は長方形形状のメモ
リ用ベアチップ１の長辺を介して隣接するように配置さ
れている２個のメモリ用ベアチップ１を切り出しの単位
とする例を、図６（ｂ）はメモリ用ベアチップ１の短辺
を介して隣接するように配置されている２個のメモリ用
ベアチップ１を切り出しの単位とする例を示している。
図６（ｂ）のような切り出しを行った場合は図１と同様
にモジュール基板２の中央付近にパッド４を形成すれば
よいが、図６（ａ）のような切り出しを行った場合はモ
ジュール基板２の外側にパッド４を形成する必要があ
る。
【００２８】また、図１では、一列に並んだ複数のパッ
ド３を有するメモリ用ベアチップ１を実装する例を説明
したが、複数列に並んだ複数のパッド３を有するメモリ
用ベアチップを用いてメモリモジュールを構成してもよ
い。
ド３を有するメモリ用ベアチップ１を実装する例を説明
したが、複数列に並んだ複数のパッド３を有するメモリ
用ベアチップを用いてメモリモジュールを構成してもよ
い。
【００２９】図７は、中央近傍に二列に並んだ複数のパ
ッド３を有するメモリ用ベアチップ１ａを用いて構成さ
れたメモリモジュール１０ａの平面図である。同図に示
すように、この場合には、図１に示したメモリモジュー
ル１０とは異なり、モジュール基板２ａの外周側にもパ
ッド４を形成することが望ましい。また、モジュール基
板２ａの中央付近に形成されたパッド４に対しては、図
１と同様に両側のメモリ用ベアチップから交互にボンデ
ィングワイヤ５を引き出すことにより高密度実装が可能
となる。また、各メモリ用ベアチップ１ａの中央近傍に
二列に複数のパッド３を形成するのではなく、図８に示
すように、各メモリ用ベアチップの外縁付近に二列にパ
ッド３を形成するようにしてもよい。
ッド３を有するメモリ用ベアチップ１ａを用いて構成さ
れたメモリモジュール１０ａの平面図である。同図に示
すように、この場合には、図１に示したメモリモジュー
ル１０とは異なり、モジュール基板２ａの外周側にもパ
ッド４を形成することが望ましい。また、モジュール基
板２ａの中央付近に形成されたパッド４に対しては、図
１と同様に両側のメモリ用ベアチップから交互にボンデ
ィングワイヤ５を引き出すことにより高密度実装が可能
となる。また、各メモリ用ベアチップ１ａの中央近傍に
二列に複数のパッド３を形成するのではなく、図８に示
すように、各メモリ用ベアチップの外縁付近に二列にパ
ッド３を形成するようにしてもよい。
【００３０】また、図７および図８では、長方形形状を
有するメモリ用ベアチップの長辺に平行に二列に複数の
パッド３を形成したが、図９に示すように、短辺に沿っ
た外縁近傍に二列に複数のパッド３を形成するようにし
てもよい。また、図１０に示すように、各メモリ用ベア
チップの短辺に平行となるように中央近傍に二列に複数
のパッド３を形成するようにしてもよい。この場合に
は、複数のパッド３が並ぶ方向と垂直方向にボンディン
グワイヤ５を引き出さずに、図１０に示すようにパッド
３の近傍に向けてボンディングワイヤ５を引き出すこと
が望ましい。あるいは、メモリ用ベアチップの長辺の長
さによっては、図１１に示すように、複数のパッド３が
並ぶ方向と垂直方向にボンディングワイヤ５を引き出す
ようにしてもよい。また、図１２に示すように、４個の
メモリ用ベアチップ１を同一方向に一列に並べて配置し
てメモリモジュールを構成してもよい。
有するメモリ用ベアチップの長辺に平行に二列に複数の
パッド３を形成したが、図９に示すように、短辺に沿っ
た外縁近傍に二列に複数のパッド３を形成するようにし
てもよい。また、図１０に示すように、各メモリ用ベア
チップの短辺に平行となるように中央近傍に二列に複数
のパッド３を形成するようにしてもよい。この場合に
は、複数のパッド３が並ぶ方向と垂直方向にボンディン
グワイヤ５を引き出さずに、図１０に示すようにパッド
３の近傍に向けてボンディングワイヤ５を引き出すこと
が望ましい。あるいは、メモリ用ベアチップの長辺の長
さによっては、図１１に示すように、複数のパッド３が
並ぶ方向と垂直方向にボンディングワイヤ５を引き出す
ようにしてもよい。また、図１２に示すように、４個の
メモリ用ベアチップ１を同一方向に一列に並べて配置し
てメモリモジュールを構成してもよい。
【００３１】また、図１３に示すように、複数本を単位
として交互にボンディングワイヤ５を引き出してメモリ
モジュール１０ｂを構成したり、図１４に示すように、
ボンディングワイヤ５をパッド４の両側に位置するメモ
リ用ベアチップ１から交互に引き出してメモリモジュー
ル１０ｃを構成してもよい。
として交互にボンディングワイヤ５を引き出してメモリ
モジュール１０ｂを構成したり、図１４に示すように、
ボンディングワイヤ５をパッド４の両側に位置するメモ
リ用ベアチップ１から交互に引き出してメモリモジュー
ル１０ｃを構成してもよい。
【００３２】また、図１では、モジュール基板２上にパ
ッド４の一部を一列に形成した例を説明したが、パッド
４を二列以上に形成してもよい。図１５はモジュール基
板２上に二列にパッド４を形成し（以下、パッド列と呼
ぶ）、これらのパッド列を挟んで両側にメモリ用ベアチ
ップ１を実装した例を示している。
ッド４の一部を一列に形成した例を説明したが、パッド
４を二列以上に形成してもよい。図１５はモジュール基
板２上に二列にパッド４を形成し（以下、パッド列と呼
ぶ）、これらのパッド列を挟んで両側にメモリ用ベアチ
ップ１を実装した例を示している。
【００３３】また、図１では、４個のメモリ用ベアチッ
プ１を含んでメモリモジュール１０を構成する例を説明
したが、メモリモジュール１０に実装されるメモリ用ベ
アチップ１の数は４個に限定されるものではなく、２個
以上であれば特に制限はない。ただし、あまりに多くの
メモリ用ベアチップ１を実装すると、メモリモジュール
１０の不良率が高くなるおそれがある。したがって、実
装するメモリ用ベアチップ１のビット数やメモリ容量を
考慮に入れ、また何ビット構成のメモリモジュール１０
を製造するかによって実装するメモリ用ベアチップ１の
数を決定するのが望ましい。通常のコンピュータ機器
は、メモリ容量を４の倍数で管理することが多いため、
モジュール基板に実装するメモリ用ベアチップ１の数も
偶数個が望ましい。
プ１を含んでメモリモジュール１０を構成する例を説明
したが、メモリモジュール１０に実装されるメモリ用ベ
アチップ１の数は４個に限定されるものではなく、２個
以上であれば特に制限はない。ただし、あまりに多くの
メモリ用ベアチップ１を実装すると、メモリモジュール
１０の不良率が高くなるおそれがある。したがって、実
装するメモリ用ベアチップ１のビット数やメモリ容量を
考慮に入れ、また何ビット構成のメモリモジュール１０
を製造するかによって実装するメモリ用ベアチップ１の
数を決定するのが望ましい。通常のコンピュータ機器
は、メモリ容量を４の倍数で管理することが多いため、
モジュール基板に実装するメモリ用ベアチップ１の数も
偶数個が望ましい。
【００３４】図１６は、２個のメモリ用ベアチップを用
いて構成したメモリモジュールの構成を示す図である。
例えば、図１に示すモジュール基板２に６４Ｍビットの
容量を有するメモリ用ベアチップを実装しようとした場
合には４個を実装することは不可能であるため、あるい
はメモリモジュール全体の容量がそれ程大きくなくても
よい場合には、図１６に示すように２個のメモリ用ベア
チップを用いてメモリモジュールを構成すればよい。
いて構成したメモリモジュールの構成を示す図である。
例えば、図１に示すモジュール基板２に６４Ｍビットの
容量を有するメモリ用ベアチップを実装しようとした場
合には４個を実装することは不可能であるため、あるい
はメモリモジュール全体の容量がそれ程大きくなくても
よい場合には、図１６に示すように２個のメモリ用ベア
チップを用いてメモリモジュールを構成すればよい。
【００３５】また、上述した実施形態では、完成したメ
モリモジュール１０をＬＣＣ方式によってＳＯ−ＤＩＭ
Ｍ等の他の基板に実装する例を説明したが、ＢＧＡ（Ba
ll Grid Array ）方式による実装を行ってもよい。
モリモジュール１０をＬＣＣ方式によってＳＯ−ＤＩＭ
Ｍ等の他の基板に実装する例を説明したが、ＢＧＡ（Ba
ll Grid Array ）方式による実装を行ってもよい。
【００３６】また、上述した実施形態では、モジュール
基板２に各種容量（１６Ｍビットや６４Ｍビット）のＤ
ＲＡＭを実装する例を説明したが、シンクロナスＤＲＡ
ＭやＳＲＡＭあるいはフラッシュＲＯＭ等の他の種類の
メモリ用ベアチップ１を実装することも可能である。
基板２に各種容量（１６Ｍビットや６４Ｍビット）のＤ
ＲＡＭを実装する例を説明したが、シンクロナスＤＲＡ
ＭやＳＲＡＭあるいはフラッシュＲＯＭ等の他の種類の
メモリ用ベアチップ１を実装することも可能である。
【００３７】また、図２ではモジュール基板２の外周近
傍に封止枠７を設けて樹脂６を流し込む例を説明した
が、モジュール基板２のチップ実装面を樹脂６で固める
方法は図２の例に限定されず、例えば、図１７（ａ）に
示すように射出成形によってトランスファーモールドを
形成する方法や、図１７（ｂ）に示すように封止枠７や
金型等を用いずに単に樹脂６をチップ実装箇所に流し込
む方法などがある。
傍に封止枠７を設けて樹脂６を流し込む例を説明した
が、モジュール基板２のチップ実装面を樹脂６で固める
方法は図２の例に限定されず、例えば、図１７（ａ）に
示すように射出成形によってトランスファーモールドを
形成する方法や、図１７（ｂ）に示すように封止枠７や
金型等を用いずに単に樹脂６をチップ実装箇所に流し込
む方法などがある。
【００３８】また、上述した実施形態では、メモリ用ベ
アチップをモジュール基板にワイヤボンディングによっ
てＣＯＢ実装する例を説明したが、フリップチップ実装
を行ってもよい。この場合には、さらに高密度実装が可
能となるため、メモリモジュール１０の外形寸法をさら
に小さくすることができる。図１８は、メモリ用ベアチ
ップをフリップチップ実装する場合のモジュール基板を
示す図であり、図１に示したメモリ用ベアチップ１をフ
リップチップ実装する場合のモジュール基板が示されて
いる。同図に示すように、図１に示したメモリ用ベアチ
ップ１のパッド３と同間隔でモジュール基板上にパッド
４′を形成し、これらのパッド４′とメモリ用ベアチッ
プ１のパッド３とが向かい合うように配置することによ
り、フリップチップ実装を行うことができる。
アチップをモジュール基板にワイヤボンディングによっ
てＣＯＢ実装する例を説明したが、フリップチップ実装
を行ってもよい。この場合には、さらに高密度実装が可
能となるため、メモリモジュール１０の外形寸法をさら
に小さくすることができる。図１８は、メモリ用ベアチ
ップをフリップチップ実装する場合のモジュール基板を
示す図であり、図１に示したメモリ用ベアチップ１をフ
リップチップ実装する場合のモジュール基板が示されて
いる。同図に示すように、図１に示したメモリ用ベアチ
ップ１のパッド３と同間隔でモジュール基板上にパッド
４′を形成し、これらのパッド４′とメモリ用ベアチッ
プ１のパッド３とが向かい合うように配置することによ
り、フリップチップ実装を行うことができる。
【００３９】また、図７、図８、図９に示すメモリ用ベ
アチップは、隔たった位置に二列にパッド３が形成され
ているためフリップチップ実装に適している。また、図
１０に示すメモリチップは、中央の二列にパッド３が集
中しているため、フリップチップ実装した場合にはその
取り付け状態が不安定になるおそれがある。したがっ
て、図１９（ａ）あるいは（ｂ）に示すように、メモリ
用ベアチップの短辺に近い端部に数個のパッドを形成す
ることが望ましい。また、メモリ用ベアチップ上に一列
にパッド３を形成する場合には、一直線上に形成する場
合の他に、図２０に示すように、階段状に一列に形成す
るようにしてもよい。
アチップは、隔たった位置に二列にパッド３が形成され
ているためフリップチップ実装に適している。また、図
１０に示すメモリチップは、中央の二列にパッド３が集
中しているため、フリップチップ実装した場合にはその
取り付け状態が不安定になるおそれがある。したがっ
て、図１９（ａ）あるいは（ｂ）に示すように、メモリ
用ベアチップの短辺に近い端部に数個のパッドを形成す
ることが望ましい。また、メモリ用ベアチップ上に一列
にパッド３を形成する場合には、一直線上に形成する場
合の他に、図２０に示すように、階段状に一列に形成す
るようにしてもよい。
【００４０】上述した実施形態では、メモリモジュール
１０をＳＯ−ＤＩＭＭ基板１１に実装する例を説明した
が、メモリモジュール１０を実装するプリント配線板は
ＳＯ−ＤＩＭＭ基板１１に限定されず、ＳＩＭＭ基板な
どの他のメモリ基板、あるいはマザーボードやドーター
ボードなどでもよい。
１０をＳＯ−ＤＩＭＭ基板１１に実装する例を説明した
が、メモリモジュール１０を実装するプリント配線板は
ＳＯ−ＤＩＭＭ基板１１に限定されず、ＳＩＭＭ基板な
どの他のメモリ基板、あるいはマザーボードやドーター
ボードなどでもよい。
【００４１】
【発明の効果】上述したように、本発明によれば、メモ
リモジュールの一方の面とメモリモジュールが実装され
るプリント配線板等の他の基板とが接着剤で固着されて
いるため、その後のモジュール基板のそりの発生を抑え
ることができ、メモリチップのボンディング不良やモジ
ュール基板の接続不良等の発生を防止することができ
る。
リモジュールの一方の面とメモリモジュールが実装され
るプリント配線板等の他の基板とが接着剤で固着されて
いるため、その後のモジュール基板のそりの発生を抑え
ることができ、メモリチップのボンディング不良やモジ
ュール基板の接続不良等の発生を防止することができ
る。
【図１】本実施形態のメモリモジュールの概略を示す図
であり、同図（ａ）は一方の面を示す図、同図（ｂ）は
他方の面を示す図である。
であり、同図（ａ）は一方の面を示す図、同図（ｂ）は
他方の面を示す図である。
【図２】図１（ａ）のＡ−Ａ′線断面図である。
【図３】図１に示したメモリモジュールの一部を示す斜
視図である。
視図である。
【図４】図１に示したメモリモジュールをＳＯ−ＤＩＭ
Ｍ基板に実装した状態を示す図である。
Ｍ基板に実装した状態を示す図である。
【図５】図１に示したメモリモジュールに接着剤が塗布
された状態を示す図であり、同図（ａ）は長手方向に平
行に複数列塗布した図、同図（ｂ）は長手方向に垂直に
複数列塗布した図、同図（ｃ）は間隔をおいて塗布した
図である。
された状態を示す図であり、同図（ａ）は長手方向に平
行に複数列塗布した図、同図（ｂ）は長手方向に垂直に
複数列塗布した図、同図（ｃ）は間隔をおいて塗布した
図である。
【図６】２個以上を単位として半導体ウエハからメモリ
用ベアチップを切り出す例を示す図であり、同図（ａ）
は長辺を境に隣接配置された２個のメモリ用ベアチップ
を切り出しの単位とする例を示す図、同図（ｂ）は短辺
を境に隣接配置された２個のメモリ用ベアチップを切り
出しの単位とする例を示す図である。
用ベアチップを切り出す例を示す図であり、同図（ａ）
は長辺を境に隣接配置された２個のメモリ用ベアチップ
を切り出しの単位とする例を示す図、同図（ｂ）は短辺
を境に隣接配置された２個のメモリ用ベアチップを切り
出しの単位とする例を示す図である。
【図７】長辺に平行に二列に並んだパッドを有するメモ
リ用ベアチップを用いて構成したメモリモジュールの平
面図である。
リ用ベアチップを用いて構成したメモリモジュールの平
面図である。
【図８】長辺に平行に二列に並んだパッドを有する他の
メモリ用ベアチップを用いて構成したメモリモジュール
の平面図である。
メモリ用ベアチップを用いて構成したメモリモジュール
の平面図である。
【図９】短辺に平行に二列に並んだパッドを有するメモ
リ用ベアチップを用いて構成したメモリモジュールの平
面図である。
リ用ベアチップを用いて構成したメモリモジュールの平
面図である。
【図１０】短辺に平行に二列に並んだパッドを有する他
のメモリ用ベアチップを用いて構成したメモリモジュー
ルの平面図である。
のメモリ用ベアチップを用いて構成したメモリモジュー
ルの平面図である。
【図１１】短辺に平行に二列に並んだパッドを有する他
のメモリ用ベアチップを用いて構成したメモリモジュー
ルの平面図である。
のメモリ用ベアチップを用いて構成したメモリモジュー
ルの平面図である。
【図１２】メモリモジュールの他の変形例を示す図であ
る。
る。
【図１３】複数本を単位として交互にボンディングワイ
ヤの引き出しを行う例を示す図である。
ヤの引き出しを行う例を示す図である。
【図１４】一列に並んだパッドを有するモジュール基板
を用いて構成したメモリモジュールの平面図である。
を用いて構成したメモリモジュールの平面図である。
【図１５】二列に並んだパッドを有するモジュール基板
を用いて構成したメモリモジュールの平面図である。
を用いて構成したメモリモジュールの平面図である。
【図１６】２個のメモリ用ベアチップを用いて構成した
メモリモジュールの平面図である。
メモリモジュールの平面図である。
【図１７】メモリモジュール上のメモリ用ベアチップを
覆う樹脂の変形例を示す図であり、同図（ａ）はトラン
スファーモールド法による樹脂形成を説明する図、同図
（ｂ）は金型等を用いない場合の樹脂形成を説明する図
である。
覆う樹脂の変形例を示す図であり、同図（ａ）はトラン
スファーモールド法による樹脂形成を説明する図、同図
（ｂ）は金型等を用いない場合の樹脂形成を説明する図
である。
【図１８】メモリ用ベアチップをフリップチップ実装す
る場合のモジュール基板を示す図である。
る場合のモジュール基板を示す図である。
【図１９】メモリ用ベアチップの短辺に平行にパッドを
形成する場合の変形例を示す図であり、同図（ａ）、
（ｂ）はフリップチップ実装に適したメモリ用ベアチッ
プのパッド形成面を示す図である。
形成する場合の変形例を示す図であり、同図（ａ）、
（ｂ）はフリップチップ実装に適したメモリ用ベアチッ
プのパッド形成面を示す図である。
【図２０】メモリ用ベアチップの他の変形例を示す図で
ある。
ある。
１ メモリ用ベアチップ ２ モジュール基板 ３、４ パッド ５ ボンディングワイヤ ６ 樹脂 ７ 封止枠 ８ 外部接続端子 １０ メモリモジュール １５ 接着剤
Claims (4)
- 【請求項１】 モジュール基板の一方の面上に半導体ウ
エハから切り出された複数のメモリチップを実装し、他
方の面に接着剤を塗布したことを特徴とするメモリモジ
ュール。 - 【請求項２】 モジュール基板の一方の面上に半導体ウ
エハから切り出された複数のメモリチップが実装された
メモリモジュールと、 前記メモリモジュールが実装されるプリント配線板と、 を備え、前記メモリモジュールと前記プリント配線板の
間に接着剤を介在させることを特徴とするメモリシステ
ム。 - 【請求項３】 請求項２において、 前記メモリモジュールのメモリチップ実装面と反対の面
に前記接着剤が塗布されており、前記接着剤が塗布され
た前記メモリモジュールの一方の面と前記メモリモジュ
ールが実装される前記プリント配線板の一方の面とが固
着されていることを特徴とするメモリシステム。 - 【請求項４】 請求項２において、 前記メモリモジュールが実装される前記プリント配線板
の一方の面上であって前記メモリモジュールの実装範囲
内に前記接着剤が塗布されており、前記メモリモジュー
ルのメモリチップ実装面の反対の面と前記接着剤が塗布
された前記プリント配線板の一方の面とが固着されてい
ることを特徴とするメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9235362A JPH1131781A (ja) | 1997-05-13 | 1997-08-15 | メモリモジュールおよびメモリシステム |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13757397 | 1997-05-13 | ||
| JP9-137573 | 1997-05-13 | ||
| JP9235362A JPH1131781A (ja) | 1997-05-13 | 1997-08-15 | メモリモジュールおよびメモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131781A true JPH1131781A (ja) | 1999-02-02 |
Family
ID=26470833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9235362A Pending JPH1131781A (ja) | 1997-05-13 | 1997-08-15 | メモリモジュールおよびメモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1131781A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002082540A1 (fr) * | 2001-03-30 | 2002-10-17 | Fujitsu Limited | Dispositif a semi-conducteurs, son procede de fabrication et substrat semi-conducteur connexe |
| KR100699314B1 (ko) * | 2002-01-28 | 2007-03-26 | 후지쯔 가부시끼가이샤 | 반도체 장치, 반도체 장치의 제조 방법, 및 반도체 기판 |
-
1997
- 1997-08-15 JP JP9235362A patent/JPH1131781A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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