KR200225040Y1 - 적층형 반도체 패키지 - Google Patents

Abstract

본 고안은 다수의 칩을 적층하여, 실장면적을 줄인 적층형 반도체 패키지를 개시한다. 본 고안의 적층형 반도체 패키지는, 상부에 형성된 본딩패드들을 갖으며, 상기 본딩 패드들이 노출되도록 서로에게 부착된 상태로 적층된 다수의 반도체 칩; 상기 적층된 다수의 반도체 칩의 본딩 패드들중 대응하는 본딩 패드들을 서로에게 전기적으로 연결하는 다수의 와이어; 상기 적층된 반도체 칩들중 제일 상부에 위치하는 반도체 칩의 본딩 패드와 전기적으로 연결된 다수의 리드; 및 상기 반도체 칩, 와이어 및 상기 리드의 일부를 둘러싸는 몸체부를 포함하며, 상기 리드는 상기 몸체부의 외측으로 돌출된 아웃리드를 포함한다.

Description

적층형 반도체 패키지

본 고안은 다수의 반도체 칩을 하나의 패키지로 구성한 적층형 반도체 패키지에 관한 것이다.

일반적으로 반도체 소자의 칩 제조공정에서 설계된 단위셀을 배열하고 연결하기 위해 반도체 기판의 예정된 부분에 불순물의 선택적 도입공정, 절연층과 도전층을 적층하는 적층공정 및 패턴 마스크 공정등이 차례로 실행되어 웨이퍼에 집적회로가 형성된다.

이와 같이 형성된 집적회로 칩은 조립공정으로 보내져서 칩절단, 칩부착, 와이어 본딩, 몰드, 트림 및 포밍공정 등의 순서로 진행하여 패키지화 된다.

상기와 같은 공정에 의하여 패키지화된 반도체 칩을 초기에는 개별적으로 인쇄회로기판상에 실장하였다. 그러나, 이러한 방법은, 실장에 많은 공수가 소요되며, 개인용 컴퓨터의 경우에는, 사용중인 컴퓨터의 주기억장치의 용량을 늘리기 위하여 인쇄회로기판자체를 교체해 주어야 하는 번거로움이 있었다.

한편, 기술의 발달에 따른 전자장치들의 소형화는 반도체 패키지에도 소형화 및 고집적화를 요구하고 있다. 상기한 요구를 만족시키기 위해서는 기술의 급속한 발달로 고집적도의 소자들을 만들어야 하지만, 이는 개발에 소요되는 시간상의 제약이 따른다.

이러한 문제점을 해결하기 위하여, 다수의 듀얼 인 라인(Dual In Line:DIP) 패키지들을 하나의 인쇄회로기판상에 실장하여 구성한 모듈타입의 반도체 칩이 등장하였다. 도 1은, 상기한 반도체 패키지 모듈의 평면도이다.

도 1에 도시한 것처럼, 배선이 형성된 인쇄회로기판(2)상에 반도체 칩(4)들이 실장되어 있다. 각 반도체 칩(4)의 대응하는 단자들을 인쇄회로기판(2)상에 인쇄된 배선에 의하여 서로 전기적으로 연결되어 있다.

그러나, 상기한 패키지 모듈의 경우에는 원하는 용량을 확보하기 위하여 다수의 칩들을 동일 평면상에 실장하여야 하므로, 실장면적을 많이 차지하게 된다. 이는, 반도체 칩들이 장착되는 제품의 소형화를 저해하는 요인으로 작용할 뿐만 아니라, 제조비용을 높이는 문제점을 가진다.

또한, 고밀도의 모듈을 구성하기 위하여 플립 칩 본딩기술을 적용이 제시되었지만, 이 기술 또한 새로운 설비 투자로 인하여 제조비용을 높이는 문제점을 가진다.

따라서, 본 고안은 상기한 문제점들을 해결하기 위하여 안출된 것으로서, 실장면적을 늘리지 않고서, 원하는 고용량을 확보하는데 그 목적이 있다.

도 1은 종래의 패키지 모듈의 평면도.

도 2는 본 고안의 일실시예에 따른 적층형 반도체 패키지의 단면도.

도 3은 도 2의 반도체 패키지에 적용된 반도체 칩의 사시도.

도 4는 도 2의 반도체 패키지에 적용된 방열판의 사시도.

도 5는 본 고안의 다른 실시예에 따른 적층형 반도체 패키지의 단면도.

도 6은 도 5의 반도체 패키지에 적용된 반도체 칩의 사시도.

*도면의 주요 부분에 대한 부호의 설명*

12, 34 : 반도체 칩 12a, 12b, 34a : 본딩 패드

14 : 와이어 16 : 접착 테이프

18 : 아웃 리드 20 : 몰딩 화합물(몸체부)

22 : 방열판

상기한 목적을 달성하기 위하여, 본 고안에 따르는 적층형 반도체 패키지는, 상부에 형성된 본딩패드들을 갖으며, 상기 본딩 패드들이 노출되도록 서로에게 부착된 상태로 적층된 다수의 반도체 칩; 상기 적층된 다수의 반도체 칩의 본딩 패드들중 대응하는 본딩 패드들을 서로에게 전기적으로 연결하는 다수의 와이어; 상기 적층된 반도체 칩들중 제일 상부에 위치하는 반도체 칩의 본딩 패드와 전기적으로 연결된 다수의 리드; 및 상기 반도체 칩, 와이어 및 상기 리드의 일부를 둘러싸는 몸체부를 포함하며, 상기 리드는 상기 몸체부의 외측으로 돌출된 아웃리드를 포함한다.

이하, 첨부한 도면을 참조하여 본 고안의 바람직한 실시예를 설명한다.

도 2는 본 고안의 일실시예에 따른 적층형 반도체 패키지의 단면도이다.

도 2를 참조하면, 외부회로와의 신호전송을 위한 본딩패드들을 갖는 다수의 반도체 칩(12)이 제공된다.

도 3을 참조하면, 본딩 패드(12a, 12b)들은, 각 반도체 칩의 길이 방향의 일측 가장자리선을 따라 각 반도체 칩(12)의 상부에 배열되어 있으며, 본딩 패드(12a, 12b)들이 놓여진 모서리가 서로에게 대향하도록 한 쌍의 반도체 칩들이 놓여진다.

다시 도 2를 참조하면, 도 3에 도시한 한 쌍의 반도체 칩들이 적층되어 있다. 상부의 반도체 칩들은, 하부 반도체 칩들의 본딩 패드들이 노출되도록 적층되며, 적층된 반도체 칩(12)들은 서로에게 부착되어 고착되어 있다. 고착된 상태를 유지하기 위하여, 접착제(adhesive:16)가 그들 사이에 개재되어 있다. 각 반도체 칩(12)의 대응(여기서, 대응이란 의미는 동일 기능 및 동일 위치를 포함한다)하는 본딩 패드들은 와이어(14)에 의하여 서로에게 전기적으로 연결되어 있다. 와이어는, 본딩 공정시 루프 조절이 필요없도록, 절연막이 외표면에 코팅된 구조를 가지는 것이 사용되는 것이 바람직하다.

적층된 반도체 칩(12)들은, 도 4에 도시한 것과 같이, 방열판(22) 위에 배치되어 있다. 방열판(22)은, 상기한 반도체 칩(12)들이 안치되는 기판의 역할을 하므로, 몰딩공정동안 패키지가 휘는 것을 방지할 수 있으며, 아울러, 와이어(14)와도 연결되어, 반도체 칩의 구동시 발생한 열을 외부로 방출하는 역할도 한다.

상기 방열판(22)은 알루미늄으로 이루어지며, 그의 면적에 따라 한 쌍 또는 그 이상의 반도체 칩을 탑재할 수 있다. 그리고, 그의 상부 표면에는 안치되는 반도체 칩을 고착상태로 유지하기 위하여 접착 테이프((16)를 부착한다. 도 3에 도시된 예는, 하나의 반도체 칩에 네 개의 접착 테이프(16)가 부착된 경우로서, 한 쌍의 반도체 칩, 즉 2개의 반도체 칩이 하나의 평면상에 탑재된 경우를 보여준다.

적층된 반도체 칩(12)들중, 제일 상부에 탑재된 반도체 칩의 본딩 패드에는 다수의 리드(18)들이 전기적으로 연결되어 있다. 이 리드(18)들의 일부와 적층된 반도체 칩(12)들, 와이어(14), 및 방열판(22)은, 몰딩 화합물(20)에 의하여 둘러싸여져서, 외부환경으로부터 보호된다. 이하, 몰딩화합물(20)을 적층형 반도체 칩의 몸체부로 명명한다. 상기한 리드(17)는 상기 몸체부(20)의 외부로 돌출된 부분, 즉 아웃 리드(18)를 갖는데, 이 아웃리드(18)는, 방열판이 놓여진 하측방향으로 배치되어, 그 단부가 몸체부(20) 방향으로 굽은 "J"형상 또는 갈매기(Gull) 형상을 가질 수 있다. 상기 리드는 반도체 칩의 적층구조로 인하여, 도 2에 도시된 것처럼, 그의 높이(H)가 높아서 솔더 조인트의 신뢰성을 크게 향상시킨다.

상기한 아웃리드(18)가 "J"형상을 가지도록 구성하는 경우, 경사지게 적층된 반도체 칩(12)들의 적층된 형상을 따라 상기 몸체부(20)를 내측으로 함몰된 구조로 만들어 주므로써, 그 함몰된 몸체부(20)와 인접한 아웃리드(18)가 포켓형상을 이루도록 만들어 줄 수 있는데, 이 구조는, 인쇄회로기판으로의 실장공정을 용이하게 하기 위한 것이다.

한편, 도면에는 도시되지 않았지만, 상기 아웃 리드(18)는 방열판(20)과 반대되는 상측 방향으로 배치되어, 몸체부(20)의 외측으로 절곡된 구조를 가질 수도 있다. 이러한 구조의 패키지를 실장하는 경우, 방열판(22)은 상부측을 향하게 되므로, 상기한 예에 비하여 높은 열방출효율을 가지게 된다.

도 5는 본 발명의 다른 실시예에 따른 적층형 반도체 패키지의 단면도이고, 도 6은 도 5의 패키지에 사용된 반도체 칩의 사시도이다.

도 6에 도시된 것처럼, 반도체 칩(34)의 본딩 패드(34a)는 길이방향의 중앙선을 따라 상부면상에 형성되어 있다. 그러므로, 방열판(42)의 바로 위에 부착되는 반도체 칩(32b, 32c)이 한 쌍일 때, 도 5에 도시된 것처럼, 그 상부층에는 하나의 칩(32a)만이 탑재될 수 있다. 또한, 각 반도체 칩(32a, 32b, 32c)의 대응하는 본딩 패드들이 와이어(34)로 본딩되어 있을 때, 상부층의 반도체 칩(32a)은, 하부층의 반도체 칩(32b, 32c)의 본딩 패드들이 노출되도록 놓여져야 한다. 따라서, 현재의 실시예에서, 상부층의 반도체 칩(32a)은, 하부층의 반도체 칩(32b, 32c)의 대향하는 가장자리상에 안치되어 있다. 이처럼, 제 2 실시예와 같은 적층구조를 적용하는 경우, 하부층의 칩간의 거리와 반도체 칩의 길이방향의 모서리로부터 본딩 패드까지의 거리가 충분히 고려되어야 한다.

한편, 현재의 실시예에서는, 제 1 실시예의 경우와는 달리, 리드(38)가 하부층의 반도체 칩(32b, 32c)에 부착되어 있고, 하부층의 반도체 칩(32b, 32c)의 본딩패드와 와이어(34)에 의하여 전기적으로 연결되어 있다. 이는 상부층의 반도체 칩(32a)에 리드를 부착하는 경우 발생할 수 있는 와이어 본딩상의 어려움을 제거하기 위한 것이다.

한편, 상기에서 설명한 제 1, 제 2 실시예에서 적용된 방열판(22, 42)는 반도체 칩이 안치되는 면에 다수의 함몰부를 갖도록 하므로써, 몰딩공정동안 몰딩 화합물과의 접착성을 향상시킬 수 있다.

이상에서 설명한 바와 같이, 본 고안은 기존의 패키징 공정을 크게 벗어나지 않고서도 그의 제조가 가능하므로, 추가적인 시설투자의 불필요에 따른 원가절감효과를 가진다. 또한, 종래의 모듈타입에 비하여 모듈구성에 소요되는 인쇄회로기판의 수를 줄일 수 있다. 게다가, 방열판의 사용으로, 열방출의 효율을 높여서, 제품의 수명을 연장시키고, 몰딩공정동안에 발생할 수 있는 패키지의 휨 현상을 방지할 수 있다. 아울러, 리드의 높이가 높아져서 솔더 조인트에 균열(crack)이 발생하는 것을 방지할 수 있다. 또한, 절연막이 코팅된 와이어를 사용하므로 와이어 루프 콘트롤이 필요없게 된다.

여기에서는 본 고안의 특정 실시예에 대해서 설명하고 도시 하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 고안의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (11)

1. 상부에 형성된 본딩패드들을 갖으며, 상기 본딩 패드들이 노출되도록 서로에게 부착된 상태로 적층된 다수의 반도체 칩; 상기 적층된 다수의 반도체 칩의 본딩 패드들중 대응하는 본딩 패드들을 서로에게 전기적으로 연결하는 다수의 와이어; 상기 적층된 반도체 칩들중 제일 상부에 위치하는 반도체 칩의 본딩 패드와 전기적으로 연결된 다수의 리드; 및 상기 반도체 칩, 와이어 및 상기 리드의 일부를 둘러싸는 몸체부를 포함하며, 상기 리드는 상기 몸체부의 외측으로 돌출된 아웃리드를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
2. 제 1 항에 있어서, 상기 반도체 칩이 안치되고, 와이어에 의하여 상기 반도체 칩의 본딩 패드들과 콘택되어, 상기 반도체 칩들에서 발생한 열을 외부로 방출하는 방열판을 추가로 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
3. 제 2 항에 있어서, 상기 방열판은, 상기 반도체 칩이 안치되는 면에 다수의 함몰부를 갖는 것을 특징으로 하는 적층형 반도체 패키지.
4. 제 2 항에 있어서, 상기 방열판은 알루미늄을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
5. 제 2 항에 있어서, 상기 아웃리드는, 상기 방열판의 반대측을 향하는 것으 특징으로 하는 적층형 반도체 패키지.
6. 제 1 항 또는 제 2 항에 있어서, 상기 반도체 칩은, 일측 가장자리를 따라서 상부에 형성된 본딩패드들을 갖으며, 상기 본딩 패드들이 마주보도록 배열된 적어도 한 쌍의 칩들이 적층되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
7. 제 1 항 또는 제 2 항에 있어서, 상기 반도체 칩은, 길이방향의 중앙선을 따라서 형성된 본딩 패드들을 가지며, 동일평면상에서 평행하게 배열된 인접한 적어도 한 쌍의 반도체 칩의 양측 본딩 패드들이 이루는 두 선들 사이에 또 하나의 반도체 칩이 안치되어 서로에게 부착되어 있는 적층구조를 갖는 것을 특징으로 하는 적층형 반도체 패키지.
8. 제 7 항에 있어서, 상기 리드는 하부층의 반도체 칩상에 부착되어, 상기 하부층의 본딩 패드와 와이어 본딩되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
9. 제 7 항에 있어서, 상기 와이어는 절연물로 피복된 구조인 것을 특징으로 하는 적층형 반도체 패키지.
10. 제 1 항 또는 제 2 항에 있어서, 상기 와이어는 절연물로 피복된 구조인 것을 특징으로 하는 적층형 반도체 패키지.
11. 제 1 항 또는 제 2 항에 있어서, 상기 몸체부는 내측으로 소정깊이만큼 함몰된 함몰부를 가지며, 상기 함몰부는 인접한 아웃리드와 포켓구조를 이루는 것을 특징으로 하는 적층형 반도체 패키지.