KR100247631B1 - 열방출형 3차원 멀티 칩 모듈 - Google Patents

열방출형 3차원 멀티 칩 모듈 Download PDF

Info

Publication number
KR100247631B1
KR100247631B1 KR1019960067191A KR19960067191A KR100247631B1 KR 100247631 B1 KR100247631 B1 KR 100247631B1 KR 1019960067191 A KR1019960067191 A KR 1019960067191A KR 19960067191 A KR19960067191 A KR 19960067191A KR 100247631 B1 KR100247631 B1 KR 100247631B1
Authority
KR
South Korea
Prior art keywords
chip
substrate
heat
flip
heat dissipation
Prior art date
Application number
KR1019960067191A
Other languages
English (en)
Other versions
KR19980048588A (ko
Inventor
고경희
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960067191A priority Critical patent/KR100247631B1/ko
Publication of KR19980048588A publication Critical patent/KR19980048588A/ko
Application granted granted Critical
Publication of KR100247631B1 publication Critical patent/KR100247631B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은 다수의 반도체 칩을 하나의 다층 3차원 모듈로 구성하고, 반도체 칩으로부터 발생되는 열을 외부로 원활하게 방출할 수 있는 열방출형 3차원 멀티 칩 모듈을 개시한다. 개시된 본 발명의 열방출형 3차원 멀티 칩 모듈은, 각 칩의 패드위에 범프가 형성되어 있고, 각 층마다 다수개씩 다층으로 적층된 플립칩과, 다수의 플립칩이 각각 탑재되고, 각 플립칩의 범프와 전기적으로 연결되는 회로가 상부에 형성된 다층 기판과, 다층 기판의 제일 상부 기판상에 부착되어, 다수의 플립칩에서 발생된 열을 방출하기 위한 방열부재와, 기판의 각 층에 장착된 플립칩으로부터 발생된 열을 각각의 상부 기판을 통하여 방열부재로 전달하는 열전달부재를 포함한다.

Description

열방출형 3차원 멀티 칩 모듈
본 발명은 멀티 칩 모듈에 관한 것으로서, 특히 열 방출형 3차원 멀티 칩 모듈에 관한 것이다.
일반적으로 반도체 소자의 칩 제조공정에서 설계된 단위셀을 배열하고 연결하기 위해 반도체 기판의 예정된 부분에 불순물의 선택적 도입공정, 절연층과 도전층을 적층하는 적층공정 및 패턴 마스크 공정등이 차례로 실행되어 각각의 칩에 집적회로가 형성된다.
이와 같이 형성된 집적회로 칩은 조립공정으로 보내져서 단일 칩으로나, 모듈 형태로 패키지화 된다.
도 1은 종래의 기술에 따른 평면 배열형 멀티 칩 모듈의 단면도이다.
도 1을 참조하면, 회로가 상부에 인쇄된 인쇄회로기판(1)상에 양면 접착제(2)가 부착되고, 양면 접착제(2) 위에는 패드가 상부에 형성된 다수의 반도체 칩(3)의 하부면이 부착된다. 반도체 칩(3)의 패드는 인쇄회로기판(1) 상에 인쇄된 도전성의 단자와 와이어(4)에 의하여 본딩된다. 본딩된 와이어(4)와 반도체 칩(6)을 보호하기 위하여 몰딩 화합물(5)에 의하여 다수의 반도체 칩(3), 와이어(4) 및 노출된 인쇄회로기판(1)은 몰딩된다.
그러나, 상기와 같은 종래의 평면형 멀티 칩 모듈은 반도체 칩의 동작시 발생되는 열의 방출이 원활하지 못하여 반도체 칩의 신뢰성이 저하되는 문제점을 가진다.
또한, 모듈의 상부면의 대부분이 몰딩되므로, 부피 및 면적이 커져서 경박단소화에 적합하지 못한 문제점을 가진다.
게다가 상기한 문제점으로 인하여 칩을 보다 많이 실장할 수 있는 3차원적 구성이 불가능한 문제점을 가진다.
본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 칩을 플립칩화하여 다층의 3차원 멀티 칩 모듈로 구성하고, 동작시 발생되는 열을 열전달부재와 방열부재를 설치하여 빠른 시간내에 발생된 열을 외부로 방출시켜 주므로써, 소자의 신뢰성과 경박단소화를 실현할 수 있는 열방출형 3차원 멀티 칩 모듈을 제공하는데 그 목적이 있다.
제1도는 종래의 기술에 따른 것으로서, 평면 배열된 멀티 칩 모듈의 단면도.
제2도는 본 발명의 실시예에 따른 열방출형 3차원 멀티 모듈의 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
11 : 제1인쇄회로기판 12 : 반도체 칩
13 : 범프 14 : 제2인쇄회로기판
15 : 열방출형 세라믹 패널 16 : 밀봉제
17 : 열방출형 접착제 18 : 솔더 볼
19 : 열방출판
본 발명에 따르면, 열방출형 3차원 멀티 칩 모듈은, 각 칩의 패드위에 범프가 형성되어 있고, 각 층마다 다수개씩 다층으로 적층된 플립칩과, 다수의 플립칩이 각각 탑재되고, 각 플립칩의 범프와 전기적으로 연결되는 회로가 형성된 다층 기판과, 다층 기판의 제일 상부 기판상에 부착되어, 다수의 플립칩에서 발생된 열을 방출하기 위한 방열부재와, 기판의 각 층에 장착된 플립칩으로부터 발생된 열을 각각의 상부 기판을 통하여 방열부재로 전달하는 열전달부재를 포함한다.
[실시예]
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 2는 본 발명의 실시예에 따른 열방출형 3차원 멀티 칩 모듈(3-Dimension Multi Chip Module)의 단면도이다.
도 2를 참조하면, 반도체 집적회로가 상부에 형성된 후, 팹-아웃된 웨이퍼의 각 칩의 패드 위에 금(Gold; Au)을 소정 두께로 증착하고, 패드 상부를 제외한 부분의 금을 식각하여 제거하므로써, 패드 위에 범프(13)를 형성한다. 그 후, 칩 절단공정을 통하여 개별적인 플립 칩으로 각각 분리된다.
상기와 같이 준비된 다수의 플립칩(12)은 범프(13)가 하부로 향하도록 180°로 뒤집힌 상태로 다층의 세라믹으로 된 기판상에 탑재되어, 각 기판상에 형성된 회로와 전기적으로 연결된다.
다층의 기판은, 윗면과 밑면의 양면이 편평하고, 제일 하부층엔 위치한 제1인쇄회로기판(PCB:Printed Circuit Board:11)과, 제1인쇄회로기판(11)의 상부에 순차적으로 적층되고, 적층된 하부층과의 사이에 다수의 플립칩(12)이 탑재되는 공간을 갖는 다수의 제2인쇄회로기판(14)을 포함하며, 다수의 제2인쇄회로기판(14)의 각각은 대칭형상을 가지고, 그 일측은 타측에 비하여 돌출된 세라믹패널(15) 구조를 가진다. 또한, 다수의 제2인쇄회로기판(14)은 돌출된 세라믹 패널(15)측과 짧은 일측이 순차적으로 교번되도록 지그재그 구조로 적층된다. 다수의 플립칩(12)의 범프(13)와 제1, 제2인쇄회로기판(11,14)과의 연결은 플립칩 본딩기술인 열 압착 방법에 의하여 이루어진다.
다수의 제2인쇄회로기판(14)의 제일 상부 기판 상에는 열방출형의 양면 접착 테이프(17)가 부착되고, 그 위에는 방열부재(19)가 부착된다. 방열부재(19)는 제일 상부 기판과 결합되는 하부면이 편평하고, 그 상부면이 요철구조로 형성되어, 열의 방출을 원활하게 된다.
제1인쇄회로기판(11)과 다수의 제2인쇄회로기판(14)의 각각의 하중을 지탱하는 하중 지지 위치에는 각 층에 설치된 플립칩(12)의 동작시 발생되는 열을 방열부재(19)로 전달하기 위하여 열전달부재인 솔더 볼(18)이 설치된다. 솔더 볼(18)은 다수의 제2기판의 긴 측과 짧은 측이 교차하는 위치에 올려진 상태에서 소정 온도의 열 관을 통과시키는 공정에 의하여 연결된다.
솔더 볼(18)은 다수의 제2인쇄회로기판(14)의 돌출된 세라믹 패널(15) 측과 짧은 일측에 교차하는 위치에 설치되어, 수직선을 형성하므로, 짧은 시간에 발생된 열을 방열부재(19)로 전달할 수 있다. 각 층에 설치된 플립 칩(12)이 산화되거나 오염되는 것을 방지하기 위하여 솔더 볼(18)의 인접 공간은 밀봉 접착제로 밀봉된다.
상기한 구조의 열방출형 3차원 멀티 칩 모듈은, 다수의 제2기판(14)이 모듈상태로, 제1기판(11) 상에 실장하므로써, 완성된다.
이상에서 설명한 바와 같이, 본 발명의 열 방출형 3차원 멀티 칩 모듈은 좁은 공간에 다수의 반도체 칩의 실장을 가능하게 하므로써, 반도체 칩이 실장되는 장치를 경박단소화 할 수 있다.
또한, 플립칩을 사용하므로써, 다층으로 적층시 각 층간의 높이를 최소화하여 모듈의 높이를 감소시킬 수 있다.
아울러, 다수의 플립칩이 실장되어 그것들의 동작시 발생되는 열을 빠른 시간내에 외부로 방출할 수 있으므로, 열에 대한 반도체 칩의 신뢰성을 향상시킬 수 있다.
여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시 하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 전정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (1)

  1. 각 칩의 패드 위에 범프가 형성되고, 각 층마다 다수개씩 다층으로 적층된 플립칩; 상기 플립칩이 각각 탑재되고, 각 플립칩의 범프와 전기적으로 연결되는 회로가 형성된 다층 기판; 상기 다층 기판의 제일 상부 기판상에 부착되어, 상기 다수의 플립칩에서 발생된 열을 방출하기 위한 방열부재; 및 상기 각 층에 설치된 플립칩으로부터 발생된 열을 각각의 상부에 배치된 기판을 통하여 상기 방열부재로 전달하는 열전달부재를 포함하고, 상기 다층 기판은 윗면과 밑면의 양면이 평평하고, 제일 하부층에 위치한 제1기판과; 상기 제1기판의 상부에 순차적으로 적층되고, 적층된 하부층과의 사이에 상기 플립칩이 탑재되는 공간을 형성하는 다수의 제2기판을 포함하며; 상기 다수의 제2기판 각각은 대칭 구조이면서 그 일측은 타측에 비해 긴 형상으로 이루어져, 긴 일측과 짧은 일측이 순차적으로 교번되도록 적층되고, 상기 방열부재는 기판과 결합되는 하부면이 평평하고, 상부면은 요철 구조인 것을 특징으로 하는 열방출형 3차원 멀티 칩 모듈.
KR1019960067191A 1996-12-18 1996-12-18 열방출형 3차원 멀티 칩 모듈 KR100247631B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960067191A KR100247631B1 (ko) 1996-12-18 1996-12-18 열방출형 3차원 멀티 칩 모듈

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960067191A KR100247631B1 (ko) 1996-12-18 1996-12-18 열방출형 3차원 멀티 칩 모듈

Publications (2)

Publication Number Publication Date
KR19980048588A KR19980048588A (ko) 1998-09-15
KR100247631B1 true KR100247631B1 (ko) 2000-03-15

Family

ID=19488697

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960067191A KR100247631B1 (ko) 1996-12-18 1996-12-18 열방출형 3차원 멀티 칩 모듈

Country Status (1)

Country Link
KR (1) KR100247631B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100370270B1 (ko) * 2000-01-19 2003-01-30 원지금속 주식회사 컴퓨터 램용 히터싱크와 그 제조방법
KR101135579B1 (ko) * 2009-12-08 2012-04-17 한국광기술원 적층형 발광다이오드 패키지 및 그의 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218128A (ja) * 1992-01-08 1993-08-27 Nec Corp 集積回路装置
JPH0613540A (ja) * 1991-12-03 1994-01-21 Nec Corp マルチチップモジュール

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613540A (ja) * 1991-12-03 1994-01-21 Nec Corp マルチチップモジュール
JPH05218128A (ja) * 1992-01-08 1993-08-27 Nec Corp 集積回路装置

Also Published As

Publication number Publication date
KR19980048588A (ko) 1998-09-15

Similar Documents

Publication Publication Date Title
KR100698526B1 (ko) 방열층을 갖는 배선기판 및 그를 이용한 반도체 패키지
KR100546374B1 (ko) 센터 패드를 갖는 적층형 반도체 패키지 및 그 제조방법
USRE42653E1 (en) Semiconductor package with heat dissipating structure
US7193320B2 (en) Semiconductor device having a heat spreader exposed from a seal resin
KR100186331B1 (ko) 적층형 패키지
US7122904B2 (en) Semiconductor packaging device and manufacture thereof
US6369443B1 (en) Semiconductor device with stacked vias
KR100269528B1 (ko) 고성능 멀티 칩 모듈 패키지
JPH07263625A (ja) 誘電体テープから形成されたディスクリートなチップキャリアを有する垂直なｉｃチップ積層体
WO2006132151A1 (ja) インタポーザおよび半導体装置
KR20070031376A (ko) 볼 그리드 어레이 패키지 상에 적층된 다이와 뒤집힌 랜드그리드 어레이 패키지를 포함하는 반도체 멀티패키지 모듈
JPH0846085A (ja) 半導体装置及びその製造方法
KR20070088177A (ko) 반도체 패키지 및 그 제조 방법
TWI495078B (zh) 連接基板及層疊封裝結構
JP5285204B2 (ja) 半導体装置及び半導体装置製造用基板
JPH0529537A (ja) 半導体モジユール構造
CN217387150U (zh) 半导体封装结构
KR100247631B1 (ko) 열방출형 3차원 멀티 칩 모듈
JPH09326450A (ja) 半導体装置およびその製造方法
JP3450477B2 (ja) 半導体装置及びその製造方法
KR19980058412A (ko) 적층형 멀티 칩 모듈 반도체 장치 및 그 제조방법
JP3024596B2 (ja) フィルムキャリアテープを用いたｂｇａ型半導体装置
JPH09330994A (ja) 半導体装置
KR100374517B1 (ko) 전력증폭기 모듈의 구조 및 그 실장방법
KR100218633B1 (ko) 캐리어 프레임이 장착된 볼 그리드 어레이 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee