KR100186331B1 - 적층형 패키지 - Google Patents

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Abstract

본 발명은 적층형 패키지에 관한 것으로, 종래의 적층형 패키지는 경박단소화가 어렵고, 열방출이 용이치 못하여 패키지의 신뢰성이 저하되는 문제점이 있었다. 본 발명 적층형 패키지는 탭 테이프의 상면에 수직으로 적층된 수개의 반도체 칩을 부착하고, 그 적층된 반도체 칩의 측면과 상면에 히트싱크를 부착하여, 종래의 적층형 패키지보다 경박단소화되는 효과가 있으며, 또한 패키지의 작동시 외부로 열방출이 잘되어 패키지의 신뢰성이 저하되는 것을 방지하는 효과가 있다.

Description

적층형 패키지
제1도는 종래 적층형 패키지의 일예를 보인 종단면도로서,
(a)는 반도체 칩을 2개 적층한 경우.
(b)는 반도체 칩을 3개 적층한 경우.
제2도는 종래 적층형 패키지의 다른예를 보인 종단면도.
제3도는 본 발명 적층형 패키지의 구성을 보인 종단면도.
제4도는 본 발명 적층형 패키지의 제조순서를 보인 것으로,
(a)는 메탈리제이션공정.
(b)는 적층공정.
(c)는 테이프부착공정.
(d)는 히트싱크부착공정.
(e)는 솔더볼부착공정.
제5도는 제3도와 같은 본 발명의 적층형 패키지를 피시비 기판에 실장한 상태를 보인 사시도.
제6도는 제5도의 A, B, C, D면을 절취하여 보인 사시도.
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체 칩 20a : 패드
20b : 트랜스퍼 메탈 21 : 탭 테이프
21a : 메탈 패턴 21b : 비어홀
22 : 절연성 접착제 23 : 열전도성 접착제
24 : 히트싱크 25 : 솔더볼
본 발명은 적층형 패키지에 관한 것으로, 특히 패키지의 적층시 경박단소화가 용이한 적층형 패키지에 관한 것이다.
제1도는 종래 적층형 패키지의 일예를 보인 것으로, (a)는 반도체 칩 2개를 적층한 경우이고, (b)는 반도체 칩 3개를 적층한 경우이다.
도시된 바와 같이, 서브스트레이트(1)의 상면에 반도체 칩(2)을 적층 설치하였으며, 그 각각의 반도체 칩(2) 사이에는 절연물질(3)이 개재되어 있고, 그 각각의 반도체 칩(2)과 서브스트레이트(1)는 금속와이어(4)로 전기적인 연결되어 있다.
상기와 같은 구조는 필요에 따라 많은 수의 반도체 칩(2)을 적층하여 구성할 수는 있으나, 금속와이어(4)의 와이어 루프(WIRE ROOP) 높이 만큼 패키지가 커지게 되어 패키지의 경박단소화를 이루는데 한계가 있는 어려움이 있었다.
제2도는 종래 적층형 패키지의 다른예를 보인 종단면도로서, 도시된 바와 같이, 상,하부 반도체 칩(10)(10')의 양측면에 다수개의 범프(11)를 형성하고, 그 펌프(11)에 각각 인너리드(12)을 연결하였으며, 그 상,하측에 위치한 인너리드(12)에 연결되어 다수개의 아웃리드(13)가 연장형성되어 있을 뿐 아니라, 상기 상,하부 반도체 칩(10)(10'), 인너리드(12)를 포함하는 일정면적을 감싸도록 에폭시로 몰딩한 몰딩부(14)가 형성되어 있다.
상기와 같은 적층형 패키지는 동작시 적층된 상,하부 반도체 칩(10)(10')에서 많은 열이 발생하고, 이와 같이 발생한 열은 아웃리드(13)를 통하여 외부로 방출이 되는데, 이때 충분한 열방출이 이루어지지 못하여 패키지의 신뢰성을 저하시키는 문제점이 있었다.
본 발명의 목적은 상기와 같은 여러 문제점을 갖지 않는 적층형 패키지를 제공함에 있다.
본 발명의 다른 목적은 경박단소화를 이루는데 적합한 적층형 패키지를 제공함에 있다.
본 발명의 또다른 목적은 열방출이 용이하여 패키지의 신뢰성이 저하되는 것을 방지하도록 하는데 적합한 적층형 패키지를 제공함에 있다.
상,하면에 메탈패턴이 형성된 탭 테이프와, 그 탭 테이프의 상면에 수직으로 부착되는 수개의 반도체 칩과, 그 수개의 반도체 칩 상면에 형성된 다수개의 패드와, 그 다수개의 패드와 상기 탭테이플르 전기적으로 각각 연결하는 트랜스퍼 메탈과, 상기 다수개의 적층된 반도체 칩의 측면과 상면에 감싸도록 설치되어 열방출하기 위한 히트싱크와, 상기 탭테이프의 비어홀 하부에 각각 부착되어 외부로의 전기적인 연결단자가 되는 다수개의 솔더볼을 구비하여서 구성된 것을 특징으로 하는 적층형 패키지가 제공된다.
이하, 상기와 같이 구성되는 본 발명 적층형 패키지를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.
제3도는 본 발명 적층형 패키지의 구성을 보인 종단면도이고, 제4도는 본 발명 적층형 패키지의 제조순서를 보인 것으로, (a)는 메탈리제이션공정이고, (b)는 적층공정이며, (c)는 테이프부착공정이고, (d)는 히트싱크부착공정이며, (e)는 솔더볼부착공정이다.
도시된 바와 같이, 본 발명의 적층형 패키지는 상면에 형성된 다수개의 패드(PAD)(20a)에 각각 연결되는 트랜스퍼 메탈(TRANSFER METAL)(20b)이 형성된 수개의 반도체 칩(20)이 탭 테이프(TAB TAPE)(21)의 상면에 일정간격을 두고 설치되며, 그 수개의 반도체 칩(20) 사이에는 절연성 접착제(22)가 개재된다.
그리고, 상기와 같이 적층되어 부착된 수개의 반도체 칩(20)의 측면과 상면에는 열전도성 접착제(23)를 이용하여 히트싱크(24)가 설치된다.
또한, 상기 탭 테이프(21)의 하면에는 외부로의 전기적인 연결선이 되는 솔더볼(25)이 다수개 부착된다.
상기 탭 테이프(21)는 상,하면에 메탈패턴(21a)이 형성되고, 그 상,하면에 형성된 메탈패턴(21a)은 비어홀(21b)을 통하여 상,하로 전기적인 연결이 된다.
도면중 미설명 부호 26은 이방성 전도성 재료이다.
상기와 같이 구성되어 있는 본 발명 적층형 패키지의 제조방법을 설명하면 다음과 같다.
먼저, 제4도의 (a)와 같이 웨이퍼 상태의 반도체 칩(20) 상면에 형성된 패드(20a)에 금속박막의 패턴인 트랜스퍼 메탈(20b)을 일측변부로 형성되도록 하는 메탈리제이션(METALIZATION)공정을 수행한다. 그런 다음, (b)와 같이 상기 반도체 칩(20)을 개개로 분리하여, 절연성 접착제(22)를 매개로 적층부착하는 적층공정을 수행한다.
그런 다음, 제4도의 (c)와 같이 적층된 반도체 칩(20)의 일측에 노출된 트랜스퍼 메탈(20b)에 범프(미도시)를 형성한 다음, 탭 테이프(21)의 상면에 부착하는 테이프부착공정을 수행하고, (d)와 같이 적층된 반도체 칩(20)의 측면과 상면을 감싸도록 열전도성 접착제(23)로 히트싱크(24)를 부착하는 히트싱크부착공정을 수행한다.
그런 다음, 마지막으로 (e)와 같이 상기 탭 테이프(21)의 하면에 형성된 메탈패턴(21a)에 다수개의 솔더볼(25)을 부착하는 솔더볼부착공정을 수행하여 완성한다.
제5도는 제3도와 같은 본 발명의 적층형 패키지를 피시비 기판에 실장한 상태를 보인 사시도이고, 제6도는 제5도의 A, B, C, D면과 A, B, C, D면을 절취하여 보인 사시도로서, 도시된 바와 같이, 본 발명의 적층형 패키지는 피시비 기판(30)의 상면에 솔더볼(25)을 매개로 부착하여 사용된다.
이상에서 상세히 설명한 바와 같이, 본 발명 적층형 패키지는 탭 테이프의 상면에 수직으로 적층된 수개의 반도체 칩을 부착하고, 그 적층된 반도체 칩의 측면과 상면에 히트싱크를 부착하여, 종래의 적층형 패키지보다 경박단소화되는 효과가 있으며, 또한 패키지의 작동시 외부로 열방출이 잘되어 패키지의 신뢰성이 저하되는 것을 방지하는 효과가 있다.

Claims (2)

  1. 상,하면에 메탈패턴이 형성된 탭 테이프와, 그 탭 테이프의 상면에 수직으로 부착되는 수개의 반도체 칩과, 그 수개의 반도체 칩 상면에 형성된 다수개의 패드와, 그 다수개의 패드와 상기 탭 테이프를 전기적으로 각각 연결하는 트랜스퍼 메탈과, 상기 다수개의 적층된 반도체 칩의 측면과 상면에 감싸도록 설치되어 열방출하기 위한 히트싱크와, 상기 탭 테이프의 하면에 각각 부착되어 외부로의 전기적인 연결단자가 되는 다수개의 솔더볼을 구비하여서 구성된 것을 특징으로 하는 적층형 패키지.
  2. 제1항에 있어서, 상기 탭 테이프의 상,하면에 형성된 메탈패턴은 상,하방향으로 형성된 비어홀로 연결된 것을 특징으로 하는 적층형 패키지.
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