KR100357803B1 - 다중 칩 패키지 제조 방법 - Google Patents

다중 칩 패키지 제조 방법 Download PDF

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KR100357803B1
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semiconductor
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제임스 앤델슨 사무엘
엘. 로메로 구일렐모
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모토로라 인코포레이티드
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Abstract

전기 절연된 표면과 절연된 표면상에 위치설정된 알루미늄 열 도전성 영역을 형성하는 알루미늄 질화물층을 가진 알루미늄 실리콘 기판을 포함하는 다중칩 패키지를 제조하는 방법이다. 기판의 표면상의 도체는 장착 영역과 외부 접속부를 형성하고 각 장착 영역은 열 도전성 영역의 관련된 하나와 인접하게 위치 설정되고 반도체 칩은 각 장착 영역내에 장착된다. 열 도전성 요소는 각 칩의 후면과 다수의 열 도전성 영역중 관련된 것과 접속되며, 각 칩은 재생가능한 캡슐로 싸여진다.

Description

다중 칩 패키지 제조방법{Method of fabricating multi-chip packages}
발명의 분야
본 발명은 집적 회로 패키징 방법과 특히 웨이퍼 레벨에서 반도체 칩의 집적에 관한 것이다.
발명의 배경
다중 반도체 칩의 집적과 특히 파워 다중칩 모듈은 산업 시스템에서 점차적으로 증가되어 오고 있다. 일반적으로, 반도체 칩은 인쇄배선판, 세라믹 기판(하이브리드)등을 사용하여 모듈로 조립된다. 이런 조립체를 제조하기 위해서, 반도체 칩은 개별 조립체 또는 플랜트에 패키지되고 선적된 표준 반도체 제조 플랜트로 제조된다. 인쇄배선판 또는 세라믹 기판이 제공되고, 다양한 다른 부품과 함께, 부품은 여기에 조립되고 패키지된다.
이들은 많은 조립 노동력을 추가로 필요하므로, 이 조립 공정은 부품들을 싸놓기 위한 추가의 장비, 공간 및 저장소를 필요로 한다. 또한, 모듈은 일반적으로 약간의 형태의 탈열제를 필요로 하며, 특히, 파워 다중칩 모듈이 있으면, 최종 패키지의 크기와 무게를 증가한다. 더욱이, 인쇄배선판 또는 세라믹 기판은 부품의 지지를 제외하고는 어느 다른 기능을 제공하지 않고 무게와 크기를 모듈에 더한다.
따라서, 보다 효율적이고 보다 소형의 패키지로 다중칩 모듈을 패키징하는 방법을 창안하는 것이 매우 양호하다.
본 발명의 목적은 다중칩 패키지를 제조하는 새롭고 개선된 공정을 제공하는 것이다.
본 발명의 다른 목적은 반도체 웨이퍼 처리 레벨에서 공정이 완전히 끝날 수 있는, 다중칩 패키지를 제조하는 새롭고 개선된 공정을 제공하는 것이다.
본 발명의 또 다른 목적은 새롭고 개선된 다중칩 패키지를 제공하는 것이다.
본 발명의 또 다른 목적은 보다 간단하고 보다 싸고, 보다 소형이고 보다 콤팩트한 새롭고 개선된 다중칩 패키지를 제공하는 것이다.
본 발명의 또 다른 목적은 절연과 열 관리의 비용을 대부분 감소하는 새롭고 개선된 다중칩 패키지를 제공하는 것이다.
본 발명의 요지
상술한 문제점 및 다른 문제점은 아래의 단계를 포함하는 다중칩 패키지를 제조하는 방법으로 적어도 부분적으로 해결되고 상술한 목적과 다른 목적은 실현된다.
전기 절연된 표면과 여기에 형성된 다수의 열 전도성 영역을 가진 반도체 기판을 제공하는 단계와,
전기회로와 전기회로에 접속되고 반도체 칩의 한 표면에 위치설정된 다수의 전기 I/O패드를 각각이 가지며, 탈열제를 부착하기 위해 제공된 제 2 표면을 각각이 가지는 다수의 반도체 칩을 제공하는 단계를 포함한다. 다수의 전기 도체는 기판의 표면상에 형성되므로 다수의 반도체 칩 장착 영역을 형성하며 각 장착 영역은 전기 도체에 결합되고 다수의 반도체 칩의 적어도 한 메이팅 반도체 칩의 I/O패드와 메이트하도록 위치설정된 다수의 본드 패드를 가지며, 각 장착 영역은 추가로 다수의 열 도전성 영역중 관련된 하나와 인접하게 위치설정된다. 다수의 반도체 칩 각각은 다수의 장착 영역의 각각에 장착되며 각 장착 영역내의 본딩 패드는 각 장착 영역을 위한 메이팅 반도체 칩의 I/O패드에 전기적으로 접속되어 있다. 다수의 열 전도성 요소 각각은 각 반도체 칩의 제 2 표면과 다수의 열 전도성 영역의 관련된 하나에 접속되므로 탈열을 제공한다.
열 전도성 요소는 또한 반도체 칩의 제 2측면상의 전기 단자를 전기 도체에 접속하는 기능을 할 수 있다. 그리고 나서 반도체 칩은 적합하게 재생가능한 열경화성 에폭시로 캡슐로 싸여진다.
양호한 실시예의 설명
제 1 도와 제 3도를 참조하면, 본 발명에 따른 다중칩 패키지제조 공정의 몇 개의 연속 단계가 도시되어 있다. 특히, 제 1 도는 적합하게 열도전성인 반도체 재료로 형성된 기판(10)을 도시한다. 이 특정 실시예에서, 기판(10)은 알루미늄 실리콘 카바이드(AlSiC)로 형성되어 있지만 다른 반도체 재료가 적합한 응용분야에서사용될 수 있다.
종래 알려진 바와 같이, AlSiC는 일반적으로 웨이퍼 또는 실리콘 카바이드 등을 캐스팅함으로서 형성되고 상당히 쉽게 연소될 수 있거나 그렇지 않으면 제거되어 다공성 기판을 만들 수 있는 약간의 재료를 포함한다. 그리고 나서 기판은 액체 알루미늄으로 채워져서 최종 AlSiC을 제공한다.
일반적으로 AlSiC는 매우 양호한 열 전도체이지만 또한 어느 정도의 전기들 전도한다.
이 특정 실시예에서는 알루미늄 질화물인 절연재료로된 박막층(이후부터는 AlN으로 언급함)이 기판(10)의 상부표면상에 위치설정되어 전기적으로 절연표면을 형성한다. 그 다음에, 알루미늄 층, AlSiC층 등(양호한 실시예에서는 알루미늄 층(이후에는 Al층이라 언급함))일수 있는 열도전성 재료의 박막층은 AlN층(11)의 상부면상에 위치설정된다.
AlSiC와 AlN를 반도체 처리공정(예, 에칭등)의 면에서, 상당히 가공하기 힘들기 때문에, 기판(10), AlN충(11)과 Al층(12)은 소망의 형상(예, 웨이퍼등)으로 캐스트된다. Al층이 기판(10)의 형성의 주입 또는 침투동안 소망의 형상으로 캐스트될 수 있기 때문에 아주 간단하게 제공될 수 있다. AlN층(11)은 예비성형되고 전체구조는 표준 웨이퍼 본딩 기술에 의해 도시한 바와 같이 고정된다. 더욱 상세히 설명한 바와 같이, 본 실시예에서, Al층은 AlN층(11)의 표면부를 노출하는 다수의 개구(13)를 가진다.
박막 절연층(14)(제 5도에 상세히 도시함)은 Al층(12)의 적어도 일부분에 형성된다. 절연층(14)은 실리콘 질화물 또는 다른 질화물과 같은, 반도체 제조 영역에서 정상적으로 사용된 절연재료로된 어떠한 층이라도 상관없다. 그 다음에, 알루미늄과 같은 전기 도전 재료의 층(이후에 금속층(15)라 함)은 스퍼터링 등과 같은 약간의 종래 작동에 의해 증착된다. 금속층(15)은 Al층(12)을 덮는 절연층(14)과 개구(13)의 적어도 일부분에서 증착된다.
금속층(15)은 증착된후 패턴화되고 에칭될 수 있으며, 또는 포토레지스트의 패턴이 먼저 증착되고, 금속층(15)이 그위에 증착된후, 패턴화될 수 있다. 어느 경우든, 전기 도체(18)는 개구(13)로 연장하는 금속층(15)으로 부터 형성되고 이들에 칩 장착 영역{chip mouting area)을 형성한다. 각 칩 장착 영역은 전기 도체(18)에 결합되고 적어도 하나의 메이팅 반도체 칩의 I/O패드와 일치하도록 위치설정된 다수의 본딩 패드(20)를 포함한다. 일반적으로, 절연층(14)은 알루미늄 재료에 의해 전기 도체(18)의 단락(shorting)을 방지하기 위해서 Al층(12)상에 이용된다.
적합하게 형성되고 위치설정된 전도체(18)와 본딩 패드(20)로, 메이팅 반도체 칩(25)( 본 실시예에서 플립-칩(flip-chip))이 각 개구(13)내의 각 장착영역내의 본딩 패드(20)에 장착된다. 다수의 반도체 칩(25)이 제공된다. 각 반도체 칩(25)은 통상적인 형태로 여기에 형성된 전기회로와 전기회로에 접속되고 반도체 칩(25)의 하면에 위치설정된 전기 I/O 패드를 포함하므로 적어도 하나의 개구(13)내에서 본딩 패드(20)와 일치(메이트)한다.
더욱이, 반도체 칩(25)은 여기서 탈열제(heat sink)에 부착되도록 설계된 상부면을 가진다. 반도체 칩(25)은 납땜 범프, 납땜프리폼등과 같은 종래 알려진 방법에 의해 장착된다.
반도체 칩(25)이 개구(13)내의 전도체(15)에 적당히 장착되고 연결되면, 열 도전성 요소(26)는 각 개구(13)에 인접한 Al층(12)상에 각각 연관된 탈열제 영역으로 부터 각 반도체 칩(25)의 상부면까지 접속된다. 이 실시예에서, 열 도전성 요소(26)는 양호한 열과 양호한 전기 전도체인 구리, 알루미늄등으로 형성된 금속 스트랩이다. 열 도전성 요소(26)는 솔더링, 웨딩등의 어느 종래 수단에 의해 반도체 칩(25)과, Al층(12)의 표면상의 금속층(15)의 일부분에 접속되어 있다. 절연층(14)이 Al층(12)과 금속층(15)사이에 샌드위치되면, 열이 각 반도체 칩(25)과 도전성 요소(26)로 부터 Al층(12)으로 그 다음에 기판(10)까지 쉽게 통과되기에 충분할 정도로 얇게 샌드위치된다.
제 4도와 제 5도를 참조하면, 싱글 반도체 장치의 확대한 평면도 및 상면도가 도시되어 있다. 이들 도면에는 반도체 칩에 대한 전기 접속부와 다양한 재료의 층을 보다 상세히 도시하고 있다. 더욱이, 반도체 칩의 다양한 여러 형태에 대한 개구(13)의 형상과 전기 접속부를 만드는 방법을 쉽게 생각할 수 있다.
개구(13)내에 고정적으로 장착된 반도체 칩(25)과 반도체 칩(25)( 특정 예에서)의 상부면에 대한 접속부에 탈열(heat sinking)작용을 제공하는 도전성 요소(26)로 이루어진 구조체는 적당하게 캡슐로 싸여질 수 있다. 이 예에서, 각 반도체 칩(25)과 도전성 요소(26)는 제 6 도에 도시한 바와 같이 재생가능한 열경화성 에폭시(28)로 개별 캡슐로 싸여진다. 이런 형태의 패키지는 일반적으로 비싸기 때문에, 제거될 수 있는 캡슐을 사용해서 이것을 개별 부품이 개방, 수선, 제거 및교환될 수 있도록 적용하는 것이 실질적인 장점을 제공한다. 물론, 다른 캡슐기술, 예들 들면, 완전히 영구적인 캡슐이 필요하거나 적합하다고 여겨지면 사용될 수 있을 것이다.
특히 제 7 도와 제 8 도를 참조하면, 본 발명에 따라서 패키지된 특정 다중칩 회로도의 예가 도시되어 있다. 이 특정 예에서, 3개의 페이스 모터 제어회로용 파워 모듈(a power module for a three phase moter control circuit)이 본 발명을 설명하기 위해 도시되어 있다. 3개의 모터 제어 회로(30,31,32)가 도시되어 있으며, 제 7 도의 블록 다이어그램 내에서는 6인치 웨이퍼(35)상의 각 부품의 대략 위치를 보다 잘 도시하고 있다. 각 제어회로(30,31,32)는 유사하므로 단지 회로(31)를 제 7 도를 참고로 보다 상세히 설명하겠다.
제어회로(31)는 콜렉터에 접속된 외부 단자(37)와 게이트에 접속된 외부 단자(38)를 가진 제1 절연된 게이트 바이폴라 트랜지스터(36)(IGBT)를 포함한다. 프리-휘링 다이오드(40: a free-wheeling diode(FWD))는 종래 잘 알려진 방법으로 IGBT(36)과 함께 회로내에 접속되므로 샤프하고 포지티브한 스위칭을 제공한다. IGBT(36)의 출력(에미터)은 제 2 IGBT(42)의 클렉터에 접속되며, 또한 이것은 회로에 접속된 FWD(44)를 가진다. 외부 단자(45)는 IGBT(42)의 게이트에 접속되며, 외부 단자(46)는 IGBT(42)의 에미터에 접속된다. 당업자에 의해 알려진 바와 같이, 단자(37,46)는 회로의 파워 단자이고 단자(36,45)는 제어 단자이다.
제 8도를 참조하면, AlSiC 기판(50)에는 상부면상에 위치설정된 절연층(51)이 제공되므로 절연층(51)상에 위치설정된 Al층과 절연된 상부면을 형성하고 반도체 칩이 장착되어지는 포켓을 제공한다. 이미 상술한 바와 같이, 절연 재료의 박막층은 Al층(52)의 표면과 엣지위에 증착되므로 전도체는 포켓내에 그리고 구조체의 상부면상에 증착된다. 이 실시예에서, 각 IGBT(36,42)는 개별회로와, 콜렉터가 될 수 있는 상부면을 가진 플립-칩으로서 반도체 칩상에 제조되며 각 FWD(40)은 개별회로와, 반도체 칩의 각 측상의 한 단자를 가진 플립-칩으로서 반도체 칩상에 제조된다.
그러므로, 제 1포켓(좌측)내에 장착된 IGBT(36)으로, 콜렉터의 접속부는 반도체 칩의 상부면과 Al층(52)의 인접면사이로 연장하는 열 도선성 요소에 의해 열 도전성 영역의 표면(제 1 포켓의 좌측의 Al층(52)의 표면)에 형성된다. 이 접속부는 단자(37)로 도시되어 있다. 유사하게, 단자(42)는 IGBT(42)의 좌측 또는 FWD(44)의 Al층(52)의 표면어느 쪽이든 위치될 수 있다. 예를 들어 IGBT(42)의 좌측의 Al층(52)의 표면에 위치되는 경우가 단자(42)로 도시되어 있다. 외부 단자 (38,45)가 전기 도체에 의해 포켓내의 반도체 칩의 하부면에 접속되고 Al층(52)의 표면상에 어느 종래의 위치에 위치설정될 수 있으므로 제 8 도에서는 도시되어 있지 않다. 제 8 도에 도시한 바와 같이, 반도체 칩은 캡슐로 싸여지고 전체 웨이퍼 (35)는 단지 다양한 전기 접점을 접근할 수 있는 패키지로서 형성된다. 제 9 도와 제 10 도들 참조하면, 본 발명의 다른 실시예의 평면도와 상면도를 도시하고 있다. 이 실시예에서, AlSiC 기판(60)에는 표면상에 위치설정된 AlN층이 제공되어 있으므로 상술한 바와 같은 전기 절연 표면을 형성한다. 그러나, 이 실시예에서, Al층 (61)은 절연층(61)의 표면에 형성되어 위치설정되므로, 이들의 개별 부분들은 단지인접한 칩 장착 영역(63)에 존재하고 각 칩 장착 영역(63)과 연관된 열 도전성 영역을 형성한다. 이 실시예에서 추가의 절연층(제 5 도의 층(14))이 필요 없으며, 이 이유는 전기 도체(64)가 층(61)의 전기 절연 표면상에 간단히 위치설정되고 열 도전성 영역을 형성하는 Al층(62)의 전체부분이 열 도전성 요소(66)를 통해서, 장착 영역(63)내에 장착된 반도체 칩(65)의 상부면에, 외부 접점으로서 작용할 수 있기 때문이다.
제 11 도와 제 12 도를 참조하면, 본 발명의 다른 실시예의 평면도와 상면도를 도시하고 있다. 이 실시예에서, AlSiC 기판 (70)에는 표면상에 위치설정된 AlN층(71)이 제공되어 있으므로 상술한 바와 같은 전기 절연 표면을 형성한다. 그러나, 이 실시예에서, 포켓(72)은 AlN층(71)내에 형성되어 열 도전 영역을 형성한다. 전기 도체(73)는 AlN층(71)의 전기 절연 표면상에 위치설정되므로 다수의 반도체 칩 장착 영역(74)을 형성하며, 각 칩 장착 영역(74)은 포켓(73)에 인접하게 위치설정된다. Al층(75)의 일부분이 각 포켓(73)내에 위치설정되고 양호한 열 도전을 위해 AlSiC에 결합된다. 전기 도체(73)에 의해 형성된 본딩 패드와 메이트하는 하부면상에 I/O패드(77)를 가지는 반도체 칩(76)은 각 반도체 칩 장착 영역(74)내에 장착된다. 반도체 칩(76)의 상부면은 열 도전성 요소(78)에 의해 Al층(75)에 접속된다. 반도체 칩(76)의 상부면이 전기 접속을 필요로 하지 않으면, 열 도전성 요소 (78)는 절연층을 개재할 필요없이 반도체 칩(76)으로 부터 기판(70)에 직접 도전한다.
제 13 도와 제 14 도를 참조하면, 본 발명의 다른 실시예의 평면도와 상면도를 도시하고 있다. 이 실시예에서, AlSiC 기판(80)에는 표면상에 위치설정된 AlN층(81)이 제공되어 있으므로 상술한 바와 같은 전기 절연 표면을 형성한다. 이 실시예에서, 포켓(82)은 AlN층(81)내에 형성되어 열 도전 영역을 형성한다. 전기 도체(83)는 AlN층(81)의 전기 절연 표면상에 위치설정되므로 다수의 반도체 칩 장착 영역(84)을 형성하며, 각 칩 장착 영역(84)은 포켓(82)에 인접하게 위치설정된다. 전기 도체(83)에 의해 형성된 본딩 패드와 메이트하는 하부면상에 I/O패드(87)들 가지는 반도체 칩(86)은 각 반도체 칩 장착 영역(84)내에 장착된다. 반도체 칩(86)의 상부면은 열 도전성 요소(88)에 의해 AlSiC기판(80)에 접속된다. 반도체 칩(86)의 상부면이 전기 접속을 필요로 하지 않으면, 열 도전성 요소(88)는 절연층을 개재할 필요없이 반도체 칩(86)으로 부터 기판(80)에 직접 도전한다.
설명된 전체 제조 공정은 다양한 중간 부품을 보호, 선적, 저장등을 할 필요가 없이 반도체 웨이퍼 시설물내에서 완전하게 이룰 수 있음을 알 수 있을 것이다. 또한 외측 시설물내에 필요한 추가의 노동력과 장비도 필요가 없다. 따라서, 새롭고 개선된 다중칩 패키지를 제조하는 공정을 설명해 왔다. 새롭고 개선된 다중칩 패키지를 제조하는 공정은 반도체 웨이퍼 처리 레벨에서 완전히 수행될 수 있으므로, 노동력, 시핑(shipping), 핸드링 및 저장 비용을 대부분 감소할 수 있다. 또한 새롭고 개선된 다중칩 패키지는 보다 간단하고 보다 싸고, 보다 소형이고 보다 콤팩트하게 제조할 수 있다.
더우기, 새롭고 개선된 공정은 절연과 열 관리의 비용을 대부분 감소하는 다중칩 패키지를 가져온다.
본 발명의 특정 실시예를 도시하고 상세히 설명하였지만, 추가의 개량과 개선은 당업자에 의해 일어날 것이다. 그러므로, 본 발명이 여기서 도시한 특정형태에 제한되지 않고 첨부된 청구범위내에서 본 발명의 정신과 범주로 부터 벗어나지 않는 모든 개량을 포함하고 있는 것으로 이해해 주길 바란다.
제 1 도 내지 제 3 도는 본 발명에 따른 다중 칩 패키지의 제조에서의 다양한 연속 단계를 도시하는 일부분이 생략된 상면도.
제 4 도는 제 3 도의 일부분의 평면도.
제 5 도는 4-4선에서 본 제 4 도의 구조를 더욱 상세하게 도시하는 상면도.
제 6 도는 다중칩 패키지의 최종 연속 단계를 도시하는 제 3도와 유사한 상면도.
제 7 도는 본 발명에 따른 특정 다중칩 패키지의 평면도.
제 8 도는 제 7 도의 8-8선을 따라 본 일부분이 제거된 상면도.
제 9 도는 본 발명에 따른 다중칩 패키지의 일부분이 제거된 다른 실시예의 평면도.
제 10 도는 제 9 도의 10-10선을 따라서 본 일부분이 제거된 상면도.
제 11 도는 본 발명에 따른 다중칩 패키지의 다른 실시예의 일부분이 제거된 평면도.
제 12 도는 제 11 도의 12-12선을 따라서 본 일부분이 제거된 상면도.
제 13 도는 본 발명에 따른 다중칩 패키지의 다른 실시예의 일부분이 제거된 평면도.
제 14 도는 제 13 도의 14-14선을 따라서 본 일부분이 제거된 상면도.
* 도면의 주요부분에 대한 부호의 설명 *
11: AlN층 12: Al층
13: 개구 15: 금속층
20: 패드 25: 반도체 칩
26: 열 도전성 요소 30,31,32: 전기회로

Claims (5)

  1. 전기 절연된 표면을 가진 기판을 제공하고 상기 기판상에 다수의 열 전도성 영역을 제공하는 단계와,
    여기에 형성된 전기회로와 상기 전기회로에 접속되고 반도체 칩의 한 표면에 위치설정된 다수의 전기 I/O패드를 각각이 가지며, 탈열제를 부착하기 위해 제공된 제 2표면을 각각이 가지는 다수의 반도체 칩을 제공하는 단계와,
    각각이 상기 전기 도체에 결합되고 다수의 반도체 칩의 적어도 한 메이팅 반도체 칩의 I/O패드와 메이트하도록 위치설정된 다수의 본드 패드를 가지며, 추가로 다수의 열 도전성 영역중 관련된 하나와 인접하게 위치설정되는 다수의 반도체 칩 장착 영역을 형성하도록 상기 기판의 표면상에 다수의 전기 도체를 형성하는 단계와,
    상기 다수의 반도체 칩 각각을 각 장착 영역에 대한 메이팅 반도체 칩의 I/O패드에 전기적으로 접속된 각 장착 영역내의 본딩 패드를 가진 다수의 장착 영역의 각각에 장착하는 단계와,
    다수의 열 전도성 요소 각각을 각 반도체 칩의 제 2 표면과 다수의 열 전도성 영역의 관련된 하나에 접속하는 단계를 포함하는 것을 특징으로 하는 다중칩 패키지를 제조하는 방법.
  2. 전기 절연된 표면을 형성하도로 기판의 표면상에 위치설정된 알루미늄 질화물 층을 가진 알루미늄 실리콘 카바이드로 된 반도체 기판을 제공하고 상기 기판의 표면에 실리콘 질화물 층을 통과하는, 각각이 열 도전성 영역을 형성하는 다수의 개구를 제공하는 단계와,
    여기에 형성된 전기회로와 상기 전기회로에 접속되고 반도체 칩의 한 표면에 위치설정된 다수의 전기 I/O패드를 각각이 가지며, 탈열제를 부착하기 위해 제공된 제 2표면을 각각이 가지는 다수의 반도체 칩을 제공하는 단계와,
    각각이 상기 전기 도체에 결합되고 다수의 반도체 칩의 적어도 한 메이팅 반도체 칩의 I/O패드와 메이트하도록 위치설정된 다수의 본드 패드를 가지며, 추가로 다수의 열 도전성 영역중 관련된 하나와 인접하게 위치설정되는 다수의 반도체 칩 장착 영역을 형성하도록 상기 기판의 표면상에 다수의 전기 도체를 형성하는 단계와,
    상기 다수의 반도체 칩 각각을 각 장착 영역에 대한 메이팅 반도체 칩의 I/O패드에 전기적으로 접속된 각 장착 영역내의 본딩 패드를 가진 다수의 장착 영역의 각각에 장착하는 단계와,
    다수의 열 전도성 요소 각각을 각 반도체 칩의 제 2 표면과 다수의 열 전도성 영역의 관련된 하나내의 기판의 노출면에 접속하는 단계를 포함하는 것을 특징으로 하는 다중칩 패키지를 제조하는 방법.
  3. 전기 절연된 표면과 상기 기판상에 이격된 관계로 형성된 다수의 열 전도성 영역을 가진 반도체 기판과,
    여기에 형성된 전기회로와 상기 전기회로에 접속되고 반도체 칩의 한 표면에 위치설정된 다수의 전기 I/O패드를 각각이 가지며, 탈열제를 부착하기 위해 제공된 제 2표면을 각각이 가지는 다수의 반도체 칩과,
    각각이 상기 전기 도체에 결합되고 다수의 반도체 칩의 적어도 한 메이팅 반도체 칩의 I/O패드와 메이트하도록 위치설정된 다수의 본드 패드를 가지며, 추가로 다수의 열 도전성 영역중 관련된 하나와 인접하게 위치설정되는 다수의 반도체 칩 장착 영역을 형성하도록 상기 기판의 표면상에 위치설정된 다수의 전기 도체와,
    각 장착 영역에 대한 메이팅 반도체 칩의 I/O패드에 전기적으로 접속된 각 장착 영역내의 본딩 패드를 가진 다수의 장착 영역의 각각에 장착되는 다수의 반도체 칩중 각 하나와,
    각 반도체 칩의 제 2 표면과 다수의 열 전도성 영역의 관련된 하나에 접속되는 다수의 열 전도성 요소중 각 하나를 포함하는 것을 특징으로 하는 다중칩 패키지.
  4. 기판의 표면상에 위치설정된 알루미늄 질화물로 된 전기 절연층과, 상기 기판의 표면에 실리콘 질화물 층을 통과하는 이격된 관계로 형성된 다수의 개구를 가진 알루미늄 실리콘 카바이드로 된 반도체 기판과,
    여기에 형성된 전기회로와 상기 전기회로에 접속되고 반도체 칩의 한 표면에 위치설정된 다수의 전기 I/O패드를 각각이 가지며, 탈열제를 부착하기 위해 제공된 제 2 표면을 각각이 가지는 다수의 반도체 칩과,
    각각이 상기 전기 도체에 결합되고 다수의 반도체 칩의 적어도 한 메이팅 반도체 칩의 I/O패드와 메이트하도록 위치설정된 다수의 본드 패드를 가지며, 추가로 다수의 열 도전성 영역중 관련된 하나와 인접하게 위치설정되는 다수의 반도체 칩 장착 영역을 형성하도록 상기 기판의 표면상에 위치설정된 다수의 전기 도체와,
    각 장착 영역에 대한 메이팅 반도체 칩의 I/O패드에 전기적으로 접속된 각 장착 영역내의 본딩 패드를 가진 다수의 장착 영역의 각각에 장착되는 다수의 반도체 칩중 각 하나와,
    각 반도체 칩의 제 2 표면과 다수의 열 전도성 영역의 관련된 하나내의 기판의 노출면에 접속되는 다수의 열 전도성 요소중 각 하나를 포함하는 것을 특징으로 하는 다중칩 패키지.
  5. 기판의 표면상에 위치설정되고 전기 절연된 표면을 형성하는 알루미늄 질화물 층과, 상기 전기 절연된 표면상에 위치설정되고 이를 통해 알루미늄 질화물의 표면을 노출하는 다수의 개구를 가진 알루미늄 실리콘 카바이드로 된 반도체 기판과,
    반도체 칩의 한 주면상에 위치설정된 다수의 전기 I/O패드에 접속된 제 1,2 전극과 제 1 주면의 반대측상의, 제 2 주면상위 위치설정된 I/O 패드를 가진 제 3전극을 가지는 트랜지스터를 각각이 형성하고 있는 다수의 반도체 칩과,
    알루미늄층의 적어도 일부분상에 위치설정된 절연층과,
    각각이 상기 전기 도체에 결합되고 다수의 반도체 칩의 적어도 한 메이팅 반도체 칩의 I/O패드와 메이트하도록 위치설정된 다수의 본드 패드를 가지며, 추가로 다수의 열 도전성 영역중 관련된 하나와 인접하게 위치설정되는, 알루미늄층내의 개구내에 다수의 반도체 칩 장착 영역을 형성하도록, 절연층과 알루미늄 질화물의 노출면상에 위치설정된 다수의 전기 도체와,
    각 장착 영역에 대한 메이팅 반도체 칩의 I/O패드에 전기적으로 접속된 각 장착 영역내의 본딩 패드들 가진 다수의 장착 영역의 각각에 장착되는 다수의 반도체 칩중 각 하나와,
    각 반도체 칩의 제 2 표면상의 제 3 전극과 다수의 열 전도성 영역의 관련된 하나내에 전기적이고 물리적으로 접속되어, 접속된 반도체 칩으로 부터 관련된 열 도전성 영역까지 열 통로를 형성하고 접속된 반도체 칩으로 부터 절연층상의 전기 도체까지 전기 통로를 형성하는, 다수의 열 전도성 요소중 각 하나를 포함하는 것을 특징으로 하는 다중칩 패키지.
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