KR100394808B1 - 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법 - Google Patents

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KR100394808B1
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    • H01L2924/351—Thermal stress

Abstract

본 발명은 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법에 관한 것으로, 웨이퍼 레벨에서 제조된 반도체 소자를 3차원으로 적층한 적층 칩 패키지를 구현하기 위해서, 반도체 소자의 칩 패드의 재배치를 위한 배선층이 형성된 재배선 기판에 웨이퍼 레벨에서 제조된 반도체 소자를 충전층을 개재하여 3차원으로 적층하고, 반도체 소자에 형성된 도전성 충전물로서 적층되는 반도체 소자들간의 전기적 연결을 구현한 다음, 재배선 기판에 적층된 반도체 소자들을 분리함으로써 웨이퍼 레벨에서 다수개의 적층 칩 패키지를 얻을 수 있다. 이때, 재배선 기판에 적층되는 반도체 소자는 웨이퍼 레벨에서 제조된 반도체 소자 중에서 양품으로 판정된 반도체 소자만을 이용함으로써, 적층 칩 패키지의 수율을 향상시킬 수 있다. 적층된 반도체 소자들의 중합체층의 두께가 얇음으로 인한 전기적 특성 저하를 충전층이 보완함으로 전기적 특성이 떨어지는 것을 억제할 수 있다. 적층된 반도체 소자들 사이에 방열 금속층이 개재하고, 적층된 반도체 소자의 외측에 금속 덮개를 형성함으로써, 적층 칩 패키지에서 발생되는 열을 효과적으로 외부로 방출시켜 전기적 특성을 향상시킬 수 있다. 방열 금속층을 접지층으로 이용하여 적층 칩 패키지의 전기적 특성을 더욱 향상시킬 수 있다. 그리고, 반도체 소자를 재배선 기판에 적층하여 적층 칩 패키지를 구현하기 때문에, 재배선 기판에 형성된 배선층을 어떻게 형성하느냐에 따라서 팬인과 더불어 팬아웃을 구현할 수 있다.

Description

웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법{Wafer level stack chip package and method for manufacturing the same}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 재배치를 이용하여 웨이퍼 레벨에서 제조된 반도체 소자를 재배선 기판에 적층하여 웨이퍼 제조 공정을 이용한 웨이퍼 레벨 적층 칩 패키지 및 그 제조방법에 관한 것이다.
전자 산업에 있어서 기술 개발의 주요 추세 중의 하나는 소자의 크기를 축소하는 것이다. 반도체 패키지 분야에 있어서도 패키지의 크기를 칩 수준으로 축소하는 것이 주요 관심사 중의 하나이며, 특히 재배치(redistribution, 또는 재배선(rerouting)이라고도 함) 기술을 이용하여 웨이퍼 상태에서 칩 사이즈 패키지를 구현하고자 하는 것이 최근의 경향이다.
흔히 '웨이퍼 레벨 칩 사이즈 패키지(wafer level chip scale package; WLCSP)'라고 불리기도 하는 이 패키지 유형은 플립 칩(flip chip)의 일종으로서, 칩에 형성된 알루미늄 패드로부터 다른 위치의 보다 큰 패드로 배선을 유도하는 재배치 기술을 사용하게 된다. 재배치된 패드에는 솔더 볼(solder ball)과 같은 외부접속용 단자가 형성되며, 일련의 패키지 제조 공정들이 웨이퍼 상태에서 일괄적으로 이루어진다.
잘 알려져 있는 바와 같이, 반도체 웨이퍼는 실리콘과 같은 반도체 기판에 형성된 수십개 또는 수백개의 집적회로 칩들을 포함하고 있다. 도 1은 웨이퍼(10)를 개략적으로 도시하고 있으며, 도 2는 도 1에 도시된 웨이퍼의 일부(A부분)를 확대하여 보여주고 있다. 도 1과 도 2에 나타나 있듯이, 각각의 집적회로 칩(20)들은 절단영역(14)에 의하여 서로 구분되며, 전기신호의 입출력 단자 역할을 하는 칩 패드(22)들이 각각의 칩(20)마다 형성되어 있다. 칩 패드(22)를 제외한 칩 표면에는 질화막과 같은 보호막(24)이 덮여 있다.
웨이퍼(10) 상태에서 제조된 칩 사이즈 패키지(30)는 도 3에 도시된 것과 같은 평면 배치를 갖는다. 도 3에 도시된 외부접속단자(36)는 도 2에 도시된 칩 패드(22)와 위치가 서로 다름을 알 수 있다. 전술한 바와 같이, 재배선을 통하여 외부접속단자(36)가 형성되는 패드의 위치를 재배치하기 때문이다. 웨이퍼 상태에서 패키지 제조가 완료되면, 절단영역(14)을 따라 웨이퍼(10)를 절단하여 칩 단위의 개별 패키지(30) 완제품을 얻게 된다.
종래의 재배치 웨이퍼 레벨 칩 사이즈 패키지(30)의 수직 구조가 도 4에 나타나 있다. 도 4는, 이해를 돕기 위하여, 1개의 칩 패드(22)와 1개의 외부접속단자(36)의 연결 구조를 중심으로 패키지의 일부를 도시한 것이며, 패키지 전체의 단면 구조를 나타낸 것은 아니다. 이는 본 발명에 대한 참조 도면의 경우에도 마찬가지이다.
도 4에 도시된 바와 같이, 반도체 기판(12) 상부에는 칩 패드(22)와 보호막(24)이 형성되어 있다. 보호막(24) 위에는 응력 완충과 전기 절연을 위한 중합체층(31)이 형성되며, 금속기저층(32)이 칩 패드(22)와 중합체층(31) 위에 증착된다. 금속기저층(32) 위에는 재배선층(33)이 형성되며, 재배선층(33) 위로 다시 두번째 중합체층(34)이 형성된다. 재배선층(33) 상부의 중합체층(34)은 재배선층(33)을 외부로부터 보호하기 위한 것이다. 중합체층(34)의 일부를 제거하여 외부로 노출시킨 재배선층(33)에는 금속기저층(35)과 외부접속단자(36)가 형성된다.
이와 같은 구조를 갖는 웨이퍼 레벨 칩 사이즈 패키지는 중합체층의 두께가 낮아서 전기적 특성이 취약하며, 칩 패드 수의 증가와 칩 사이의 감소로 팬아웃(fan-out)을 구현하는 것이 용이하지 않다.
칩 사이즈 패키지는 일면에 외부접속단자가 형성되어 있기 때문에, 3차원으로 적층할 수 있는 있지만 상하의 칩 사이즈 패키지 사이의 전기적으로 연결하는 것이 용이하지 않다. 즉, 외부접속단자가 형성된 면에 반대되는 칩 사이즈 패키지(제 1 패키지)의 배면에 새로운 칩 사이즈 패키지(제 2 패키지)의 외부접속단자가 형성된 면을 적층해야 하는데, 제 1 패키지와 제 2 패키지의 외부접속단자를 서로 연결하는 용이하지 않다.
그리고, 웨이퍼를 적층하여 웨이퍼 레벨의 적층 칩 패키지를 구현할 경우, 각 층을 이루는 웨이퍼의 수율 때문에 적층 칩 패키지의 수율이 떨어지는 문제점을 안고 있다. 즉, 적층되는 칩 중에서 적어도 하나가 불량이면 전체 적층 칩 패키지가 불량으로 처리되기 때문에, 적층 칩 패키지의 수율이 떨어질 수 밖에 없다.
따라서, 본 발명의 제 1 목적은 웨이퍼 레벨에서 제조된 반도체 소자를 3차원으로 적층한 적층 칩 패키지 및 그 제조방법을 제공하는 데 있다.
본 발명의 제 2 목적은 적층 칩 패키지의 수율을 향상시킬 수 있는 적층 칩 패키지의 제조방법을 제공하는 데 있다.
본 발명의 제 3 목적은 중합체층의 두께가 얇음으로 인한 전기적 특성 저하를 해소할 수 있는 적층 칩 패키지 및 그 제조방법을 제공하는 데 있다.
본 발명의 제 4 목적은 팬인과 더불어 팬아웃을 구현할 수 있는 적층 칩 패키지 및 그 제조방법을 제공하는 데 있다.
도 1은 반도체 웨이퍼를 개략적으로 도시한 평면도이다.
도 2는 도 1의 "A"부분을 확대하여 나타낸 평면도이다.
도 3은 웨이퍼 상태에서 제조된 칩 사이즈 패키지를 나타낸 평면도이다.
도 4는 종래의 재배치 웨이퍼 레벨 칩 사이즈 패키지를 나타낸 단면도이다.
도 5 내지 도 27은 본 발명에 따른 웨이퍼 레벨 적층 칩 패키지 및 그 제조방법의 제 1 실시예를 나타낸 도면들로서,
도 5 내지 도 9는 재배선 기판을 제조하는 단계를 나타낸 도면이고,
도 10 내지 도 12는 재배선된 반도체 소자를 제조하는 단계를 나타낸 단면도이고,
도 13 내지 도 27은 재배선 기판과 재배선된 반도체 소자를 이용한 적층 칩 패키지를 제조하는 단계를 나타낸 단면도이다.
도 28 내지 도 35는 본 발명에 따른 웨이퍼 레벨 적층 칩 패키지 및 그 제조방법의 제 2 실시예를 나타낸 단면도이다.
* 도면의 주요 부분에 대한 설명 *
40, 140 : 재배선 기판 41, 141 : 재배선 원판
43, 143 : 기판 절단 영역 45, 145 : 제 1 절연층
47, 147 : 배선층 49, 149 : 기판 패드
50 : 웨이퍼 51, 151 : 반도체 기판
55, 155 : 재배선층 57, 157 : 내부접속단자
60, 160 : 반도체 소자 70, 170 : 금속 덮개
71 : 제 1 금속벽 73 : 방열 금속층
75 : 덮개 금속층 81 : 제 1 충전층
82 : 제 2 충전층 83 : 제 3 충전층
90, 190 : 외부접속단자 100, 200 : 적층 칩 패키지
상기 목적을 달성하기 위하여, (A) 제 1 절연층과, 상기 제 1 절연층 위에 소정의 패턴으로 형성된 배선층과, 상기 제 1 절연층과 상기 배선층 위에 형성되는 제 2 절연층과, 상기 제 2 절연층 사이로 노출되며 상기 배선층과 연결된 기판 패드를 포함하는 재배선 기판과; (B) 상기 재배선 기판 위에 3차원으로 적층되는 적어도 하나 이상의 하부 반도체 소자로서, 반도체 기판과, 상기 반도체 기판에 형성된 보호막 사이로 노출되는 다수개의 칩 패드들과, 상기 보호막 위에 소정의 패턴으로 형성되어 상기 칩 패드와 전기적으로 연결되는 재배선층과, 상기 보호층과 상기 재배선층 위에 형성하되, 상기 기판 패드에 대응되게 상기 배선층의 일부가 노출되게 접속구멍이 형성된 중합체층과, 상기 접속구멍으로 노출된 상기 재배선층에 형성되어 전기적으로 연결되어 있는 내부접속단자와, 상기 접속구멍에 노출된 재배선층 위의 상기 반도체 기판을 관통하여 형성된 구멍에 충전된 도전성 충전물을 포함하는 하부 반도체 소자와; (C) 상기 재배선 기판에 적층된 최상부의 상기 하부 반도체 소자의 상기 도전성 충전물 위에 플립 칩 본딩되는 재배선된 상부 반도체 소자로서, 반도체 기판과, 상기 반도체 기판에 형성된 보호막 사이로 노출되는 다수개의 칩 패드들과, 상기 보호막 위에 소정의 패턴으로 형성되어 상기 칩 패드와 전기적으로 연결되는 재배선층과, 상기 보호층과 상기 재배선층 위에 형성하되, 상기 도전성 충전물에 대응되게 상기 재배선층의 일부가 노출되게 접속구멍이 형성된 중합체층과, 상기 접속구멍으로 노출된 상기 재배선층에 접합되어 상기 도전성 충전물에 플립 칩 본딩되는 내부접속단자를 포함하는 상부 반도체 소자와; (D) 상기 재배선 기판 위에 적층된 상기 하부 및 상부 반도체 소자 사이에 충전되어 내부접속단자를 보호하는 충전층과; (E) 상기 재배선 기판의 제 1 절연층이 형성된 면을 제외한 상기 하부 반도체 소자, 상부 반도체 소자 및 재배선 기판을 덮는 금속 덮개; 및 (F) 상기 재배선 기판의 제 1 절연층 사이로 노출된 상기 배선층에 형성되어 전기적으로 연결되는 외부접속단자;를 포함하며,
상기 하부 반도체 소자 중에서, 상기 재배선 기판 위의 상기 하부 반도체 소자는 상기 재배선 기판의 기판 패드에 상기 내부접속단자가 플립 칩 본딩되고, 상기 하부 반도체 소자들 간에는 상대적으로 아래에 위치하는 하부 반도체 소자의 도전성 충전물 위에 상대적으로 위에 위치하는 하부 반도체 소자의 내부접속단자가 플립 칩 본딩되어 3차원으로 적층되는 것을 특징으로 웨이퍼 레벨 적층 칩 패키지를 제공한다.
본 발명은 또한 전술된 웨이퍼 레벨 적층 칩 패키지의 제조 방법을 제공한다. 즉, (a) 칩 패드들을 재배치하는 재배선층에 접속된 내부접속단자를 갖는 제 1 및 제 2 반도체 소자들을 준비하는 단계와; (b) 상기 제 1 및 제 2 반도체 소자들이 3차원으로 적층되는 소자 실장 영역과, 상기 소자 실장 영역을 구분하는 기판 절단 영역을 포함하는 재배선 원판과, 상기 소자 실장 영역 상부면에 형성되며 다수개의 패드구멍이 형성된 제 1 절연층, 상기 패드구멍에 충전되어 상기 제 1 절연층 위에 소정의 패턴으로 형성된 배선층과, 상기 제 1 절연층과 상기 배선층 위에 형성되는 제 2 절연층과, 상기 제 2 절연층 사이로 노출되며 상기 배선층과 연결되는 기판 패드를 포함하는 재배선 기판을 준비하는 단계와; (c) 상기 재배선 기판의 상기 기판 절단 영역을 따라서 소정의 높이로 제 1 금속벽을 형성하는 단계와; (d) 상기 제 1 금속벽 사이의 상기 소자 실장 영역에 형성된 기판 패드에 상기 제 1 반도체 소자의 제 1 내부접속단자를 플립 칩 본딩하는 단계와; (e) 상기 제 1 반도체 소자와 상기 재배선 기판 사이의 플립 칩 본딩된 부분을 보호하기 위해서 액상의 성형수지를 충전하여 제 1 충전층을 형성하는 단계와; (f) 상기 제 1 금속벽의 상부면이 노출되게 상기 제 1 반도체 소자의 후면과 상기 제 1 충전층을 연마하는 단계와; (g) 상기 제 1 재배선층 위에 구멍을 형성하고, 상기 구멍을 도전성 충전물로 충전하는 단계와; (h) 상기 제 1 금속벽 위에 상기 제 1 금속벽의 두께에 대응되게 제 2 금속벽을 형성하는 단계와; (i) 제 2 반도체 소자의 제 2 내부접속단자를 상기 도전성 충전물 위에 플립 칩 본딩하는 단계와; (j) 상기 제 1 반도체 소자와 상기 제 2 반도체 소자 사이의 플립 칩 본딩된 부분을 보호하기 위해서 액상의 성형수지를 충전하여 제 2 충전층을 형성하는 단계와; (k) 상기 제 2 금속벽의 상부면이 노출되게 상기 제 2 반도체 소자의 후면과 제 2 충전층을 연마하는 단계와; (l) 상기 재배선 기판의 기판 절단 영역을 따라서 상기 제 2 금속벽에서 소정의 깊이의 상기 재배선 원판까지 절단하는 단계와; (m) 상기 재배선 원판을 식각하여 개별 소자로 분리하는 단계; 및 (n) 상기 개별 소자의 배선기판의 패드구멍에 충전된 상기 배선층에 외부접속단자를 형성하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 패키지의 제조 방법을 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 5 내지 도 27은 본 발명에 따른 웨이퍼 레벨 적층 칩 패키지 및 그 제조방법의 제 1 실시예를 나타낸 도면들로서, 도 5 내지 도 9는 재배선 기판을 제조하는 단계를 나타낸 도면이다. 도 10 내지 도 12는 재배선된 반도체 칩을 제조하는 단계를 나타낸 단면도이다. 그리고, 도 13 내지 도 27은 재배선 기판과 재배선된 반도체 칩을 이용한 적층 칩 패키지를 제조하는 단계를 나타낸 단면도이다. 도 5 내지 도 27을 참조하여 본 발명에 따른 제조방법의 제 1 실시예에 대하여 설명하겠다. 한편, 도면을 통틀어 동일한 도면 부호는 동일한 구성요소를 나타낸다.
제 1 실시예의 제조 공정은 크게 재배선 기판을 제조하는 단계와, 재배선된 반도체 소자를 제조하는 단계 그리고 제조된 재배선 기판에 복수개의 반도체 소자를 3차원으로 적층하는 단계로 진행된다.
먼저 재배선 기판을 제조하는 단계는, 도 5에 도시된 바와 같이, 재배선 원판(41)을 준비하는 단계로부터 출발한다. 재배선 원판(41)은 반도체 웨이퍼 제조에 사용되는 실리콘 원판으로서, 반도체 소자들이 3차원으로 적층되는 소자 실장 영역(42)과, 소자 실장 영역(42)을 구분하는 기판 절단 영역(43)을 포함하며, 별도의 반도체 제조 공정이 진행되기 전의 상태로 제공된다. 재배선 원판(41)을 재배선 기판으로 제조할 때, 기존의 반도체 소자 제조 장치를 사용하기 위해서 반도체 웨이퍼와 동일한 직경 예컨대, 6인치 또는 8인치의 직경을 가지며, 약 675㎛ 내지 725㎛의 두께의 실리콘 원판을 사용하는 것이 바람직하다.
재배선 원판(41)의 소자 실장 영역(42)은 외부접속단자의 팬인(fan-in), 팬아웃(fan-out)의 유무에 따라서 크기가 결정되며, 소자 실장 영역(42)을 구분하는 기판 절단 영역(43)은 사진 공정으로 재배선 원판(41) 위에 표시한다.
다음 단계는, 도 6에 도시된 바와 같이, 재배선 원판(41)의 상부면에 금속기저층(44; under barrier metal; UBM)을 형성한다. 금속기저층(44)은 잘 알려진 바와 같이 접착, 확산방지, 도금토대 등의 기능을 하며, 무전해 도금법, 스퍼터링(sputtering), 이베퍼레이션(evaporation) 또는 전기도금법으로 형성된다. 구리(Cu), 니켈(Ni)과 같은 금속층의 조합이 금속기저층(44)을 형성하며, 그 밖의다른 금속들의 다양한 조합들이 필요에 따라 사용될 수 있다. 예컨대, 금속기저층(44)은 티타늄(Ti) 또는 크롬(Cr)을 300Å 내지 3000Å 두께로 형성한 다음, 구리(Cu) 또는 니켈(Ni)을 2000Å 내지 15000Å 두께로 형성한다.
금속기저층(44) 증착이 완료되면, 도 7에 도시된 바와 같이, 금속기저층(44) 위에 제 1 절연층(45)을 형성한다. 제 1 절연층(45)은 이후에 진행된 배선층을 형성하기 위해서 형성되며, 외부접속단자가 접속될 부분은 제거된다. 제 1 절연층(45)은 열응력을 흡수, 완화하는 완충역할과 전기적인 절연기능을 담당한다. 제 1 절연층(45)으로 사용되는 물질은 주로 폴리이미드(polyimide), 폴리벤즈옥사졸(polybenzoxazole; PBO), 벤조사이클로부텐(benzocyclobutene; BCB), 에폭시(epoxy)류 등이며, 이러한 물질을 재배선 원판(41) 전면에 도포한 후 외부접속단자가 접속될 부분을 제거하면 제 1 절연층(45)이 형성된다. 이는 통상적인 스핀 코팅(spin coating) 방법과 포토(photo) 공정을 통하여 가능하며, 주지의 사실이므로 자세한 설명은 생략한다. 제 1 절연층(45)의 두께는 대략 2㎛ 내지 50㎛이며, 약 300℃에서 2시간 가량 경화된다.
제 1 절연층(45)의 형성 후, 도 8에 도시된 바와 같이, 배선층(47)이 형성된다. 배선층(47)은 적층될 반도체 소자의 칩 패드를 재배치를 위한 배선을 제공한다. 먼저, 제 1 절연층(45) 사이로 노출된 금속기저층(44) 위에 금 이멀즌(Au immersion) 공정을 진행한 다음 금 이멀즌층(46)과 제 1 절연층(45) 위에 소정의 패턴으로 배선층(47)을 형성한다. 배선층(47)을 형성하기 위해서, 먼저 금 이멀즌층(47)과 제 1 절연층(45) 위에 티타늄/크롬(Ti/Cr) 또는 구리/니켈(Cu/Ni)을 수천Å 두께로 금속기저층을 형성한 다음, 감광막을 입히고 원하는 패턴을 형성한 후 구리/니켈(Cu/Ni)을 도금하여 배선층(47)을 형성한다. 비록 도면에 도시되지는 않았지만, 감광막 패턴의 사용은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 당연히 알 수 있는 것이다. 배선층(47)을 도금할 때 도금 전극으로 금속기저층이 이용되며, 배선층(47)의 두께는 5㎛ 내외이다.
배선층(47)을 형성한 다음, 도 9에 도시된 바와 같이, 제 2 절연층(48)을 형성함으로 재배선 기판(40)의 제조 공정은 완료된다. 제 2 절연층(48)은 외부 환경으로부터 배선층(47)을 보호하는 역할을 하며, 배선층(47) 아래의 제 1 절연층(45)과 재질 및 형성방법이 동일하다. 즉, 폴리이미드 등의 물질을 도포한 후 포토 공정을 이용하여 일정 부분을 제거하여 내부접속단자 접속될 기판 패드(49)를 형성한다. 제 2 절연층(48)의 두께는 대략 2㎛ 내지 50㎛이며, 약 300℃에서 2시간 가량 경화된다.
이와 같은 재배선 기판(40)은 웨이퍼 레벨에서 제조된 반도체 소자를 적층할 수 있는 기판으로서의 역할과 더불어, 종래의 칩 사이즈 패키지에서 구현한 재배선에 대응되는 배선층(47)이 형성되어 있다.
다음으로 재배선된 반도체 소자를 제조하는 단계는, 도 10에 도시된 바와 같이, 반도체 웨이퍼(50)의 준비 단계로부터 출발한다. 반도체 웨이퍼(50)는 예컨대 실리콘과 같은 반도체 기판(51)에 형성된 칩 패드(52)와 보호막(53)을 포함한다. 칩 패드(52)는 대개 알루미늄(Al)과 같은 금속으로 이루어지고, 보호막(53)은 질화막과 같은 물질로 형성되며 칩 패드(52)를 제외한 웨이퍼(50)의 전 표면을 덮는다.이상의 웨이퍼(50) 구조는 일반적인 웨이퍼와 다를 바 없다. 한편, 도 10은, 이해를 돕기 위해, 칩 절단 영역(54)을 중심으로 양쪽에 각기 1개의 칩 패드(52)가 형성된 웨이퍼(50)의 일부를 도시한 것이며, 웨이퍼(50) 전체의 단면 구조를 나타낸 것은 아니다.
다음으로 도 11에 도시된 바와 같이, 칩 패드(52)와 전기적으로 연결되는 재배선층(55)을 보호층(53) 위에 형성한다.
먼저, 금속기저층을 칩 패드(52)와 보호층(53) 위에 형성한다. 금속기저층은 티타늄(Ti) 또는 크롬(Cr)을 300Å 내지 3000Å 두께로 형성한 다음, 구리(Cu) 또는 니켈(Ni)을 2000Å 내지 15000Å 두께로 형성한다. 다음으로 금속기저층 위에 재배선층(55)을 형성한다. 재배선층(55)은 칩 패드(52)의 재배치를 위한 배선패턴이며, 칩 패드(52)와 전기적으로 연결된다. 재배선층(55)을 형성하기 위해서는, 먼저 감광막을 입히고 원하는 패턴을 형성한 후 구리(Cu) 또는 니켈(Ni)을 도금한다. 재배선층(55)을 도금할 때 도금 전극으로 금속기저층이 이용되며, 재배선층(55)의 두께는 5㎛ 내외이다.
도금이 완료되면, 감광막 패턴을 제거하고 재배선층(55) 외측의 금속기저층을 식각한다. 따라서, 재배선층(55) 하부에만 금속기저층이 남게 된다.
이어서 재배선층(55) 위에 중합체층(56)을 형성한다. 재배선층(55) 위의 중합체층(56)은 재배선층(55)을 외부로부터 보호하는 역할을 하며, 재배선 기판의 절연층(45, 48)과 재질 및 형성방법이 동일하다. 즉, 폴리이미드 등의 물질을 도포한 후 사진 공정을 이용하여 일정 부분을 제거하여 재배선층(55)의 일부가 외부에노출되도록 형성된다. 중합체층(56)은 전술된 절연층과 동일한 소재로 형성되며, 두께는 대략 2㎛ 내지 50㎛이며, 약 300℃에서 2시간 가량 경화된다.
그리고, 중합체층(56) 사이로 노출된 재배선층(55) 위에 솔더 볼과 같은 내부접속단자(57)가 형성되며 웨이퍼(50) 상태에서의 반도체 소자의 제조가 완료된 것이다. 내부접속단자(57)는 반도체 소자와 재배선 기판을 전기적으로 연결하는 수단으로 사용되며, 동시에 3차원으로 적층할 때 반도체 소자들 사이를 연결하는 전기적 연결 수단으로 사용된다.
내부접속단자(57)의 바람직한 예는 솔더 볼이지만, 구리(Cu), 금(Au), 니켈(Ni) 등의 금속 범프도 사용할 수 있다. 금속 범프의 경우 도금 방법에 의하여 형성되지만, 솔더 볼은 여러 가지 방법에 의하여 형성될 수 있다. 예를 들어, 도금 외에도 볼 배치(ball placement), 스텐실 프린팅(stencil printing)과 같이 다양한 방법을 사용할 수 있으며, 최종적으로 리플로우(reflow)를 거쳐 볼의 형성을 완료한다. 솔더 볼의 직경은 대략 400㎛에 이른다.
마지막으로 도 12에 도시된 바와 같이, 절단수단(64)을 이용하여 웨이퍼의 칩 절단영역(54)을 따라 절단하게 되면 칩 단위로 분리된 개별 반도체 소자들(60)이 얻어진다. 얻어진 반도체 소자(60)를 웨이퍼 레벨 칩 사이즈 패키지라고도 한다.
전술된 제조 공정에서 제조된 재배선 기판과 반도체 소자를 이용한 적층 칩 패키지의 제조 단계를 설명하겠다. 전술된 웨이퍼 레벨에서 제조된 반도체 소자 중에서 테스트 공정을 거쳐 양품으로 판정된 반도체 소자만을 이용하여 적층 칩 패키지의 제조 공정을 진행한다.
이하의 설명에 있어서, 재배선 기판에 반도체 소자가 3차원으로 적층되기 때문에, 재배선 기판 위에 적층되는 순서에 따라서 반도체 소자를 제 1 반도체 소자, 제 2 반도체 소자, 제 3 반도체 소자 등으로 한다. 그리고, 제 n 반도체 소자(n : 자연수)의 각 구성요소에도 "제 n" 이라는 용어를 붙여 적층되는 다른 반도체 소자의 구성요소와 구별되게 하였다.
또한, 재배선 기판 위에 반도체 소자 중에서 최상부의 반도체 소자를 제외한 나머지 반도체 소자는 동일한 구조를 갖기 때문에, 최상부의 반도체 소자를 상부 반도체 소자라 하고, 상부 반도체 소자 아래의 반도체 소자를 통틀어서 하부 반도체 소자라 한다.
먼저 도 13에 도시된 바와 같이, 재배선 기판(40) 위에 제 1 금속벽(71)을 형성하는 단계가 진행된다. 즉, 제 1 금속벽(71)을 형성하기 위해서, 재배선 기판(40) 위에 금속기저층(72)을 형성한 다음, 기판 절단 영역(43)을 따라서 소정의 두께로 제 1 금속벽(71)을 형성한다. 금속기저층(72)은 티타늄(Ti) 또는 크롬(Cr)을 300Å 내지 3000Å 두께로 형성한 다음, 구리(Cu) 또는 니켈(Ni)을 2000Å 내지 15000Å 두께로 형성하고, 다음으로 전기 도금으로 구리(Cu) 또는 니켈(Ni)을 20㎛ 내지 150㎛ 두께로 형성하여 제 1 금속벽(71)을 형성한다. 그리고, 제 1 금속벽(71) 외측의 금속기저층은 제거한다.
한편, 금속벽은 재배선 기판에 반도체 소자를 실장 시킨 이후에 진행되는 후면 연마 공정에서 후면 연마의 기준을 제공하고, 적층되는 반도체 소자에서 발생되는 열을 외부로 방출하는 역할과 더불어 적층된 반도체 소자를 보호하는 덮개로서의 역할도 담당하게 된다.
다음으로 도 14에 도시된 바와 같이, 제 1 반도체 소자(60a)를 재배선 기판(40)에 실장하는 단계가 진행된다. 재배선 기판의 기판 패드(49)에 제 1 반도체 소자의 제 1 내부접속단자(57a)를 플립 칩 본딩시켜 재배선 기판(40)에 제 1 반도체 소자(60a)를 실장한다.
다음으로 도 15에 도시된 바와 같이, 언더필하는 단계가 진행된다. 재배선 기판(40)과 제 1 반도체 소자(60a)의 플립 칩 본딩된 부분을 외부의 환경으로부터 보호하기 위해서 언더필 방법으로 액상의 성형 수지를 주입하여 제 1 충전층(81)을 형성한다. 이때, 플립 칩 본딩된 제 1 반도체 소자(60a)에 비하여 제 1 금속벽(71)이 아래에 있기 때문에, 제 1 금속벽(71)은 제 1 충전층(81)에 봉합된다.
언더필 공정이 완료된 이후에, 도 16에 도시된 바와 같이, 패키지 두께를 최소화하기 위해서 제 1 반도체 소자(60a)의 후면을 연마하는 공정이 진행된다. 후면 연마는 제 1 금속벽(71)과 제 1 반도체 소자(60a)의 후면이 동일면에 올 수 있도록, 제 1 반도체 소자(60a)의 후면과 제 1 충전층(81)을 연마한다. 후면 연마 방법은 스핀 식각(spin etching), 건식 식각(dry etching), 화학적 기계적 연마(CMP; Chemical Mechanical polishing) 방법이 사용될 수 있다.
제 1 반도체 소자(60a)에 대한 후면 연마는, 제조된 패키지 두께를 박형화하기 위한 목적과 더불어 제 1 반도체 소자(60a)에 관통구멍을 용이하게 형성하기 위해서 진행된다.
다음으로 도 17에 도시된 바와 같이, 제 1 반도체 소자에 관통구멍(58a)을 형성한다. 제 1 내부접속단자(57a)가 형성된 제 1 재배선층(55a) 위의 제 1 반도체 기판(51a)을 제거하여 관통구멍(58a)을 형성한다. 관통구멍(58a)은 건식 식각 또는 습식 식각 방법을 통하여 형성한다. 관통구멍(58a)의 내경은 10㎛ 내지 100㎛ 수준이다.
다음으로 도 18에 도시된 바와 같이, 제 1 반도체 소자의 관통구멍(58a)을 제 1 도전성 충전물(59a)로 충전한다. 전기 도금으로 관통구멍(58a)에 구리(Cu) 또는 니켈(Ni)과 같은 제 1 도전성 충전물(59a)로 충전한다.
다음으로 도 19에 도시된 바와 같이, 제 1 반도체 소자(60a) 위에 제 1 방열 금속층(73)을 형성한다. 즉, 제 1 반도체 소자(60a), 제 1 충전층(81), 제 1 금속벽(71) 위에 금속기저층(74)을 형성한 다음, 다시 금속기저층(72) 위에 소정의 두께로 제 1 방열 금속층(73)을 형성한다. 금속기저층(72)은 티타늄(Ti) 또는 크롬(Cr)을 300Å 내지 3000Å 두께로 형성한 다음, 구리(Cu) 또는 니켈(Ni)을 2000Å 내지 15000Å 두께로 형성하고, 다음으로 전기 도금으로 구리(Cu) 또는 니켈(Ni)을 3㎛ 내지 50㎛ 두께로 형성하여 방열 금속층(73)을 형성한다. 이때, 제 1 도전성 충전물(59a)이 노출된 부분을 제외한 부분 예컨대, 제 1 반도체 소자(60a)의 후면, 제 1 충전층(81) 및 제 1 금속벽(71)은 전기적으로 절연되어 있기 때문에, 제 1 도전성 충전물(59a)이 충전된 부분 외측의 제 1 방열 금속층(73) 일부만 제거한다.
계속해서, 도 20에 도시된 바와 같이, 제 1 방열 금속층(73) 위에 제 2 금속벽(75)을 형성하는 단계가 진행되며, 제 1 금속벽(71)을 형성하는 단계와 동일하게 진행된다. 제 2 금속벽(75)은 제 1 금속벽(71) 위의 제 1 방열 금속층(73) 위에 형성된다. 도면부호 76은 제 2 금속벽을 형성하기 위한 금속기저층을 가리킨다.
다음으로 도 21에 도시된 바와 같이, 제 2 반도체 소자(60b)를 실장하는 단계가 진행된다. 제 2 반도체 소자(60b)를 실장하는 단계는, 제 1 반도체 소자(60a)를 실장하는 단계와 동일하다. 이때, 제 2 내부접속단자(57b)는 제 1 도전성 충전물(59a) 위의 제 1 방열 금속층(73)에 플립 칩 본딩된다. 그리고, 제 2 충전층(82)을 형성하고, 제 2 반도체 소자(160b)의 후면과 제 2 충전층(82)을 연마하는 단계가 진행된다.
다음으로 도 22에 도시된 바와 같이, 제 3 반도체 소자(60c)를 실장하는 단계를 진행함으로써 반도체 소자의 적층 단계는 완료된다. 제 3 반도체 소자(60c)를 실장하는 단계는, 제 1 반도체 소자(60a)를 실장하는 단계와 비교해서 제 3 내부접속단자(157c)를 제 2 반도체 소자의 제 2 도전성 충전물(57b)에 플립 칩 본딩한 이후에 제 3 충전층(83)을 형성하고, 제 3 반도체 소자(60c)의 후면을 연마하는 공정까지만 진행한다. 물론, 제 3 반도체 소자(60c)에 제 4 반도체 소자를 적층할 경우, 제 1 반도체 소자를 실장하는 단계와 동일하게 진행하면 된다.
즉, 적층된 반도체 소자 중에서 상부 반도체 소자를 제외한 하부 반도체 소자는 제 1 반도체 소자(60a)를 실장하는 단계와 동일한 단계로 적층되며, 상부 반도체 소자에 대해서 플립 칩 본딩하는 단계, 언더필 단계 및 후면 연마 단계까지만진행된다. 본 발명의 실시예에서는 제 1 및 제 2 반도체 소자(60a, 60b)가 하부 반도체 소자이며, 제 3 반도체 소자(60c)가 상부 반도체 소자이다.
다음으로 도 23에 도시된 바와 같이, 제 3 반도체 소자(60c) 위에 덮개 금속층(75)을 형성한다. 제 3 반도체 소자(60c) 위에 금속기저층(76)을 형성한 다음, 금속기저층(76) 위에 소정의 두께로 덮개 금속층(75)을 형성한다. 즉, 금속기저층(76)은 티타늄(Ti) 또는 크롬(Cr)을 300Å 내지 3000Å 두께로 형성한 다음, 구리(Cu) 또는 니켈(Ni)을 2000Å 내지 15000Å 두께로 형성하고, 다음으로 전기 도금으로 구리(Cu) 또는 니켈(Ni)을 20㎛ 내지 150㎛ 두께로 형성하여 덮개 금속층(75)을 형성한다.
다음으로 개별 소자를 분리하기 위한 두 단계의 절단 공정과 습식 식각 공정이 차례로 진행된다.
먼저 도 24에 도시된 바와 같이, 재배선 기판의 기판 절단 영역(43)을 따라서 제 1 금속벽(71) 아래의 제 1 절연층(45)과 제 2 절연층(48) 사이까지 1차 절단한다. 습식 식각 공정에서 식각액에 의해 덮개 금속층(75)과 절단된 면으로 노출된 금속층이 손상되는 것을 방지하기 위해서, 금 이멀즌 공정이 진행된다. 도면부호 61은 금 이멀즌층을 가리킨다.
계속해서 도 25에 도시된 바와 같이, 1차 절단된 부분을 따라서 소정의 깊이로 재배선 원판(41)까지 2차 절단하는 단계가 진행된다.
도 26에 도시된 바와 같이, 제 1 절연층(45) 아래의 금속기저층(도 25의 44)과 재배선 원판(도 25의 41)을 습식 식각으로 제거하여 개별 소자(62)로 분리한다.이때, 습식 식각에서 제 1 절연층(45) 사이에 충전된 배선층(47)은 아래의 금 이멀즌층(46)에 의해 보호된다.
한편, 적층된 반도체 소자 외측을 둘러싸고 있는 금속벽과, 방열 금속층 및 덮개 금속층이 금속 덮개(70)를 형성한다.
이와 같이 재배선 기판의 제 1 절연층(45)과 제 2 절연층(48) 사이까지 1차 절단하는 이유는, 습식 식각 공정에서 식각액에 절단된 면으로 노출된 금속층이 손상되는 것을 억제하기 위한 금 이멀즌 공정을 진행하기 위해서이다. 다시 소정의 깊이로 재배선 원판(41)까지 2차 절단하는 이유는, 재배선 기판의 재배선 원판(41)과 금속기저층(44)을 선택적으로 식각하는 습식 식각 공정을 진행하여 재배선 기판(40)에 형성된 반제품 상태의 적층 칩 패키지를 개별 소자(62)로 분리하기 위해서이다.
마지막으로 도 27에 도시된 바와 같이, 제 1 절연층(45) 사이로 노출된 배선층(47)에 솔더 볼과 같은 외부접속단자(90)를 형성함으로써 적층 칩 패키지(100)들이 얻어진다. 외부접속단자(90)는 반도체 소자의 내부접속단자와 재질 및 형성방법이 동일하다.
따라서, 제 1 실시예에 따르면, 웨이퍼 레벨에서 제조된 반도체 소자(60a, 60b, 60c)에 형성된 도전성 충전물로서 적층되는 반도체 소자(60a, 60b, 60c)들간의 전기적 연결을 구현할 수 있기 때문에, 웨이퍼 레벨에서 제조된 반도체 소자(60a, 60b, 60c)를 적층하여 적층 칩 패키지(100)를 구현할 수 있다.
본 발명의 제 1 실시예에 따른 적층 칩 패키지(100)는 웨이퍼 레벨에서 제조된 반도체 소자 중에서 양품으로 판정된 반도체 소자(60a, 60b, 60c)를 사용하기 때문에, 적층되는 반도체 소자들의 불량으로 인한 적층 칩 패캐지의 불량을 최소화할 수 있다.
제 1 반도체 소자(60a)와 재배선 기판(40) 사이 및, 제 1 내지 제 3 반도체 소자(60a, 60b, 60c)들 사이에는 각각 충전층이 형성되기 때문에, 제 1 내지 제 3 반도체 소자(60a, 60b, 60c)의 중합체층의 두께가 얇음으로 인한 전기적 특성 저하를 충전층이 보완함으로 전기적 특성이 떨어지는 것을 억제할 수 있다. 더불어, 적층된 반도체 소자(60a, 60b, 60c)들 사이에 방열 금속층이 개재되어 있기 때문에, 적층 칩 패키지(100)에서 발생되는 열을 효과적으로 외부로 방출시켜 전기적 특성을 향상시킬 수 있다. 또한, 방열 금속층을 접지층으로도 이용할 수 있기 때문에, 적층 칩 패키지(100)의 전기적 특성을 더욱 향상시킬 수 있다.
한편, 본 발명의 제 1 실시예에서는 팬인(fan-in) 타입의 적층 칩 패키지를 예시하였지만, 팬아웃(fan-out) 타입으로도 적층 칩 패키지의 구현이 가능하며, 팬아웃 타입의 적층 칩 패키지는 제 2 실시예에서 설명하겠다.
도 28 내지 도 35는 본 발명에 따른 웨이퍼 레벨 적층 칩 패키지 및 그 제조방법의 제 2 실시예를 나타낸 단면도이다. 본 실시예의 특징은 재배선 기판에 반도체 소자를 3차원으로 적층한 이후에 금속벽을 형성하는 것이 아니라, 개별 소자로 분리한 이후에 금속 덮개로 덮는 과정을 포함한다는 점과, 팬아웃을 구현할 수 있는 재배선 기판을 사용한다는 점이다.
먼저, 재배선 기판 및 반도체 소자를 제조하는 단계는 제 1 실시예와 동일하게 진행되기 때문에 상세한 설명은 생략하고, 재배선 기판과 반도체 소자를 이용한 적층 칩 패키지의 제조 단계를 설명하겠다. 물론, 전술된 웨이퍼 레벨에서 제조된 반도체 소자 중에서 테스트 공정을 거쳐 양품으로 판정된 반도체 소자만을 이용하여 적층 칩 패키지의 제조 공정을 진행한다.
도 28에 도시된 바와 같이, 제 1 반도체 소자(160a)를 재배선 기판(140)에 실장하는 단계가 진행된다. 재배선 기판(140)의 기판 패드(149)에 제 1 반도체 소자의 제 1 내부접속단자(157a)를 플립 칩 본딩시켜 재배선 기판(140)에 제 1 반도체 소자(160a)를 실장한다.
이때, 팬아웃을 구현할 수 있도록 외부접속단자가 접속될 배선층(147) 부분은 제 1 반도체 소자(160a)의 외측 즉, 기판 절단 영역(143) 쪽으로 형성되어 있다.
다음으로 도 29에 도시된 바와 같이, 언더필하는 단계가 진행된다. 재배선 기판(140)과 제 1 반도체 소자(160a)의 플립 칩 본딩된 부분을 외부의 환경으로부터 보호하기 위해서 언더필 방법으로 액상의 성형 수지를 주입하여 제 1 충전층(181)을 형성한다.
언더필 공정이 완료된 이후에, 패키지 두께를 최소화하기 위해서 제 1 반도체 소자(160a)의 후면과 제 1 충전층(181)을 연마하는 공정이 진행된다. 연마 공정이 진행된 후의 제 1 반도체 소자(160a)는 20㎛ 내지 150㎛의 두께를 갖는다.
다음으로 도 30에 도시된 바와 같이, 제 1 반도체 소자(160a)에 관통구멍(158a)을 형성하고 관통구멍(158a)에 제 1 도전성 충전물(159a)로 충전하는 단계가 진행된다. 즉, 제 1 내부접속단자(157a)가 형성된 제 1 재배선층(155a) 위의 제 1 반도체 기판(151a)을 제거하여 관통구멍(158a)을 형성한다. 관통구멍(158a)은 건식 식각 또는 습식 식각 방법을 통하여 형성한다. 관통구멍(158a)의 내경은 10㎛ 내지 100㎛ 수준이다. 그리고, 전기 도금으로 관통구멍(158a)에 제 1 도전성 충전물(159a)로 충전한다.
다음으로 도 31에 도시된 바와 같이, 제 2 반도체 소자(160b)를 실장하는 단계가 진행된다. 제 2 반도체 소자(160b)를 실장하는 단계는, 제 1 반도체 소자(160a)를 실장하는 단계와 동일하다. 이때, 제 2 내부접속단자(157b)는 제 1 도전성 충전물(159a) 위에 플립 칩 본딩된다.
다음으로 도 32에 도시된 바와 같이, 제 3 반도체 소자(160c)를 실장하는 단계가 진행함으로써 반도체 소자의 적층 단계는 완료된다. 제 3 반도체 소자(160c)를 실장하는 단계는, 제 3 반도체 소자(160c)를 플립 칩 본딩한 이후에 제 3 반도체 소자(160c)의 후면을 연마하는 공정까지만 진행한다. 물론, 제 3 반도체 소자(160c)에 제 4 반도체 소자를 적층할 경우, 제 3 도전성 충전물을 형성하는 공정까지 진행된다.
즉, 적층된 반도체 소자 중에서 상부 반도체 소자를 제외한 하부 반도체 소자는 제 1 반도체 소자(160a)를 실장하는 단계와 동일한 단계로 적층되며, 상부 반도체 소자에 대해서 플립 칩 본딩하는 단계, 언더필 단계 및 후면 연마 단계까지만 진행된다. 본 발명의 실시예에서는 제 1 및 제 2 반도체 소자(160a, 160b)가 하부 반도체 소자이며, 제 3 반도체 소자(160c)가 상부 반도체 소자이다.
다음으로 개별 소자를 분리하기 위한 절단 단계가 진행된다.
먼저 도 33에 도시된 바와 같이, 재배선 기판의 기판 절단 영역(143)을 따라서 소정의 깊이로 재배선 원판(141)까지 절단하는 단계가 진행된다. 이때, 제 1 실시예에서는 두 단계로 절단 공정을 진행하였지만, 제 2 실시예에서는 바로 재배선 원판(141)까지 절단한 이유는, 절단면으로 노출되는 금속층이 다음 공정에서 제거할 금속기저층(144)만이 노출되기 때문이다.
계속해서 도 34에 도시된 바와 같이, 제 1 절연층(145) 아래의 금속기저층(도 33의 144)과 재배선 원판(도 33의 141)을 습식 식각으로 제거하여 개별 소자(162)로 분리한다.
마지막으로 도 35에 도시된 바와 같이, 재배선 기판(140)의 하부면을 제외한 개별 소자의 외측면을 덮는 금속 덮개(170)를 부착한 다음, 제 1 절연층(145) 사이로 노출된 배선층(147)에 솔더 볼과 같은 외부접속단자(190)를 형성함으로써 적층 칩 패키지(200)들이 얻어진다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 독자의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게는 자명한 것이다.
따라서, 본 발명의 구조를 따르면 웨이퍼 레벨에서 제조된 반도체 소자에 형성된 도전성 충전물로서 적층되는 반도체 소자들간의 전기적 연결을 구현할 수 있기 때문에, 웨이퍼 레벨에서 제조된 반도체 소자를 적층하여 적층 칩 패키지를 구현할 수 있다.
본 발명에 따른 적층 칩 패키지는 웨이퍼 레벨에서 제조된 반도체 소자 중에서 양품으로 판정된 반도체 소자를 사용하기 때문에, 적층되는 반도체 소자들의 불량으로 인한 적층 칩 패캐지의 불량을 최소화하여 적층 칩 패키지의 수율을 향상시킬 수 있다.
제 1 반도체 소자와 재배선 기판 사이 및, 제 1 내지 제 3 반도체 소자들 사이에는 각각 충전층이 형성되기 때문에, 제 1 내지 제 3 반도체 소자의 중합체층의 두께가 얇음으로 인한 전기적 특성 저하를 충전층이 보완함으로 전기적 특성이 떨어지는 것을 억제할 수 있다. 더불어, 적층된 반도체 소자들 사이에 방열 금속층이 개재되어 있기 때문에, 적층 칩 패키지에서 발생되는 열을 효과적으로 외부로 방출시켜 전기적 특성을 향상시킬 수 있다. 또한, 방열 금속층을 접지층으로도 이용할 수 있기 때문에, 적층 칩 패키지의 전기적 특성을 더욱 향상시킬 수 있다.
그리고, 반도체 소자를 재배선 기판에 적층하여 적층 칩 패키지를 구현하기 때문에, 재배선 기판에 형성된 배선층을 어떻게 형성하느냐에 따라서 팬인과 더불어 팬아웃을 구현할 수 있다.

Claims (16)

  1. (A) 제 1 절연층과, 상기 제 1 절연층 위에 소정의 패턴으로 형성된 배선층과, 상기 제 1 절연층과 상기 배선층 위에 형성되는 제 2 절연층과, 상기 제 2 절연층 사이로 노출되며 상기 배선층과 연결된 기판 패드를 포함하는 재배선 기판과;
    (B) 상기 재배선 기판 위에 3차원으로 적층되는 적어도 하나 이상의 하부 반도체 소자로서,
    반도체 기판과,
    상기 반도체 기판에 형성된 보호막 사이로 노출되는 다수개의 칩 패드들과,
    상기 보호막 위에 소정의 패턴으로 형성되어 상기 칩 패드와 전기적으로 연결되는 재배선층과,
    상기 보호층과 상기 재배선층 위에 형성하되, 상기 기판 패드에 대응되게 상기 배선층의 일부가 노출되게 접속구멍이 형성된 중합체층과,
    상기 접속구멍으로 노출된 상기 재배선층에 형성되어 전기적으로 연결되어 있는 내부접속단자와,
    상기 접속구멍에 노출된 재배선층 위의 상기 반도체 기판을 관통하여 형성된 구멍에 충전된 도전성 충전물을 포함하는 하부 반도체 소자와;
    (C) 상기 재배선 기판에 적층된 최상부의 상기 하부 반도체 소자의 상기 도전성 충전물 위에 플립 칩 본딩되는 재배선된 상부 반도체 소자로서,
    반도체 기판과,
    상기 반도체 기판에 형성된 보호막 사이로 노출되는 다수개의 칩 패드들과,
    상기 보호막 위에 소정의 패턴으로 형성되어 상기 칩 패드와 전기적으로 연결되는 재배선층과,
    상기 보호층과 상기 재배선층 위에 형성하되, 상기 도전성 충전물에 대응되게 상기 재배선층의 일부가 노출되게 접속구멍이 형성된 중합체층과,
    상기 접속구멍으로 노출된 상기 재배선층에 접합되어 상기 도전성 충전물에 플립 칩 본딩되는 내부접속단자를 포함하는 상부 반도체 소자와;
    (D) 상기 재배선 기판 위에 적층된 상기 하부 및 상부 반도체 소자 사이에 충전되어 내부접속단자를 보호하는 충전층과;
    (E) 상기 재배선 기판의 제 1 절연층이 형성된 면을 제외한 상기 하부 반도체 소자, 상부 반도체 소자 및 재배선 기판을 덮는 금속 덮개; 및
    (F) 상기 재배선 기판의 제 1 절연층 사이로 노출된 상기 배선층에 형성되어 전기적으로 연결되는 외부접속단자;를 포함하며,
    상기 하부 반도체 소자 중에서, 상기 재배선 기판 위의 상기 하부 반도체 소자는 상기 재배선 기판의 기판 패드에 상기 내부접속단자가 플립 칩 본딩되고,
    상기 하부 반도체 소자들 간에는 상대적으로 아래에 위치하는 하부 반도체 소자의 도전성 충전물 위에 상대적으로 위에 위치하는 하부 반도체 소자의 내부접속단자가 플립 칩 본딩되어 3차원으로 적층되는 것을 특징으로 웨이퍼 레벨 적층 칩 패키지.
  2. 제 1항에 있어서, 상기 충전층은,
    상기 재배선 기판과 상기 하부 반도체 소자 사이에 충전되어 상기 재배선 기판에 플립 칩 본딩된 상기 내부접속단자를 보호하는 제 1 충전층과;
    적층된 상기 하부 반도체 소자 사이에 충전되어 상기 하부 반도체 소자를 연결하는 상기 내부접속단자를 보호하는 제 2 충전층과;
    상기 하부 반도체 소자와 상부 반도체 소자 사이에 충전되어 상기 상부 반도체 소자의 내부접속단자를 보호하는 제 3 충전층을 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 패키지.
  3. 제 2항에 있어서, 상기 도전성 충전물이 격리되게 상기 하부 반도체 소자와 도전성 충전층 위에 상기 금속 덮개와 연결되는 방열 금속층이 형성된 것을 특징으로 하는 웨이퍼 레벨 적층 칩 패키지.
  4. 제 3항에 있어서, 상기 도전성 충전물 위에 형성된 방열 금속층에 상기 하부 및 상부 반도체 소자의 내부접속단자가 플립 칩 본딩되는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 패키지.
  5. 제 4항에 있어서, 상기 방열 금속층은 티타늄 또는 크롬을 수천Å 두께 이하로 형성한 다음, 구리 또는 니켈을 수천Å 내지 수㎛ 두께로 형성한 도금층인 것을 특징으로 하는 웨이퍼 레벨 적층 칩 패키지.
  6. 제 5항에 있어서, 상기 금속 덮개는,
    상기 하부 반도체 소자 외측의 재배선 기판 위에 형성된 제 1 금속벽과;
    상기 제 1 금속벽 위의 상기 방열 금속층 위에 각각 형성된 제 2 금속벽; 및
    상기 제 2 금속벽과 상기 상부 반도체 소자 위에 형성된 덮개 금속층을 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 패키지.
  7. 제 6항에 있어서, 상기 제 1 금속벽 및 제 2 금속벽은, 구리 또는 니켈을 20㎛ 내지 150㎛ 두께로 형성한 도금층인 것을 특징으로 하는 웨이퍼 레벨 적층 칩 패키지.
  8. (a) 칩 패드들을 재배치하는 재배선층에 접속된 내부접속단자를 갖는 제 1 및 제 2 반도체 소자들을 준비하는 단계와;
    (b) 상기 제 1 및 제 2 반도체 소자들이 3차원으로 적층되는 소자 실장 영역과, 상기 소자 실장 영역을 구분하는 기판 절단 영역을 포함하는 재배선 원판과, 상기 소자 실장 영역 상부면에 형성되며 다수개의 패드구멍이 형성된 제 1 절연층, 상기 패드구멍에 충전되어 상기 제 1 절연층 위에 소정의 패턴으로 형성된 배선층과, 상기 제 1 절연층과 상기 배선층 위에 형성되는 제 2 절연층과, 상기 제 2 절연층 사이로 노출되며 상기 배선층과 연결되는 기판 패드를 포함하는 재배선 기판을 준비하는 단계와;
    (c) 상기 재배선 기판의 상기 기판 절단 영역을 따라서 소정의 높이로 제 1 금속벽을 형성하는 단계와;
    (d) 상기 제 1 금속벽 사이의 상기 소자 실장 영역에 형성된 기판 패드에 상기 제 1 반도체 소자의 제 1 내부접속단자를 플립 칩 본딩하는 단계와;
    (e) 상기 제 1 반도체 소자와 상기 재배선 기판 사이의 플립 칩 본딩된 부분을 보호하기 위해서 액상의 성형수지를 충전하여 제 1 충전층을 형성하는 단계와;
    (f) 상기 제 1 금속벽의 상부면이 노출되게 상기 제 1 반도체 소자의 후면과 상기 제 1 충전층을 연마하는 단계와;
    (g) 상기 제 1 재배선층 위에 구멍을 형성하고, 상기 구멍을 도전성 충전물로 충전하는 단계와;
    (h) 상기 제 1 금속벽 위에 상기 제 1 금속벽의 두께에 대응되게 제 2 금속벽을 형성하는 단계와;
    (i) 제 2 반도체 소자의 제 2 내부접속단자를 상기 도전성 충전물 위에 플립 칩 본딩하는 단계와;
    (j) 상기 제 1 반도체 소자와 상기 제 2 반도체 소자 사이의 플립 칩 본딩된 부분을 보호하기 위해서 액상의 성형수지를 충전하여 제 2 충전층을 형성하는 단계와;
    (k) 상기 제 2 금속벽의 상부면이 노출되게 상기 제 2 반도체 소자의 후면과 제 2 충전층을 연마하는 단계와;
    (l) 상기 재배선 기판의 기판 절단 영역을 따라서 상기 제 2 금속벽에서 소정의 깊이의 상기 재배선 원판까지 절단하는 단계와;
    (m) 상기 재배선 원판을 식각하여 개별 소자로 분리하는 단계; 및
    (n) 상기 개별 소자의 배선기판의 패드구멍에 충전된 상기 배선층에 외부접속단자를 형성하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 패키지의 제조 방법.
  9. 제 8항에 있어서, 상기 (a) 단계의 상기 제 1 및 제 2 반도체 소자들은,
    (a1) 반도체 기판에 형성된 보호막 사이로 노출되는 다수개의 칩 패드들을 포함하는 반도체 웨이퍼를 제공하는 단계와;
    (a2) 상기 보호층 위에 소정의 패턴으로 형성되고, 상기 칩 패드와 전기적으로 연결되는 재배선층을 형성하는 단계와;
    (a3) 상기 보호층과 상기 재배선층 위에 중합체층을 형성하는 단계와;
    (a4) 상기 중합체층 사이로 노출된 상기 재배층의 일부에 내부접속단자를 형성하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 패키지의 제조 방법.
  10. 제 8항에 있어서, 상기 (b) 단계는,
    (b1) 대수개의 소자 실장 영역과, 상기 소자 실장 영역을 구분하는 기판 절단 영역을 포함하는 실리콘 소재의 재배선 원판을 제공하는 단계와;
    (b2) 상기 재배선 원판 위에 제 1 절연층을 형성하는 단계와;
    (b3) 상기 제 1 절연층 위에 소정의 패턴으로 형성되고, 상기 제 1 절연층 사이로 노출된 패드구멍에 충전되게 배선층을 형성하는 단계와;
    (b4) 상기 제 1 절연층과 상기 재배선층 위에 제 2 절연층을 형성하는 단계와;
    (b5) 상기 제 2 절연층 사이로 상기 배선층의 일부가 노출되게 기판 패드를 형성하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 패키지의 제조 방법.
  11. 제 8항에 있어서, 상기 (c) 단계는,
    (c1) 상기 기판 패드 외측의 상기 제 2 절연층 위에 금속기저층을 형성하는 단계와;
    (c2) 상기 기판 절단 영역 위의 상기 금속기저층을 따라서 소정의 높이로 제 1 금속벽을 형성하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 패키지의 제조 방법.
  12. 제 11항에 있어서, 상기 제 1 금속벽은 구리 또는 니켈을 20㎛ 내지 150㎛ 두께로 도금하는 단계인 것을 특징으로 하는 웨이퍼 레벨 적층 칩 패키지의 제조 방법.
  13. 제 8항에 있어서, 상기 (h) 단계는,
    (h1) 상기 제 1 반도체 소자, 상기 제 1 충전층 및 제 1 금속벽 위에 형성하되, 상기 도전성 충전물이 격리되게 방열 금속층을 형성하는 단계와;
    (h2) 상기 제 1 금속벽 위의 상기 방열 금속층 위에 상기 제 2 금속벽을 형성하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 패키지의 제조 방법.
  14. 제 13항에 있어서, 상기 (i) 단계에서 상기 제 2 반도체 소자의 내부접속단자는 상기 도전성 충전물 위의 상기 방열 금속층 위에 플립 칩 본딩되는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 패키지의 제조 방법.
  15. 제 8항에 있어서, 상기 (l) 단계는,
    (l1) 상기 재배선 기판의 기판 절단 영역을 따라서 상기 제 2 금속벽에서 소정의 깊이의 상기 재배선 기판의 절연층까지 1차 절단하는 단계와;
    (l2) 상기 덮개 금속층과 절단된 면으로 노출된 금속층을 보호하기 위해서 금 이멀즌하는 단계와;
    (l3) 상기 1차 절단된 부분을 따라서 소정의 깊이로 상기 재배선 원판까지 2차 절단하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 패키지의 제조 방법.
  16. (a) 칩 패드들을 재배치하는 재배선층에 접속된 내부접속단자를 갖는 제 1및 제 2 반도체 소자들을 준비하는 단계와;
    (b) 상기 제 1 및 제 2 반도체 소자들이 3차원으로 적층되는 소자 실장 영역과, 상기 소자 실장 영역을 구분하는 기판 절단 영역을 포함하는 재배선 원판과, 상기 소자 실장 영역 상부면에 형성되며 다수개의 패드구멍이 형성된 제 1 절연층, 상기 패드구멍에 충전되어 상기 제 1 절연층 위에 소정의 패턴으로 형성된 배선층과, 상기 제 1 절연층과 상기 배선층 위에 형성되는 제 2 절연층과, 상기 제 2 절연층 사이로 노출되며 상기 배선층과 연결되는 기판 패드를 포함하는 재배선 기판을 준비하는 단계와;
    (c) 상기 재배선 기판의 기판 패드에 상기 제 1 반도체 소자의 내부접속단자를 플립 칩 본딩하는 단계와;
    (d) 상기 제 1 반도체 소자와 상기 재배선 기판 사이의 플립 칩 본딩된 부분을 보호하기 위해서 액상의 성형수지를 충전하여 제 1 충전층을 형성하는 단계와;
    (e) 소정의 깊이로 상기 제 1 반도체 소자의 후면과 상기 제 1 충전층을 함께 연마하는 단계와;
    (f) 상기 내부접속단자가 접속된 상기 제 1 재배선층 위에 구멍을 형성하고, 상기 구멍을 도전성 충전물로 충전하는 단계와;
    (g) 상기 제 2 반도체 소자의 제 2 내부접속단자를 상기 제 1 반도체 소자의 상기 도전성 충전물 위에 플립 칩 본딩하는 단계와;
    (h) 상기 제 1 반도체 소자와 상기 제 2 반도체 소자 사이의 플립 칩 본딩된 부분을 보호하기 위해서 액상의 성형수지를 충전하여 제 2 충전층을 형성하는 단계와;
    (i) 소정의 깊이로 상기 제 2 반도체 소자의 후면과 상기 제 2 충전층을 연마하는 단계와;
    (j) 상기 재배선 기판의 기판 절단 영역을 따라서 상기 제 2 충전층에서 소정의 깊이의 재배선 원판까지 절단하는 단계와;
    (k) 상기 재배선 원판을 식각하여 개별 소자로 분리하는 단계와;
    (l) 상기 재배선 기판의 제 1 절연층이 형성된 면을 제외한 개별 소자의 외측면을 금속 덮개를 덮는 단계; 및
    (m) 상기 재배선 기판의 패드구멍에 충전된 상기 배선층에 외부접속단자를 형성하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 적층 칩 패키지의 제조 방법.
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