DE10234951B4 - Verfahren zur Herstellung von Halbleiterschaltungsmodulen - Google Patents
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Abstract
Verfahren
zur Herstellung von Halbleiterschaltungsmodulen (31) mit den Schritten:
Aufbringen auf ein Transfersubstrat (10) von einer strukturierten Verbindungsschicht (11) mit bis zur Oberfläche des Transfersubstrats (10) durchgehenden Aussparungen;
Aufbringen von aktiven Schaltungseinrichtungen (12) und/oder passiven Schaltungseinrichtungen (13) mit auf das Transfersubstrat (10) weisenden Kontaktflächen (12', 13') auf die strukturierte Verbindungsschicht (11), wobei die Kontaktflächen (12', 13') in die Aussparungen fallen;
Verbinden der Schaltungseinrichtungen (12, 13) miteinander mit einem Füllstoff (14) zumindest zwischen den Schaltungseinrichtungen (12, 13);
Entfernen des Transfersubstrats (10); und
Aufbringen von elektrischen Verbindungseinrichtungen (16) zum selektiven Kontaktieren der Kontaktflächen (12', 13') der Schaltungseinrichtungen (12, 13) miteinander.
Aufbringen auf ein Transfersubstrat (10) von einer strukturierten Verbindungsschicht (11) mit bis zur Oberfläche des Transfersubstrats (10) durchgehenden Aussparungen;
Aufbringen von aktiven Schaltungseinrichtungen (12) und/oder passiven Schaltungseinrichtungen (13) mit auf das Transfersubstrat (10) weisenden Kontaktflächen (12', 13') auf die strukturierte Verbindungsschicht (11), wobei die Kontaktflächen (12', 13') in die Aussparungen fallen;
Verbinden der Schaltungseinrichtungen (12, 13) miteinander mit einem Füllstoff (14) zumindest zwischen den Schaltungseinrichtungen (12, 13);
Entfernen des Transfersubstrats (10); und
Aufbringen von elektrischen Verbindungseinrichtungen (16) zum selektiven Kontaktieren der Kontaktflächen (12', 13') der Schaltungseinrichtungen (12, 13) miteinander.
Description
- Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von Halbleiterschaltungsmodulen.
- Halbleitereinrichtungen, z. B. für den Einsatz in Rechneranlagen bzw. deren Speichereinrichtungen, sind üblicherweise in Modulform aufgebaut. Ein herkömmliches Speichermodul weist im wesentlichen zwei Hauptgruppen von Komponenten auf. Zum einen aktive und passive elektrische Schaltungskomponenten und zum anderen eine Schaltungsplatine (printed circuit board). Die Schaltungsplatine dient als Träger für die Schaltungseinrichtungen, sieht Verbindungselemente wie Leiterbahnen vor und stellt einen Anschluss nach außen bereit.
- Aktive elektrische Schaltungseinrichtungen, wie z. B. Speicherchips, sind einzelne, verpackte (packaged) Chips. Innerhalb der Verpackung wird die folgende Funktionen realisiert: Verbindung zwischen Kontakt Pads der Chips zu einer Art Umverdrahtung (Leadframe, Interposer Board). Dies kann durch Bondprozesse erfolgen oder durch Lotkügelchen als Interconnect Element. Diese Umverdrahtung dient als Kontaktelement für das nächste Architekturnieveau-Verbindung zur Leiterplatte der Anwendung. Passive Schaltungskomponenten wie z. B. Widerstände, Kondensatoren, usw. dienen im wesentlichen der äußeren Beschaltung der aktiven Schaltungseinrichtungen.
- Elektrische Schaltungskomponenten werden beim Modulzusammenbau auf eine Platine gelötet. Aus dem Einsatz herkömmlich verpackter aktiver Schaltungseinrichtungen resultiert eine verhältnismäßig geringe Bauteiledichte und die Dicke der Module liegt im Bereich von etwa 2 bis 3 mm.
- In der europäischen Patentanmeldung
EP 0 187 195 A2 wird ein Verfahren zur Herstellung eines Schaltungsmoduls beschrieben, in welchem zwei Gruppen von elektronischen Elementen jeweils mit einer Vielzahl von Anschlüssen versehen an vorbestimmten Stellen derart positioniert werden, daß eine Oberfläche jedes Anschlusses einer der Gruppen und jeder Anschluß der anderen Gruppe in Kontakt mit einer Oberfläche jeweils einer ersten Trägerplatte und einer zweiten Trägerplatte sind. Die Oberfläche der ersten Trägerplatte und die Oberfläche der zweiten Trägerplatte liegen sich gegenüber und sind durch ein vorbestimmtes Intervall getrennt. Ein elektrisch isolierendes synthetisches Harz wird zwischen die erste und zweite Trägerplatte zum Abdecken der elektronischen Elemente eingebracht. Das Harz fixiert beim Trocknen die Elemente an ihrer vorbestimmten Stelle, um eine synthetische Harz-Schicht zu bilden, in welcher elektronische Elemente eingebettet sind. Die erste und zweite Trägerplatte werden von den elektronischen Elementen und der synthetischen Harz-Schicht entfernt bzw. abgezogen, wobei eine Oberfläche jedes Anschlusses jedes Elements auf jeder Seite der synthetischen Harz-Schicht frei liegt, und die Anschlüsse werden elektrisch verbunden. Zur vorläufigen Fixierung der elektronischen Elemente auf einer Trägerplatte wird ein homogener Film aus Silikon-Harz auf die Trägerplatte aufgebracht, bevor die elektronischen Elemente mit ihren Anschlußbeinen positioniert werden. Von Nachteil ist dabei vor allem, daß die Anschlüsse bzw. Anschlußbeine mit dem Film aus Silikon-Harz in Berührung kommen und in diesem teilweise eingebettet werden, so daß lediglich an der direkten Auflagefläche des Anschlusses zur Trägerplatte wenig oder fast gar kein Silkon-Harz über dem Anschluß liegt. Die Einsatzmöglichkeit eines solchen Chip-Moduls wird dadurch stark eingeschränkt. - Nach
US 5 497 033 A werden Chips mit Kontaktflächen mit ihrer Kontaktseite auf einem mit einer Haftschicht bedeckten Substrat angeordnet. Eine Füllmasse wird um die Chips gegossen und ausgehärtet. Das Substrat wird nachfolgend entfernt. - In
12 ist schematisch das Bestücken einer Schaltungsplatine29 mit aktiven und passiven Schaltungseinrichtungen12 ,13 dargestellt. Aktive Schaltungskomponenten12 , wie z. B. Memorychips, sitzen auf einem Interposer Substrat30 , welches zur elektrischen Kontaktierung mit der Leiterplatte29 über eine Anschlusseinrichtung28 , z. B. Lotkugeln auf Lötpads, verfügt. Passive Schaltungskomponenten13 , wie z. B. Widerstände, Kondensatoren, usw., werden ebenfalls auf der Leiterplatte29 vorgesehen. -
13 zeigt ein übliches Multi-Chipmodul, welches aktive und passive Schaltungseinrichtungen12 ,13 auf einer Schaltungsplatine29 aufweist. Die aktiven Schaltungseinrichtungen bzw. Chips12 sind in Flip Chip Technologie auf Interposer Substraten30 montiert (und zusätzlich underfilled = angeklebt wegen der thermomechanischen Stabilität). Die Packages bestehend aus Chips12 und Interposer Substrat30 sind z. B. über Lotkugeln28 auf dem Modulträger29 befestigt. Passive Schaltungseinrichtungen13 sind auf die Platine29 gelötet, welche eine große Anzahl von elektrischen Verbindungen wie Leiterbahnen zwischen einzelnen Chips12 bzw. Chips12 und passiven Schaltungselementen13 aufweisen. Eine solche übliche Anordnung weist folglich eine hohe Gesamtdicke mindestens d1 + d2 + d3 bei lediglich einseitiger Bestückung auf, welches zu einer Moduldicke von mehr als 2 mm führt, und resultiert darüber hinaus in einer niedrigen Bauteildichte, da vor allem Interposer Substrat und Leiterbahnen einen großen Flächenbedarf haben. - Es ist daher Aufgabe der vorliegenden Erfindung, ein Halbleiterschaltungsmodul und ein Verfahren zur Herstellung von Halbleiterschaltungsmodulen bereitzustellen, womit dünne Multi-Chipmodule mit hoher Bauteiledichte bereitgestellt werden können.
- Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Verfahren zur Herstellung von Halbleiterschaltungsmodulen gelöst.
- Die der vorliegenden Erfindung zugrunde liegende Idee besteht im wesentlichen darin, alle Modulkomponenten, sowohl aktive als auch passive Schaltungseinrichtungen auf einer besonderen Montageebene – im weiteren Wafer genannt – vorzumontieren, wobei das Verpacken und der Modulzusammenbau in gemeinsamen Prozessschritten kombiniert werden, und ein Modulwafer gebildet wird.
- Es ist zunächst technisch sinnvoll, diese neue Montageebene in der Form eines bisherigen Siliziumwafers zu gestalten. Das ermöglicht einen leichteren Zugang zu den notwenigen weiteren Prozessschritten der Dünnfilmtechnologie (Metallisierung, Fotolithographie, ...), deren Geräte bereits für die runden Wafer vorhanden sind. Das Verfahren ist aber nicht auf diese Form als Montageebene angewiesen. Größere, rechteckige Flächen sind effektiver und ebenfalls denkbar.
- In der vorliegenden Erfindung wird das eingangs erwähnte Problem insbesondere dadurch gelöst, dass eine strukturierte Verbindungsschicht auf ein Transfersubstrat aufgebracht wird, auf welche aktive und/oder passive Schaltungseinrichtungen mit auf das Transfersubstrat weisenden Kontaktflächen auf die strukturierte Verbindungsschicht aufgebracht werden und die Schaltungseinrichtungen miteinander mit einem Füllstoff zumindest zwischen den Schaltungseinrichtungen verbunden werden, woraufhin das Transfersubstrat entfernt wird und elektrische Verbindungseinrichtungen zum selektiven Kontaktieren der Kontaktflächen der Schaltungseinrichtungen aufgebracht werden.
- Aufgrund minimaler Spalten zwischen den elektrischen Schaltungseinrichtungen wird eine kleinstmögliche Fläche in Anspruch genommen, und damit die Bauteiledichte maximiert. Darüber hinaus können auf diese Weise ultradünne Module, z. B. mit 100 μm oder weniger, aufgrund des Einsatzes unverpackter aktiver Schaltungseinrichtungen erzeugt werden, welche ein Minimum an Volumen, Gewicht und elektrischen Verbindungsschichten aufweisen.
- Da kurze Verbindungsleitungen auf den Modulen auftreten, fallen parasitäre Effekte, wie z. B. die kapazitive Kopplung eines unerwünschten Signals auf eine Verbindungsleitung klein aus, was in einer guten elektrischen Leistungsfähigkeit resultiert. Des weiteren kann auf einen Lötprozess zur Herstellung des Halbleiterschaltungsmoduls verzichtet werden.
- Als weiterer Vorteil ist eine sogenannte kalte und grüne Ver- bzw. Bearbeitung des Halbleiterschaltungsmoduls im Herstellungsprozess möglich, welcher auf einer funktionsgeprüften Halbleitereinrichtung (known good die) basiert. Auch ist ein Stapeln von Modulen möglich.
- In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Erfindungsgegenstandes.
- Gemäss einer bevorzugten Weiterbildung wird eine Schutzeinrichtung zumindest über einem Teil der elektrischen Verbindungseinrichtung aufgebracht. Dadurch wird die elektrische Verbindungseinrichtung mechanisch vor äusseren Einflüssen geschützt.
- Gemäss einer weiteren bevorzugten Weiterbildung wird eine Anschlusseinrichtung in von der Schutzeinrichtung unbedeckten Bereichen vorgesehen.
- Gemäss einer weiteren bevorzugten Weiterbildung wird die strukturierte Verbindungsschicht in einem Print-Prozess aufgebracht.
- Gemäss einer weiteren bevorzugten Weiterbildung werden die Schaltungseinrichtungen derart auf der strukturierten Verbindungsschicht angeordnet, dass die elektrischen Kontaktflächen der Schaltungseinrichtungen nicht auf der strukturierten Verbindungsschicht zu liegen kommen.
- Gemäss einer weiteren bevorzugten Weiterbildung wird die Verbindungsschicht erst ausgehärtet, nachdem die Schaltungseinrichtungen aufgebracht sind.
- Gemäss einer weiteren bevorzugten Weiterbildung wird während und/oder nach dem mechanischen Verbinden der Schaltungseinrichtungen miteinander eine Kapselung der Schaltungseinrichtungen aufgebracht.
- Gemäss einer weiteren bevorzugten Weiterbildung erfolgt das Aufbringen des Füllstoffs und/oder der Kapselung in einem Print-, Mold-(Kunststoffspritzen) oder Gussprozess.
- Gemäss einer weiteren bevorzugten Weiterbildung wird der Füllstoff und/oder die Kapselung in einem Aushärtungsprozess gehärtet, bevor das Transfersubstrat entfernt wird.
- Gemäss einer weiteren bevorzugten Weiterbildung ist die elektrische Verbindungseinrichtung in mindestens einer leitfähigen Schicht vorgesehen und weist Leiterbahnen in x-Richtung und/oder Leiterbahnen in y-Richtung mit zwischenliegender Isolierschicht bei Mehrschichtigkeit auf, welche jeweils selektiv über Vias miteinander verbunden sind.
- Gemäss einer weiteren bevorzugten Weiterbildung werden mehrere Halbleiterschaltungsmodule in einem Parallelprozess auf Waferebene hergestellt, welche in einem nachfolgenden Prozessschritt in Halbleiterschaltungsmodulstreifen oder einzelne Halbleiterschaltungsmodule separiert werden.
- Eine Ausführungsform der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
- Es zeigen:
-
1A , B die schematische Darstellung eines Ausschnitts einer Anordnung nach einem ersten Verfahrensschritt gemäss einer Ausführungsform der vorliegenden Erfindung, wobei1A einen Querschnitt und1B eine Draufsicht verdeutlicht; -
2A , B die schematische Darstellung eines Ausschnitts einer Anordnung nach einem weiteren Verfahrensschritt gemäss einer Ausführungsform der vorliegenden Erfindung, wobei2A einen Querschnitt und2B eine Draufsicht verdeutlicht; -
3A , B die schematische Darstellung eines Ausschnitts einer Anordnung nach einem weiteren Verfahrensschritt gemäss einer Ausführungsform der vorliegenden Erfindung, wobei3B die Anordnung gemäß3A nach einem direkt nachfolgenden Verfahrensschritt darstellt; -
4 die schematische Darstellung eines Ausschnitts einer Anordnung bei dem Verfahrensschritt des Entfernens des Transfersubstrats gemäss einer Ausführungsform der vorliegenden Erfindung; -
5 eine schematische Darstellung eines Ausschnitts einer Anordnung nach einem weiteren Verfahrensschritt gemäss einer Ausführungsform der vorliegenden Erfindung; -
6A , B die schematische Darstellung eines Ausschnitts einer Anordnung nach einem weiteren Verfahrensschritt gemäss einer Ausführungsform der vorliegenden Erfindung, wobei6A einen Querschnitt und6B einen Längsschnitt (90° gedreht) darstellt; -
7 die schematische Darstellung einer Draufsicht zur Erläuterung einer Ausführungsform der vorliegenden Erfindung; -
8A , B, C die schematische Darstellung einer Anordnung zur Erläuterung einer Ausführungsform der vorliegenden Erfindung, wobei8A eine Draufsicht,8B einen Querschnitt und8C einen Längsschnitt der Anordnung darstellt; -
9A , B die schematische Darstellung einer Anordnung gemäss einer Ausführungsform der vorliegenden Erfindung im Längsschnitt, wobei9A ein einzelnes Modul und9B zwei miteinander kontaktierte Module darstellt; -
10A , B die schematische Darstellung einer Anordnung gemäss einer Ausführungsform der vorliegenden Erfindung, wobei10A eine Draufsicht und10B einen Längsschnitt verdeutlicht; -
11A , B die schematische Darstellung einer Anordnung gemäss einer weiteren Ausführungsform der vorliegenden Erfindung, wobei11A eine Draufsicht und11B einen Längsschnitt darstellt; -
12 eine schematische Darstellung zur Erläuterung einer üblichen Anordnung; -
13 die schematische Darstellung einer üblichen Multi-Chip-Anordnung; und -
14A , B ein Ablaufdiagramm des Herstellungsprozesses zur Erläuterung einer Ausführungsform der vorliegenden Erfindung, wobei14A ein herkömmliches Herstellungsverfahren und14B ein Herstellungsverfahren gemäss einer Ausführungsform der vorliegenden Erfindung darstellt. - In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
- In
1A ist ein Transfersubstrat10 z. B. aus Glas, Metall oder einem Polymer dargestellt, auf welches in einem Print-Prozess eine strukturierte dielektrische Verbindungsschicht11 aufgebracht ist. Die zu diesem Zeitpunkt noch nicht ausgehärtete, folglich noch klebrige dielektrische Verbindungsschicht11 besteht z. B. aus einem Polymer, einem Epoxydharz, einem Klebstoff, Silikon oder einem Polyimid. -
1B zeigt das Transfersubstrat10 mit darauf aufgebrachten einzelnen Verbindungsflächen11 der Verbindungsschicht11 in einer Draufsicht, wobei das Transfersubstrat rechteckig ausgeführt ist. - In
2A sind auf das Transfersubstrat10 und die strukturierte Verbindungsschicht11 sowohl aktive als auch passive Schaltungseinrichtungen12 ,13 aufgebracht. Die Schaltungseinrichtungen12 ,13 sind derart in einer vorbestimmten Lage auf die Verbindungsschicht aufgebracht, dass die Kontaktflächen12' ,13' zum elektrischen Kontaktieren der Schaltungseinrichtungen12 ,13 in Richtung des Transfersubstrats weisen und auf Lücken bzw. Aussparungen in der strukturierten Verbindungsschicht11 fallen. Die aktiven Schaltungseinrichtungen12 bestehen aus funktionsüberprüften Halbleitereinrichtungen, wie z. B. Speichermodulen, welche genau wie die passiven Schaltungseinrichtungen13 (Widerstände, Kondensatoren, ...) z. B. in einem die-bonding oder pick and place-Prozess auf den ungehärteten Kleber11 auf dem Transfersubstrat10 angeordnet werden. - In diesem Verfahrensschritt wird die Geometrie, d. h. die Zuordnung der einzelnen Schaltungseinrichtungen zueinander festgelegt. Die Komponenten
12 ,13 werden so nah als möglich aneinander angeordnet, um eine kleinstmögliche Fläche in Anspruch zu nehmen. Dann wird die dielektrische Verbindungsschicht11 z. B. thermisch oder mit UV-Strahlung ausgehärtet, so dass die Lage der Schaltungseinrichtungen12 ,13 zueinander fixiert wird. -
2B zeigt die Draufsicht einer mit Schaltungseinrichtungen12 ,13 versehenen Verbindungsschicht11 auf dem Transfersubstrat10 . - In
3A sind die Spalten zwischen den Halbleitereinrichtungen12 und den passiven Schaltungseinrichtungen13 mit einem Füllstoff14 ausgefüllt. Der Füllstoff14 z. B. aus einem Polymer, einem Klebstoff, Silikon oder ähnlichem wird vorzugsweise in einem Print- oder Guss-Prozess aufgebracht bzw. eingebracht und anschließend ausgehärtet. -
3B stellt eine Anordnung gemäss3A dar, in welcher über den Schaltungseinrichtungen12 ,13 und den mit Füllstoff14 versehenen Spalten zwischen den Schaltungseinrichtungen12 ,13 eine Kapselung15 vorgesehen ist. Diese rückseitige Einkapselung15 kann sowohl im selben Schritt wie das Einbringen des Füllstoffes14 erfolgen (in der gleichen Prozesseinrichtung bzw. -kammer), jedoch auch nachträglich erfolgen, wenn der Füllstoff14 noch zusätzliche Eigenschaften aufweisen soll, welche für die Kapselung15 nicht vorgesehen sind. -
4 verdeutlicht das Entfernen des Transfersubstrats10 von dem ausgehärteten Verbund aus strukturierter Verbindungs schicht11 , aktiven Schaltungseinrichtungen12 , passiven Schaltungseinrichtungen13 , mit Füllstoff14 versehenen Spalten zwischen den Schaltungseinrichtungen12 ,13 und der Kapselung15 . Dadurch werden die Kontaktflächen12' ,13' der Schaltungseinrichtungen12 ,13 wieder zugänglich. - In
5 ist der Verbund gemäss4 in einem Prozessschritt mit einer elektrischen Verbindungseinrichtung16 versehen. Die elektrische Verbindungseinrichtung16 besteht beispielsweise aus strukturierten, aufgesputterten oder elektrochemisch plattierten Kupfer-, Nickel- oder Goldleiterbahnen, welche zwischen einzelnen Chips12 , Chips12 und passiven Schaltungseinrichtungen13 und/oder mit einer Anschlusseinrichtung19 verbunden aufgebracht sind. Die strukturierten Leiterbahnen16 verlaufen zwischen den Kontaktflächen12' ,13' über der strukturierten, dielektrischen Verbindungsschicht11 . - Die elektrische Verbindungseinrichtung
16 ist vorzugsweise ein doppelschichtiges Leitungssystem mit einer dielektrischen Schicht zwischen zwei strukturierten, leitfähigen Schichten, wobei die leitfähigen Schichten eine für Verbindungen bzw. Leiterbahnen in x-Richtung, eine für Verbindungen bzw. Leiterbahnen in y-Richtung selektiv über Vias in der dielektrischen Schicht, z. B. aus Polyimid, in elektrischem Kontakt stehen. In Abhängigkeit von der Komplexität des Moduls muss eine oder mehrere elektrische Verbindungseinrichtungen16 in verschiedenen Ebenen zum selektiven, elektrischen Verbinden der Komponenten12 ,13 miteinander gebildet werden. -
6A zeigt die erfindungsgemäß hergestellte Anordnung gemäß5 , jedoch mit einer Passivierungsschicht17 über der elektrischen Verbindungseinrichtung16 . Die Schutzeinrichtung17 ü ber der Vorderseite der Module, welche z. B. in einem Print-Prozess aus einem Polymer bestehend aufgebracht ist, bedeckt die gesamte Vorderseite des Halbleiterschaltungsmoduls31 mit Ausnahme einer Anschlusseinrichtung19 bzw. Anschlusskontakten, welche in6B dargestellt ist.6B zeigt die Anordnung gemäss6A , jedoch nicht im Querschnitt, sondern in einem Längsschnitt (um 90° gedreht). - In
7 sind mehrere Halbleiterschaltungsmodulstreifen18 in einer Draufsicht dargestellt, welche zur Verdeutlichung von Umverdrahtungseinrichtungen20 in x-Richtung bzw. Umverdrahtungseinrichtung21 in y-Richtung als Teil der elektrischen Verbindungseinrichtung16 dient. -
8A bzw.8B zeigt einen Halbleiterschaltungsmodulstreifen18 mit drei unterschiedlichen Abschnitten22 ,23 ,24 . Der Abschnitt22 stellt ein passiviertes, bedecktes Modul mit einer Passivierungsschicht17 dar, welche im Bereich23 weggelassen wurde. Im Abschnitt24 sind im wesentlichen die Chipflanken des eingebetteten Chips zu sehen, da hier keine elektrische Verbindungsschicht16 oder dielektrische Verbindungsschicht11 aufgebracht ist. - In
9A bzw.9B ist der Längsschnitt eines Halbleiterspeichermoduls31 dargestellt, in welchem ein leitfähiges Via25 , d. h. eine Durchkontaktierung von der Modulvorder- auf die Modulrückseite vorgesehen ist. Eine solche Durchkontaktierung25 ermöglicht beispielsweise die elektrische Anbindung an ein zweites Halbleiterschaltungsmodul31 über einen elektrisch leitfähigen Klebstoff26 . Die mechanische Verbindung zwischen beiden Halbleiterschaltungsmodulen31 erfolgt vorzugsweise über einen elektrisch nicht-leitfähigen Klebstoff27 jeweils zwischen den rückseitigen Kapselungen15 der Halbleiterschal tungsmodule31 . Durch so ein doppelt gestapeltes Modul aus zwei Halbleiterschaltungsmodulen31 lässt sich die Bauteiledichte weiter erhöhen. - Die
10A und10B dienen der Verdeutlichung einer Anschlusseinrichtung19 in Form einer Anschlussleiste bzw. eines Randsteckers. -
11A zeigt einen Halbleiterschaltungsmodulstreifen18 mit einer bezüglich10 alternativen Anschlusseinrichtung28 . Die auf Lötpads aufgebrachte Lotkugeln28 stellen ein Optimum an Platzersparnis in x- bzw. y-Richtung dar, erhöhen jedoch die Moduldicke. Dadurch wird ein minimaler Flächenbedarf erreicht, der im wesentlichen der Fläche der aktiven und passiven Schaltungseinrichtungen12 ,13 entspricht. - Eine Anschlusseinrichtung
19 über Anschlusskontakte in Form eines Randsteckers lässt sich einfach bei der Bildung der elektrischen Verbindungseinrichtung16 bzw. der Umverdrahtungseinrichtung20 ,21 herstellen, wenn die zuletzt aufgebrachte Schicht eine harte Kontaktoberfläche, beispielsweise aus Gold, aufweist. Wenn ein solcher Randstecker außerhalb der Fläche angeordnet wird, welche die aktiven und passiven Schaltungseinrichtungen12 ,13 in einem eingekapselten Abschnitt einnehmen, so vergrößert dies die Größe des Modulaufbaus. - In
14A ist ein herkömmlicher Prozessablauf in der Herstellung eines Halbleiterschaltungsmoduls dargestellt. Auf die eigentliche Waferherstellung folgt direkt der Wafertest, bevor einzeln aus dem Wafer separierte Chips gehäust werden (First Level Packaging). Diese verpackte Komponente muss nochmals auf ihre Funktion überprüft werden, bevor damit ein Modulaufbau mit weiteren aktiven und passiven Schaltungseinrichtungen auf einer Leiterplatte erfolgen kann (Second Lewvel Packaging). Ein abschließender Modultest gibt Auskunft über die Funktionsfähigkeit der Halbleiterschaltungseinrichtung. - In
14B ist im Gegensatz dazu ein schematischer Prozessablauf gemäss einer Ausführungsform der vorliegenden Erfindung dargestellt. Hier wird nach der Waferherstellung bei einem umfassenden Wafertest eine positiv geprüfte und damit für funktionsfähig erachtete Halbleitereinrichtung in einem weiteren Schritt dieses geprüfte Halbleiterwafermodul weiterbearbeitet. Daran schliesst sich die Modulbildung an, welche mit Bezug auf die1A bis6B detailliert beschrieben ist, bevor ein solches Modul ebenfalls einen Modultest durchläuft. Dieser Prozessablauf basiert auf der Bekanntheit eines guten, d. h. geprüften Haltleiterplättchens bzw. -Chips (known good die). - Mit dieser Technologie sind sehr dünne Modulscheiben bei niedrigen Kosten herstellbar. Vias können in die Kapselung integriert werden und eine elektrische Verbindung von der Vordersite zur Rückseite des Substrats/Moduls ist möglich. Dies erlaubt ein Stapeln dieser Scheiben zu einem dreidimensionalen Modul. Wenn die Halbleitereinrichtungen bzw. Chips und passiven Schaltungseinrichtungen sehr dünn ausgeführt werden, können flexible, biegsame Module erreicht werden, welche sich einfach einer Gehäuseform anpassen können.
- Obwohl der parallele Herstellungsprozess vieler Halbleiterschaltungsmodule auf einem runden Wafer zur Bearbeitung mittels Anlagen der Dünnfilmtechnologie angedacht ist, sind auch rechteckige Wafergestalten möglich, welche auf Maschinen bearbeitet werden können, die für Flachbildschirmanzeigen oder Schaltungsplatinen eingesetzt werden. Andere Materialien zur elektrischen/mechanischen Verbindung bzw. Anbindung der aktiven/passiven Schaltungseinrichtungen aneinander sind ebenfalls vorstellbar. Auch ist die Erfindung nicht auf die genannten Anwendungsmöglichkeiten beschränkt.
-
- 10
- Transfersubstrat
- 11
- dielektrische Verbindungsebene, z. B. aus Epoxydharz
- 12
- geprüfte Halbleitereinrichtung (known good die)
- 12'
- Kontaktfläche der geprüften Halbleitereinrichtung
- 13
- passive Schaltungseinrichtung, z. B. Kondensator
- 13'
- Kontaktfläche der passiven Schaltungseinrichtung
- 14
- Füllstoff, z. B. aus Polymer, Kleber, Silikon
- 15
- rückseitige Kapselung, z. B. aus Polymer, Kleber, Silikon
- 16
- elektrische Verbindungseinrichtung., z. B. in x-/y-Richtung
- 17
- vorderseitige Passivierungsschicht
- 18
- Halbleiterschaltungsmodulstreifen
- 19
- Anschlusseinrichtung, z. B. Anschlusskontakte
- 20
- Umverdrahtungseinrichtung,
z. B. in x-Richtung zw.
12 u.13 - 21
- Umverdrahtungseinrichtung,
z. B. in y-Richtung zu
19 - 22
- passiviertes, bedecktes Modul mit Passivierungsschicht
- 23
- Modulabschnitt ohne Passivierung bzw. Bedeckung
- 24
- Abschnitt mit sichtbaren eingebetteten Chipflanken
- 25
- leitfähiges Via, z. B. Durchkontaktierung von der Vorder- zur Rückseite des Chips
- 26
- elektrische Verbindung, z. B. aus leitfähigem Klebstoff
- 27
- mechanische Verbindung, z. B. aus nicht-leitfähigem Kleber
- 28
- Anschlusseinrichtung, z. B. Lotkugeln auf Lötpads
- 29
- Schaltungsplatine (printed circuit board)
- 30
- Interposer Substrat für aktive/passive Schaltungseinrichtungen
- 31
- Halbleiterschaltungsmodul
- d1
- Dicke der Platine, z. B. 800 μm bis 1200 μm
- d2
- Dicke des angeschlossenen Interposer Substrats, z. B. 400 μm bis 1000 μm
- d3
- Dicke des angeschlossenen Chips, z. B. größer 300 μm
Claims (10)
- Verfahren zur Herstellung von Halbleiterschaltungsmodulen (
31 ) mit den Schritten: Aufbringen auf ein Transfersubstrat (10 ) von einer strukturierten Verbindungsschicht (11 ) mit bis zur Oberfläche des Transfersubstrats (10 ) durchgehenden Aussparungen; Aufbringen von aktiven Schaltungseinrichtungen (12 ) und/oder passiven Schaltungseinrichtungen (13 ) mit auf das Transfersubstrat (10 ) weisenden Kontaktflächen (12' ,13' ) auf die strukturierte Verbindungsschicht (11 ), wobei die Kontaktflächen (12' ,13' ) in die Aussparungen fallen; Verbinden der Schaltungseinrichtungen (12 ,13 ) miteinander mit einem Füllstoff (14 ) zumindest zwischen den Schaltungseinrichtungen (12 ,13 ); Entfernen des Transfersubstrats (10 ); und Aufbringen von elektrischen Verbindungseinrichtungen (16 ) zum selektiven Kontaktieren der Kontaktflächen (12' ,13' ) der Schaltungseinrichtungen (12 ,13 ) miteinander. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass eine Schutzeinrichtung (
17 ) zumindest über einem Teil der elektrischen Verbindungseinrichtung (16 ) aufgebracht wird. - Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass eine Anschlusseinrichtung (
19 ,28 ) in von der Schutzeinrichtung (17 ) unbedeckten Bereichen (23 ) vorgesehen wird. - Verfahren nach Anspruch 1 bis 3, dadurch gekennzeichnet, dass die strukturierte Verbindungsschicht (
11 ) in einem Print-Prozess aufgebracht wird. - Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Verbindungsschicht (
11 ) erst ausgehärtet wird, nachdem die Schaltungseinrichtungen (12 ,13 ) aufgebracht sind. - Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass während oder nach dem mechanischen Verbinden der Schaltungseinrichtungen (
12 ,13 ) miteinander eine Kapselung (15 ) der Schaltungseinrichtungen (12 ,13 ) auf der von den Kontaktflächen (12' ,13' ) abgewandten Seite aufgebracht wird. - Verfahren nach einem der Ansprüche 1 oder 6, dadurch gekennzeichnet, dass das Aufbringen des Füllstoffs (
14 ) und/oder der Kapselung (15 ) in einem Print- oder Guss-Prozess erfolgt. - Verfahren nach einem der Ansprüche 1, 6 oder 7, dadurch gekennzeichnet, dass der Füllstoff (
14 ) und/oder die Kapselung (15 ) in einem Aushärtungsprozess gehärtet wird bevor das Transfersubstrat (10 ) entfernt wird. - Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die elektrische Verbindungseinrichtung (
16 ) in mindestens einer leitfähigen Schicht (20 ,21 ) vorgesehen ist und Leiterbahnen (20 ) in x-Richtung und/oder Leiterbahnen (21 ) in y-Richtung mit zwischenliegender Isolierschicht bei Mehrschichtigkeit aufweist, welche jeweils selektiv über Vias (25 ) miteinander verbunden sind. - Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass mehrere Halbleiterschaltungsmodule (
31 ) in einem Parallelprozess hergestellt werden, welche in einem nachfolgenden Prozessschritt in Modulstreifen (18 ) oder einzelne Halbleiterschaltungsmodule (31 ) separiert werden.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10234951A DE10234951B4 (de) | 2002-07-31 | 2002-07-31 | Verfahren zur Herstellung von Halbleiterschaltungsmodulen |
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CNB03152365XA CN1235275C (zh) | 2002-07-31 | 2003-07-30 | 半导体模块及制造半导体模块的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10234951A DE10234951B4 (de) | 2002-07-31 | 2002-07-31 | Verfahren zur Herstellung von Halbleiterschaltungsmodulen |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10234951A1 DE10234951A1 (de) | 2004-02-12 |
DE10234951B4 true DE10234951B4 (de) | 2009-01-02 |
Family
ID=30128558
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10234951A Expired - Fee Related DE10234951B4 (de) | 2002-07-31 | 2002-07-31 | Verfahren zur Herstellung von Halbleiterschaltungsmodulen |
Country Status (4)
Country | Link |
---|---|
US (1) | US7074696B1 (de) |
CN (1) | CN1235275C (de) |
DE (1) | DE10234951B4 (de) |
SG (1) | SG117453A1 (de) |
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