DE10148042A1 - Elektronisches Bauteil mit einem Kunststoffgehäuse und Komponenten eines höhenstrukturierten metallischen Systemträgers und Verfahren zu deren Herstellung - Google Patents
Elektronisches Bauteil mit einem Kunststoffgehäuse und Komponenten eines höhenstrukturierten metallischen Systemträgers und Verfahren zu deren HerstellungInfo
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Abstract
Die Erfindung betrifft ein elektronisches Bauteil (1) mit einem Kunststoffgehäuse (2). Das Kunststoffgehäuse (2) weist Komponenten (3) eines höhenstrukturierten metallischen Systemträgers auf. Diese Komponenten (3) bilden auf der Unterseite des Kunststoffgehäuses eine Matrix aus Kontaktinseln (7) und Chipinseln (8) aus. Darüber hinaus weist das elektronische Bauteil eine erste Leitungsstruktur (9) aus höhenstrukturierten Leiterbahnen (11) auf der Unterseite (5) des Kunststoffgehäuses (2) auf und eine zweite Leitungsstruktur (10) aus Bondverbindungen, die innerhalb des Kunststoffgehäuses (2) angeordnet sind.
Description
- Die Erfindung betrifft ein elektronisches Bauteil mit einem Kunststoffgehäuse und Komponenten eines Systemträgers, der höhenstrukturierte Komponenten aufweist und Verfahren zur Herstellung derselben gemäß der Gattung der unabhängigen Ansprüche.
- Elektronische Bauteile in Hybridbauweise, die in einem Gehäuse mehrere passive und aktive Schaltungselemente aufweisen, werden insbesondere, wenn es sich um Hochfrequenz- Schaltungselemente handelt, auf Keramikträgern realisiert. Derartige Keramikträger weisen mehrere Verdrahtungslagen auf und sind entsprechend komplex aufgebaut. Derartige komplexe, elektronische Bauteile sind nicht nur kostenintensiv aufgrund der mehrlagigen Keramiksubstrate, sondern weisen auch bei der Herstellung eine hohe Ausfallrate auf.
- Ein weiterer Nachteil derartiger elektronischer Bauteile ergibt sich aufgrund des Raumbedarfs der Keramikgehäuse und ihrer Außenkontakte, die nicht in kompakter Weise mit Leiterplattenanschlüssen eines übergeordneten Systems verbindbar sind.
- Aufgabe der Erfindung ist es, ein elektronisches Bauteil anzugeben, mit dem die Nachteile im Stand der Technik überwunden werden, und das nicht auf keramische Substrate für die Verwirklichung von hybriden Bauteilen aus passiven und aktiven Schaltungselementen innerhalb eines elektronischen Bauteilgehäuses angewiesen ist.
- Gelöst wird diese Aufgabe mit dem Gegenstand der unabhängigen Ansprüche. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
- Erfindungsgemäß weist das elektronische Bauteil ein Kunststoffgehäuse auf. Das Kunststoffgehäuse enthält Komponenten eines Systemträgers, der höhenstrukturierte metallische Komponenten aufweist. Diese Komponenten weisen auf der Unterseite des Kunststoffgehäuses eine Matrix von Kontaktinseln und Chipinseln auf. Darüber hinaus weist das elektronische Bauteil zwei Leitungsstrukturen auf, von denen eine erste Leitungsstruktur höhenstrukturierte Leiterbahnen auf der Unterseite des Kunststoffgehäuses als weitere Komponenten des höhenstrukturierten Systemträgers aufweist, während eine zweite Leitungsstruktur aus Bondverbindungen innerhalb des Kunststoffgehäuses besteht.
- Auf den Chipinseln können aktive Bauelemente, wie Hochfrequenz-PIN-Dioden oder Hochfrequenz-Transistoren angeordnet sein. Darüber hinaus können auf den Chipinseln Elektroden von passiven elektronischen Schaltungselementen enden. So können in vorteilhafter Weise Elektroden von Hochfrequenz- Kondensatoren, Hochfrequenz-Spulen und Hochfrequenz- Widerständen mit jeweils zwei Chipinseln verbunden sein. Um eine weiterführende Kontaktierung dieser Chipinseln zu verwirklichen, werden erfindungsgemäß von den Chipinseln aus auf der Unterseite des Kunststoffgehäuses höhenstrukturierte Leiterbahnen vorgesehen. Diese höhenstrukturierten Leiterbahnen enden an entsprechenden Kontaktinseln, so dass von diesen Kontaktinseln aus beispielsweise über die zweite Leitungsstruktur aus Bondverbindung Kontaktinseln am Rand des elektronischen Bauteils erreicht werden. Somit können ohne große Probleme die Kontaktinseln des elektronischen Bauteils raumsparend mit Kontaktanschlußflächen auf der Oberseite eines übergeordneten Systems aus ein- oder mehrlagigen Leiterplatten verbunden werden.
- Darüber hinaus kann das Bauteil nicht nur passive elektronische Bauteile aufnehmen und aktive elektronische Bauteile mit diesen passiven elektronischen Bauteilen in hybrider Weise verbinden, sondern es lassen sich auch Leitungsbrücken aufgrund der zwei erfindungsgemäß vorgesehenen Leitungsstrukturen realisieren. Dabei kann die erste Leitungsstruktur unmittelbar mit der Herstellung der höhenstrukturierten Komponenten des metallischen Systemträgers hergestellt werden, so dass kein extra Verfahrensschritt erforderlich ist. Ferner entsteht dabei ein flachleiterfreies Gehäuse in Form eines "leadless package", da die Unterseite sowohl der Kontaktinseln als auch der Chipinseln gleichzeitig als Außenkontakte dienen können.
- Das erfindungsgemäße elektronische Bauteil basiert auf einem höhenstrukturierten metallischen Systemträger. Auf den erhabenen höhenstrukturierten Chipinseln und Kontaktinseln des Systemträgers können unmittelbar Halbleiterchips als aktive Schaltungselemente angeordnet und montiert werden und über Bonddrähte zu anderen erhabenen höhenstrukturierten Inseln des Systemträgers kontaktiert werden. Nach einem derartigen Verbindungs- oder Kontaktierungsvorgang können die so geschaffenen Aufbauten mit einer Kunststoffmasse überzogen werden, so dass die Aufbauten mit höhenstrukturierten Leiterbahnen, Kontaktinseln, Chipinseln, Halbleiterchips, passiven Schaltungselementen und Bondverbindungen einer Kunststoffgehäusemasse in Form eines "Polymer-Coating" eingebettet sind. Durch einen Abtragsvorgang kann der metallische Systemträger beseitigt werden, so dass auf der Unterseite der Kunststoffgehäusemasse eine Matrix aus Außenkontakten vorhanden ist, die zu den jeweiligen höhenstrukturierten Chipinseln oder Kontaktinseln gehören.
- Nach dem Abtragen des Systemträgers bleiben somit nur noch die höhenstrukturierten Komponenten des Systemträgers in der Kunststoffmasse, sowie der übrige Aufbau aus Bondverbindungen zu passiven und aktiven Schaltungselementen übrig. Um die Außenkontaktflächen der Kontakt- und Chipinseln auf der Unterseite des elektronischen Bauteils für eine Montage auf einem übergeordneten System, wie einer mehrlagigen Leiterplatte, zu ermöglichen, können diese Flächen entweder mit einem Lot oder mit einem Leitkleber beschichtet und auf das übergeordnete System aufgebracht werden. Dabei kann bei dem erfindungsgemäßen elektronischen Bauteil eine Außenkontaktdichte erreicht werden, die BGA-Gehäusestrukturen ("ball grid array- Strukturen")entspricht.
- Ferner kann das elektronische Bauteil auch derart gestaltet werden, dass eine hohe Anzahl Außenrandkontakte im Randbereich des elektronischen Bauteils auf der Unterseite angeordnet sind, indem das erfindungsgemäße System von zwei Leitungsstrukturen innerhalb des elektronischen Bauteils voll ausgeschöpft wird. Damit wird mit dem erfindungsgemäßen elektronischen Bauteil ein hohes Maß an Flexibilität und Gestaltungsfreiheit für den Entwurf von elektronischen Bauteilen in Hybridbauweise erreicht. Mit dem neuartigen Konzept, das dem erfindungsgemäßen elektronischen Bauteil zugrunde liegt, lassen sich Leistungsverstärkermodule für zellulare Endgeräte äußerst kostengünstig realisieren, so dass Gehäuse mit teuren Keramiksubstraten durch Kunststoffgehäuse ersetzt werden können.
- In einer Ausführungsform der Erfindung weist das elektronische Bauteil eine auf der Unterseite des Kunststoffgehäuses auf Außenflächen der höhenstrukturierten Leiterbahnen und teilweise auf Außenflächen der Kontaktinseln und/oder der Chipinseln angeordnete, strukturierte Isolationsschicht auf. Diese strukturierte Isolationsschicht kann eine photostrukturierbare Polymerschicht sein. Dazu können die Polymere im Parallelverfahren, das heißt gleichzeitig für mehrere Unterseiten von elektronischen Bauteilen aufgetragen, getrocknet und belichtet werden. Nach dem Belichten kann eine derartige photoempfindliche Polymerschicht entwickelt und fixiert werden, wobei durch das Entwickeln die Polymerschicht überall dort weggespült wird, wo keine Isolationsschicht anzuordnen ist und beim Fixieren wird die verbliebene Polymerschicht stärker vernetzt und damit stabilisiert.
- Mit Hilfe einer solchen Beschichtung aus einer strukturierten Isolationsschicht wird die auf der Unterseite liegende elektrisch leitende Fläche auf ein Maß derart reduziert, dass unerwünschte Kontaktierungsmöglichkeiten beim Montageverfahren, insbesondere beim Anbau des Gehäuses auf einem übergeordneten System, vermieden werden können. Darüber hinaus lassen sich bei hochpoligen elektronischen Bauteilen ringförmig angeordnete Außenkontakte erzeugen und auf die im Randbereich liegenden Kontaktinseln auffächern.
- Bei einer weiteren Ausführungsform der Erfindung weist das elektronische Bauteil über den höhenstrukturierten Leiterbahnen auf der Unterseite des elektronischen Bauteils Leitungsbrücken in Form von Bondverbindungen innerhalb des Kunststoffgehäuses auf. Mit dieser Ausführungsform der Erfindung wird ein weiterer Freiheitsgrad zur Gestaltung und Verschaltung der in dem elektronischen Bauteil enthaltenen Schaltungselementen zu einem Hybridbaustein bereitgestellt. Ferner können die Bondverbindungen von hochpoligen elektronischen Bauteilen durch Vorsehen von Leitungsbrücken und von höhenstrukturierten Leiterbahnen auf Werte vermindert werden, die für niederpolige elektronische Bauteile möglich sind, womit eine Erhöhung der Bondgeschwindigkeit für hochpolige elektronische Bauelemente verbunden ist. Dazu weist das elektronische Bauteil in einer weiteren Ausführungsform der Erfindung ein Leitungsnetz aus höhenstrukturierten Leiterbahnen zwischen den Chipinseln und den Kontaktinseln auf, wobei dieses Netz aus höhenstrukturierten Leiterbahnen Verbindungsfunktionen übernimmt, die bisher nur über Bonddrähte realisierbar sind.
- Auf den Chipinseln sind passive und aktive elektronische Hochfrequenz-Schaltungselemente in einer weiteren Ausführungsform der Erfindung angeordnet. Dabei können aktive Hochfrequenz-Schaltungselemente, wie PIN-Dioden oder Hochfrequenz-Transistoren aufgrund ihrer geringen Halbleiterchipgröße unmittelbar auf jeweils einer Chipinsel angeordnet sein und über Bonddrähte kann von benachbarten Kontaktinseln auf die auf der aktiven Oberseite der elektronischen Bauelemente liegenden Elektroden, wie der Anode einer PIN-Diode oder dem Emitter und der Basis eines Hochfrequenz-Transistors zugegriffen werden.
- Passive Schaltungselemente, die größere Flächen und Räume einnehmen, können zwischen Chipinseln angeordnet werden, wobei ihre Elektroden auf benachbarten Chipinseln angeschlossen sind. Diese Chipinseln, die durch Elektroden passiver Schaltungselemente belegt sind, können nicht immer mit zusätzlicher Bonddrähten versehen werden, so dass hier die erfindungsgemäße Lösung von höhenstrukturierten Leiterbahnen von diesen Chipinseln zu benachbarten Kontaktinseln die Verschaltungsmöglichkeit von passiven Schaltungselementen in einer Hybridschaltung verbessern. Als passive Hochfrequenz- Schaltungselemente werden in einer weiteren Ausführungsform der Erfindung Hochfrequenz-Widerstände, Hochfrequenz- Kondensatoren und/oder Hochfrequenz-Spulen eingesetzt.
- Somit ist in einer weiteren Ausführungsform der Erfindung eine PIN-Dioden-Kathode einer Hochfrequenz-PIN-Diode mit einer der Chipinseln elektrisch leitend verbunden und über eine höhenstrukturierte Leitung ist diese Chipinsel mit einer benachbarten Kontaktinsel verbunden, während eine PIN-Dioden- Anode über eine entsprechende Bondverbindung mit einer weiteren benachbarten Kontaktinsel verbunden ist. Bei einem Hochfrequenz-Transistor ist der Hochfrequenz-Transistorkollektor elektrisch leitend mit einer Chipinsel verbunden, während der Emitter und die Basis des Hochfrequenz-Transistors jeweils über Bonddrähte mit benachbarten Kontaktinseln verbunden sind. Die Chipinsel, auf der der Hochfrequenz-Transistor angeordnet ist, wird über höhenstrukturierte Leiterbahnen mit einer weiteren benachbarten Kontaktinsel verbunden, die ihrerseits mit weiteren Kontaktinseln oder Chipinseln anderer Hochfrequenz-Schaltungselemente des elektronischen Bauteils zu einem Hybridbauteil verbunden sein kann.
- Bei den obigen Ausführungsformen der Erfindung weisen die Chipinseln, die Kontaktinseln und die höhenstrukturierten Leiterbahnen eine gleiche Materialstärke auf, zumal sie mit dem gleichen Verfahrensschritt für mehrere Bauteile gleichzeitig auf einem Trägermaterial eines Systemträgers gebildet werden. In einer weiteren Ausführungsform der Erfindung ist es vorgesehen, dass die Chipinseln, die Kontaktinseln, die höhenstrukturierten Leiterbahnen Kupfer oder eine Kupferlegierung aufweisen. Dieses Kupfer beziehungsweise diese Kupferlegierung haben den Vorteil, dass sie sich in der Kunststoffgehäusemasse bei entsprechender Gestaltung formschlüssig verankern lassen.
- Für eine Lotmontage der Halbleiterchips auf den Chipinseln oder der Elektroden der passiven Schaltungselemente auf entsprechenden Chipinseln ist in einer weiteren Ausführungsform der Erfindung vorgesehen, dass die Oberseiten dieser Chipinseln eine lötbare Beschichtung aufweisen. Diese lötbare Beschichtung ist als eine Silberlotbeschichtung in einer weiteren Ausführungsform der Erfindung ausgeführt. Die Silberlotbeschichtung hat gegenüber Beschichtungen aus Zinn-Blei-Loten den Vorteil, dass sie nicht oxidiert.
- Die Kontaktinseln unterscheiden sich im wesentlichen von den Chipinseln, dass sie auf ihrer Oberseite eine bondbare Beschichtung aus Gold, Silber, Aluminium und/oder Legierungen derselben aufweisen. Diese Beschichtungen gehen mit den Bonddrähten eine reibschweißende Verbindung ein, die äußerst beständig und sicher ist.
- Für den Aufbau eines derartigen elektronischen Bauteils wird ein Systemträger zur Verfügung gestellt, der in einer weiteren Ausführungsform der Erfindung zwischen den höhenstrukturierten Komponenten, wie Chipinseln, Kontaktinseln und höhenstrukturierten Leiterbahnen und einem darunterliegenden und diese verbindenden metallischen Träger eine Ätzstoppschicht aufweist. Eine derartige Ätzstoppschicht soll das Entfernen des Trägermaterials von den höhenstrukturierten Komponenten, die in dem Kunststoffgehäuse einzubetten sind, erleichtern.
- Die Ätzstoppschicht weist in einer weiteren Ausführungsform der Erfindung Nickel oder eine Nickellegierung auf.
- In einer weiteren Ausführungsform der Erfindung weist der Systemträger zum Aufbau eines erfindungsgemäßen elektronischen Bauteils mehrere Bauteilpositionen auf, in denen jeweils eine Matrix aus höhenstrukturierten Komponenten angeordnet ist. Dieser Matrix aus höhenstrukturierten Komponenten entspricht eine Matrix an Außenkontaktflächen auf der Unterseite des elektronischen Bauteils, die den Chipinseln und Kontaktinseln zugeordnet sind. Entsprechend dem aufzubauenden elektronischen Bauteil weist auch der Systemträger als höhenstrukturierte Komponenten Chipinseln, Kontaktinseln und zusätzlich, entsprechend der Erfindung höhenstrukturierte Leiterbahnen auf, wobei die höhenstrukturierten Leiterbahnen ein Leitungsnetz zwischen den Chipinseln und Kontaktinseln aufweisen.
- Die Erfindung umfaßt in einer weiteren Ausführungsform der Erfindung einen Nutzen, der mehrere, in einer gemeinsamen Kunststoffpressmasse angeordnete elektronische Bauteile aufweist. Jedes Bauteil des Nutzens weist Komponenten eines höhenstrukturierten metallischen Systemträgers auf. Diese Komponenten bilden wiederum eine Matrix aus Kontaktinseln, Chipinseln und weisen zwischen den Kontaktinseln und Chipinseln höhenstrukturierte Leiterbahnen auf. Auf den Chipinseln sind elektronische Schaltungselemente angeordnet, die über höhenstrukturierte Leiterbahnen mit Kontaktinseln in Verbindung stehen, wobei zusätzliche Bondverbindungen die Elektroden dieser Schaltungselemente mit benachbarten Kontaktinseln verbinden können. Dabei sind die Bondverbindungen, die elektronischen Schaltungselemente und ein großer Teil der Oberflächen der Chipinseln, Kontaktinseln und höhenstrukturierten Leiterbahnen in einer gemeinsamen Kunststoffpressmasse auf dem Nutzen eingebettet, so dass der Nutzen eine Verbundplatte bildet, die mehrere darin angeordnete Bauteile aufweist. Ein derartiger Nutzen hat den Vorteil, dass er in großen Mengen hergestellt, gelagert und auch verkauft werden kann und somit ein Zwischenprodukt darstellt, das bereits einen Handelswert besitzt.
- Ein Verfahren zur Herstellung eines Systemträgers mit höhenstrukturierten Komponenten weist folgende Verfahrensschritte auf:
- - Bereitstellen eines metallischen Trägermaterials für einen höhenstrukturierten Systemträger in Form einer Metallplatte oder eines Metallbades,
- - Aufbringen einer Maske auf einer Oberseite des Trägermaterials mit einer Matrix aus freiliegenden Flächen des Trägermaterials für höhenstrukturierte Kontaktinseln, Chipinseln und Leiterbahnen in mehreren Bauteilpositionen,
- - Aufbringen einer Ätzstoppschicht auf die freiliegenden Flächen des Trägermaterials,
- - Aufbringen einer höhenstrukturierten Schicht auf die Ätzstoppschicht in den freiliegenden Flächen des Trägermaterials unter Ausbildung von höhenstrukturierten Komponenten eines Systemträgers,
- - Entfernen der Maske.
- Dieses Verfahren hat den Vorteil, dass nacheinander für mehrere elektronische Bauteile eine Systemträgerstruktur geschaffen wird, die in jeder Bauteilposition eine Matrix von Kontaktinseln und Chipinseln aufweist, wobei höhenstrukturierte Leiterbahnen in Form eines Leiterbahnnetzes zwischen den Kontaktinseln und Chipinseln vorgesehen sind. Die höhenstrukturierten Komponenten werden durch den Systemträger in . Position gehalten und können mit unterschiedlichen aktiven und passiven Schaltungselementen bestückt werden. Für hybride Hochfrequenz-Schaltungsmodule kann eine beliebige Anzahl von passiven und aktiven Schaltungselementen auf den Chipinseln untergebracht werden. Dabei weist jede Chipinsel und jede Kontaktinsel eine Unterseite auf, die über eine Ätzstoppschicht mit dem Systemträger verbunden ist und nach einem späteren Entfernen des Systemträgers einen Außenkontakt auf der Unterseite eines elektronischen Bauteils bilden kann.
- Für die Herstellung eines Nutzens aus einem Verbund aus einem Systemträger und höhenstrukturierten Komponenten wird erfindungsgemäß ein Verfahren eingesetzt, das zusätzlich zu den Verfahrensschritten der Herstellung eines Systemträgers mit höhenstrukturierten Komponenten folgende weitere Verfahrensschritte nach dem Entfernen der Maske aufweist:
- - Aufbringen einer bondbaren Beschichtung auf Kontaktinseln und einer lötbaren Beschichtung oder eines Leitklebers auf Chipinseln,
- - Aufbringen von Schaltungselementen auf die Chipinseln,
- - Herstellen von Bondverbindungen und Leitungsbrücken zwischen Elektroden der Schaltungselemente und Kontaktinseln und/oder zwischen Kontaktinseln,
- - einseitiges Verpacken der Bauteilpositionen in einer gemeinsamen Schicht aus Kunststoffpressmasse unter Einbinden der höhenstrukturierten Komponenten, der Schaltungselemente und der Bondverbindung in der Kunststoffpressmasse zu einem Nutzen.
- Ein derartiger Nutzen hat den Vorteil, dass er als Verbundplatte mit mehreren Bauteilpositionen lagerbar und in einem Parallelverfahren weiterverarbeitbar ist. Ferner stellt er ein leicht transportables Zwischenprodukt dar, das auch kommerziell verwertet werden kann.
- Ein Verfahren zur Herstellung eines elektronischen Bauteils mit einem Kunststoffgehäuse und Komponenten eines höhenstrukturierten metallischen Trägers weist zusätzlich zu den Verfahrensschritten zur Herstellung eines Systemträgers und eines Nutzens folgende Verfahrensschritte auf:
- - Entfernen des Systemträgers des Nutzens mindestens bis zur Lötstoppschicht,
- - Aufbringen einer strukturierten Isolierschicht auf der Unterseite der Pressmasse des Nutzens zur Abdeckung der Unterseiten mindestens der höhenstrukturierten Leiterbahnen,
- - Trennen des Systemträgers mit Kunststoffpressmasse in einzelne elektronische Bauteile.
- Dieses Verfahren hat den Vorteil, dass elektronische Bauteile entstehen, die auf ihrer Unterseite keine freiliegenden Kontaktflächen von höhenstrukturierten Leiterbahnen oder von nicht zu kontaktierenden Chipinseln oder Kontaktflächen aufweisen. Diese metallischen Flächen werden von einer Isolierschicht geschützt, die in einem Durchführungsbeispiel des Verfahrens eine Lötstopplackschicht oder eine Photolithographieschicht sein kann.
- Zur Herstellung höhenstrukturierter Komponenten auf einem Trägermaterial wird in einem weiteren Durchführungsbeispiel des Verfahrens wird die Maske, die zum Abscheiden der Ätzstoppschicht und zum Abscheiden der höhenstrukturierten Komponenten erforderlich ist, mittels Photolithographie hergestellt. Bei dieser Photolithographie wird ein photoempfindlicher Polymerlack durch Gießen, Tauchen, Sprühen oder Laminieren auf ein Trägermaterial aus einer Metallplatte oder Metallfolie aufgebracht. Durch Trocknen und Belichten kann dann über eine optische Maske die getrocknete Photolackschicht belichtet und anschließend entwickelt werden. Beim Entwickeln werden Teile und Flächen der Photolackschicht abgelöst, so dass eine strukturierte Photolackschicht zurückbleibt, welche die Oberfläche des Trägermaterials an den Stellen freilegt, an denen höhenstrukturierte Leiterbahnen, Kontaktinseln und/oder Chipinseln gebildet werden sollen. Nach dem Entwickeln wird die Photolackschicht fixiert und dabei ausgehärtet, wobei eine intensive Vernetzung des Polymers stattfindet.
- Anstelle einer Photolithographie kann eine derartige Maske auch durch Aufbringen mittels Drucktechnik hergestellt werden. Bei der Drucktechnik kann beispielsweise im Siebdruckverfahren überall dort eine Polymerschicht aufgedruckt werden, wo die Oberfläche vor einem Aufwachsen einer Ätzstoppschicht und einer höhenstrukturierten Metallschicht geschützt werden soll. Das gleiche gilt für die Schablonendrucktechnik, bei der eine Schablone dafür sorgt, dass nur auf den Bereichen eine Polymerschicht aufgebracht wird, die vor einem Aufbringen einer Ätzstoppschicht oder einer erhabenen höhenstrukturierten Metallschicht geschützt werden soll.
- Das Aufbringen einer Ätzstoppschicht vorzugsweise aus Nickel oder einer Nickellegierung wird mittels Aufstäubungstechnik oder Sputtertechnik oder auf Aufdampftechnik erfolgen. Diese Ätzstoppschicht kann bei den angegebenen Techniken, wie Aufstäubungstechnik oder Aufdampftechnik nicht selektiv auf den freigelegten Oberflächen des Trägermaterials aufgebracht werden, sondern wird insgesamt zu einem metallischen Spiegel auf der gesamten Fläche des Systemträgers abgeschieden. Eine ähnliche flächige Abscheidung wird durch Aufbringen einer Ätzstoppschicht mittels chemischer Gasphaseabscheidung erreicht. In diesen obenerwähnten Fällen muß anschließend nach der . ganzflächigen Abscheidung der Ätzstoppschicht diese eventuell strukturiert werden, so dass Ätzstoppschichten lediglich in den Bereichen zurückbleiben, die eine höhenstrukturierte Komponente bilden sollen.
- Bei einem weiteren Durchführungsbeispiel des Verfahrens ist es vorgesehen, dass das Aufbringen einer Ätzstoppschicht mittels galvanischer Abscheidung erfolgt. Dieses Verfahren der galvanischen Abscheidung hat den Vorteil, dass lediglich dort eine Ätzstoppschicht abgeschieden wird, wo freigelegte Oberflächen dieses erlauben.
- Nach dem Abscheiden der Ätzstoppschicht beispielsweise aus Nickel oder einer Nickellegierung können nun die höhenstrukturierten Komponenten durch Aufbringen einer höhenstrukturierten Schicht auf die Ätzstoppschicht in den freiliegenden Flächen des Trägermaterials mittels galvanischer Abscheidung hergestellt werden. Die galvanische Abscheidung derartiger höhenstrukturierter Schichten hat den Vorteil, dass sie auf die freiliegenden Oberflächen beschränkt bleibt und somit nur auf der Ätzstoppschicht eine höhenstrukturierte Schicht wächst. Darüber hinaus hat die galvanische Abscheidung zur Erzeugung einer höhenstrukturierten Schicht den Vorteil einer hohen Metallabscheiderate, wobei die Möglichkeit besteht, über die Dicke der Maskenschicht hinaus die höhenstrukturierte Schicht abzuscheiden, wodurch die vorgesehenen Strukturen und Komponenten ein Querschnittsprofil erhalten, das sich in der später aufzubringenden Kunststoffmasse formschlüssig verankern läßt.
- Nach dem Aufbringen der höhenstrukturierten Komponenten mit Hilfe der höhenstrukturierten Schicht wird die Maske durch chemische Lösungsmittel oder durch ein Plasmaveraschungsverfahren entfernt. Das Entfernen mittels chemischer Lösungsmittel ist preiswert, hat jedoch einen hohen Anteil an umweltbelastenden Chemikalien. Der Plasmaveraschungsprozess hingegen ist ein trockenes Verfahren, das keinerlei Lösungsmittel erfordert. Lediglich am Ende des Veraschungsprozesses muß die Asche des Maskenpolymers abgespült werden.
- Das Aufbringen einer bondbaren Beschichtung auf Kontaktinseln wird in einer weiteren Ausführungsform der Erfindung mittels Aufstäubungstechnik oder Sputtertechnik erfolgen. Diese Aufstäubungstechniken können sehr präzise und auf die Kontaktinseln beschränkte, bondbare Beschichtungen aufbringen. Dabei kann die Dicke dieser bondbaren Beschichtungen genau eingestellt werden und die Oberseiten der Kontaktinseln können mit Gold, Silber, Aluminium oder mit deren Legierungen bei einer Dicke Submikrometerbereich beschichtet werden.
- Während das Aufbringen einer Lotschicht auf die Chipinseln mit aufwendigen Erwärmungsprozessen verbunden ist, kann ein Leitkleber, der elektrisch leitendes Füllmaterial in seinem Klebstoff aufweist, mittels Klebstofffolien aufgebracht werden, was den Verfahrensschritt wesentlich erleichtert und verbilligt.
- Nach dem Aufbringen von passiven und aktiven Schaltungselementen auf den Chipinseln können die Bondverbindungen mittels Thermokompressions-, Thermosonic- und Ultraschallbonden zwischen Elektroden der Schaltungselemente und Kontaktinseln oder zwischen Kontaktinseln untereinander aufgebracht werden. Da neben den Bondverbindungen ein Netzwerk aus höhenstrukturierten Leiterbahnen besteht, kann die Anzahl der Bondverbindungen minimiert werden, so dass der Vorgang des Bondens in kürzerer Zeit durchführbar wird und somit die Bondgeschwindigkeit wesentlich verbessert wird.
- Das Verpacken in einer Kunststoffpressmasse kann in einem weiteren Durchführungsbeispiel der Erfindung mittels Spritzgußtechnik erfolgen. Bei dieser Technik wird über den gesamten Systemträger mit höhenstrukturierten Komponenten ein Formwerkzeug angeordnet und zwischen Systemträger und Formwerkzeug eine Kunststoffpressmasse eingeführt. Dabei werden die Chipinseln, die Kontaktinseln, die höhenstrukturierten Leiterbahnen, die Bondverbindungen sowie die passiven und aktiven Schaltungselemente in die Kunststoffpressmasse eingebettet. Die Unterseite der Chipinseln und der Kontaktinseln sowie die Unterseite der höhenstrukturierten Leiterbahnen wird dabei durch die Lötstoppschicht vor Benetzung mit Kunststoff geschützt. Damit kann nach dem Spritzgießen der Kunststoffpressmasse das Trägermaterial des Systemträgers bis zur Ätzstoppschicht abgetragen werden, so dass auf der Unterseite der Kunststoffpressmasse eine Matrix von Außenkontaktflächen sichtbar wird. Dabei werden auch die Unterseiten der höhenstrukturierten Leiterbahnen freigelegt, was aufgrund der Kurzschlußgefahr unerwünscht ist.
- Durch Aufbringen einer strukturierten Isolierschicht kann die Unterseite mindestens der höhenstrukturierten Leiterbahnen unter Aufbringen eines Lötstopplackes oder eines Photolackes geschützt werden. Somit sind unerwünschte Kontaktgaben der höhenstrukturierten Leiterbahnen nicht möglich.
- Zusammenfassend ist festzustellen, dass "Plastic Leadless Packages" (Kunststoffverpackungen ohne Flachleiter), wie beispielsweise P-TSLP-Gehäuse (plastic thin small leadless packages) auf einem höhenstrukturierten metallischen Systemträger aufgebaut werden können. Auf die erhabenen höhenstrukturierten Inseln in Form von Chipinseln und Kontaktinseln des Systemträgers können nackte elektronische Halbleiterchips montiert werden und über Bonddrähte auf andere erhabene Kontaktinseln des Trägers kontaktiert werden. Nach diesem Kontaktierungsvorgang können die so beschriebenen Aufbauten mit einem "Polymer-Coating" überzogen werden. Es schließt sich danach ein Abtragsvorgang an, bei dem der metallische Systemträger beseitigt wird. Übrig bleibt ein Verbund aus Bauelementen mit Bonddraht, Polymer-Coating und den erhabenen Inseln des beseitigten Trägermaterials des Systemträgers. Die Unterseiten der Inseln werden mit einer Montageoberfläche zu Außenkontaktflächen beschichtet und dienen als Verbindungsflächen zu einem übergeordneten System, beispielsweise einer Leiterplatte. Die Inseln in Form von Kontaktinseln und Chipinseln sind somit bezüglich ihrer Abmessungen und ihrer Abstände so zu dimensionieren, dass sie durch entsprechende Montageverfahren auf den übergeordneten Systemen montierbar sind und mit dem übergeordneten System elektrisch verbunden werden können.
- Verfügt das elektronische Bauteil über eine hohe Außenkontaktzahl oder sind mehrere elektronische Bauteile zu kontaktieren, lassen sich die erhabenen Inseln unter Umständen nicht mehr in einer Kontaktreihe um einen Halbleiterchipmontageplatz gruppieren. In diesem Fall werden mehrreihige Anordnungen für die Außenkontakte und damit für die Matrix der Chipinseln und Kontaktinseln auf der Unterseite des elektronischen Bauteils erforderlich. Gleichzeitig führt dieses zu unterschiedlichen Bonddrahtlängen, wobei diese Bonddrähte teilweise übereinander angeordnet werden müßten, wenn nicht durch die erfindungsgemäße Einführung von höhenstrukturierten Leiterbahnen ein großer Teil der Bonddrähte entbehrlich wird. Allerdings sind die Unterseiten der höhenstrukturierten Leiterbahnen auf der Unterseite der Montagefläche des elektronischen Bauteils beziehungsweise auch auf der Unterseite des Kunststoffgehäuses sichtbar und kontaktierbar, was zu Kurzschlüssen auf dem übergeordneten System, wie einer Leiterplatte, führen kann. Dies wird durch die erfindungsgemäße strukturierte Isolationsschicht auf der Unterseite des Kunststoffgehäuses vermieden.
- Freiliegende Oberflächen von Verbindungsleitungen zwischen den Kontaktinseln und Chipinseln können durch ein photostrukturierbares Polymer, vorzugsweise durch einen Lötstopplack abgedeckt werden. Damit wird die elektrische Kontaktierbarkeit unterbunden. Derartige Polymere werden im Parallelverfahren auf die Unterseite des Kunststoffgehäuses mittels Sprühen, Gießen, Tauchen oder Laminieren aufgetragen, getrocknet und anschließend belichtet. Danach erfolgt ein Entwicklungs- und ein Auswaschschritt. Im Ergebnis liegen dann isolierte strukturierte Flächen des Polymers vor. Mit Hilfe einer solchen Beschichtung wird die extern elektrisch kontaktierbare Fläche auf ein notwendiges Maß vermindert und es werden somit unerwünschte Kontaktierungsmöglichkeiten durch ein Montageverfahren vermieden. Außerdem lassen sich auch bei höherpoligen elektronischen Bauteilen Kontaktringe erzeugen und auf die im Randbereich liegenden externen Montageinseln auffächern.
- Mit dieser Erfindung wird in vorteilhafter Weise eine interne Verdrahtung bei substratlosen flachleiterfreien Verpackungen (leadless packages) eine Erhöhung der Bondgeschwindigkeit bei . hochpoligen elektronischen Bauteilen ermöglicht. Ferner können äußerst kostengünstig Leistungsverstärkungsmodule für zellulare Endgeräte hergestellt werden. In diesem Fall können Gehäuse, die ein Keramiksubstrat aufweisen, durch ein erfindungsgemäßes Gehäuse aus einer Kunststoffpressmasse ersetzt werden.
- Die Erfindung wird nun anhand von Ausführungsformen mit Bezug auf die beigefügten Figuren näher erläutert.
- Fig. 1 zeigt einen schematischen Querschnitt durch einen Teilbereich eines elektronischen Bauteils einer Ausführungsform der Erfindung,
- Fig. 2 zeigt eine schematische, teilweise aufgebrochene Draufsicht auf einen Teilbereich eines elektronischen Bauteils der Ausführungsform der Erfindung, die in Fig. 1 gezeigt wird,
- Fig. 3 zeigt eine schematische Ansicht von unten auf einen Teilbereich eines elektronischen Bauteils der Ausführungsform der Erfindung, die in Fig. 1 gezeigt wird,
- Fig. 4 zeigt eine schematische Draufsicht auf eine Bauteilposition eines Systemträgers mit einem Muster aus höhenstrukturierten Komponenten, die mit Schaltungselementen und Leitungsbrücken aus Bondverbindungen und höhenstrukturierten Leiterbahnen belegt sind,
- Fig. 5 bis 14 zeigen schematisch im Querschnitt eine schrittweise Herstellung eines Systemträgers, eines Nutzens und eines elektronischen Bauteils mit höhenstrukturierten Komponenten.
- Fig. 1 zeigt einen schematischen Querschnitt durch einen Teilbereich eines elektronischen Bauteils 1 einer Ausführungsform der Erfindung. In Fig. 1 kennzeichnet das Bezugszeichen 2 ein Kunststoffgehäuse. Das Bezugszeichen 3 kennzeichnet höhenstrukturierte Komponenten eines Systemträgers. Mit dem Bezugszeichen 5 wird die Unterseite des Kunststoffgehäuses 2 gekennzeichnet, auf der sich eine Matrix 6 aus Kontaktinseln 7 und Chipinseln 8 befindet.
- Das Bezugszeichen 9 kennzeichnet eine erste Leitungsstruktur, die höhenstrukturierte Leiterbahnen 11 aufweist. Das Bezugszeichen 10 kennzeichnet eine zweite Leitungsstruktur, die Bondverbindungen 12 aufweist. Das Bezugszeichen 13 kennzeichnet Außenflächen der höhenstrukturierten Leiterbahnen 11. Das Bezugszeichen 14 kennzeichnet Außenflächen der Kontaktinseln 7 und/oder Chipinseln 8, die gleichzeitig als Außenkontaktflächen für das elektronische Bauteil 1 dienen. Das Bezugszeichen 15 kennzeichnet eine Isolationsschicht, die die Unterseite und damit die Außenflächen 13 der höhenstrukturierten Leiterbahnen abdeckt.
- Das Bezugszeichen 16 kennzeichnet eine Leiterbrücke, die durch die beiden Leitungsstrukturen 9 und 10 gebildet wird, wobei die Bondverbindung 12 die Brücke darstellt und die darunterliegende höhenstrukturierte Leiterbahn 11 unter der Leitungsbrücke 16 durchgeführt wird. Das Bezugszeichen 18 kennzeichnet ein Hochfrequenz-Schaltungselement, das in der . Ausführungsform nach Fig. 1 eine PIN-Diode 19 ist mit einer Kathode K, die elektrisch mit der Chipinsel 8 verbunden ist und über die Leiterbahn 11 mit einem hinter der Zeichnungsebene mit gestrichelten Linien angeordneten Hochfrequenz- Widerstand 20 elektrisch verbunden ist. Die Anode A der PIN- Diode 19 ist über die Bondverbindung 12 mit einer Kontaktinsel 7 verbunden, so dass über die auf der Unterseite des elektronischen Bauteils 1 freiliegende Außenfläche 14 elektrisch auf die Anode der PIN-Diode zugegriffen werden kann.
- Das Bezugszeichen 21 kennzeichnet einen Bonddraht, der die Bondverbindung 12 zwischen der Anode A der PIN-Diode 19 und der Kontaktinsel 7 herstellt. Das Bezugszeichen 22 kennzeichnet die Oberseite der Chipinsel 8, die mit einer lötbaren Beschichtung 23 versehen ist. Diese lötbare Beschichtung 23 kann beispielsweise aus einem Silberlot bestehen oder die Beschichtung 23 kann auch einen Leitkleber aufweisen, der mit einem Füllmaterial aus elektrisch leitenden Partikeln gefüllt ist.
- Das Bezugszeichen 24 kennzeichnet die Oberseite der Kontaktinsel 7, auf der eine bondbare Beschichtung 25 angeordnet ist. Diese bondbare Beschichtung 25 weist in dieser Ausführungsform der Fig. 1 Aluminium auf, während der Bonddraht 21 Gold aufweist mit einem Durchmesser zwischen 15 und 30 Mikrometern. Das Bezugszeichen 29 kennzeichnet eine Kunststoffpressmasse des Kunststoffgehäuses 2. Diese Kunststoffpressmasse 29 umgibt die höhenstrukturierten Komponenten 3, den Widerstand 20, die PIN-Diode 19 und die Bondverbindung 12.
- Somit weist das elektronische Bauteil 1 keinen Systemträger auf, sondern vielmehr nur noch die höhenstrukturierten Komponenten 3 des Systemträgers.
- Ein derartiges elektronisches Bauteil stellt ein Hybridbauteil dar, das sowohl aktive Elemente, wie die PIN-Diode 19 aufweist, als auch passive Schaltungselemente, wie den Hochfrequenz-Widerstand 20. Insbesondere wird dieses elektronische Bauteil durch zwei Leitungsstrukturen 9 und 10 gekennzeichnet, wobei eine erste Leitungsstruktur 9 aus höhenstrukturierten Leiterbahnen 11 auf der Unterseite 5 des elektronischen Bauteils 1 besteht und eine zweite Leitungsstruktur 10 aus in der Kunststoffpressmasse 29 eingebetteten Bondverbindung 12. Aufgrund dieser auch räumlich getrennten zwei Leitungsstrukturen 9 und 10 sind Leitungsbrücken 16 möglich und es kann ein Hybridbauteil verwirklicht werden, das keine mehrlagigen Keramiksubstrate aufweist, sondern im wesentlichen aus einer Kunststoffpressmasse 29 besteht, die mit Kontakt- und Chipinseln 7 und 8 sowie höhenstrukturierten Leiterbahnen 11, Bonddrähten 12, passiven und aktiven Schaltungselementen 18, 19, 20 in räumlich kompakter Weise aufgefüllt ist.
- Fig. 2 zeigt eine schematische, teilweise aufgebrochene Draufsicht auf einen Teilbereich eines elektronischen Bauteils 1 der Ausführungsform der Erfindung, die in Fig. 1 gezeigt wird. Komponenten mit gleichen Funktionen wie in Fig. 1 werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
- Die Kunststoffpressmasse 29 des Kunststoffgehäuses 2 ist in Fig. 2 aufgebrochen, um schematisch die Anordnung der Schaltungselemente 18, 19 und 20, der Chipinseln 8 und der Kontaktfläche 7 darzustellen. Der Halbleiterchip einer PIN-Diode 19 ist auf der Chipinsel 8 mit seiner Kathode K angeordnet und elektrisch verbunden. Die Chipinsel 8 mit dem Kathodenpotential ist über die höhenstrukturierte Leiterbahn 11 mit einer Chipinsel 8 verbunden, auf der eine Elektrode E1 eines Hochfrequenz-Widerstandes 20 angeordnet ist und elektrisch mit der Chipinsel 8 verbunden ist. Die zweite Elektrode E2 des Hochfrequenz-Widerstandes 20 ist auf einer benachbarten Chipinsel 8 angeordnet, wobei die Chipinseln 8 und die Kontaktinseln 7 eine Matrix bilden, und über die Außenfläche des Bauteils 1 verteilt sind. In der Darstellung der Fig. 2 ist eine Leitungsbrücke 16 gezeigt, die aus der Bondverbindung 12 und der höhenstrukturierten Leiterbahn 11 gebildet wird.
- Fig. 3 zeigt eine schematische Ansicht von unten auf einen Teilbereich eines elektronischen Bauteils 1 der Ausführungsform der Erfindung, die in Fig. 1 gezeigt wird. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erläutert.
- Auf der Unterseite 5 des elektronischen Bauteils 1 sind Außenflächen 14 der Chipinseln 8 und der Kontaktinseln 7 in einer Matrix 6 angeordnet. Die Außenflächen 14 sind mit einem Lot beschichtet, damit sie auf einem übergeordneten System, wie einer Leiterplatte, elektrisch angeordnet und mit dem System verbunden werden können. Die Außenfläche 13 der höhenstrukturierten Leiterbahn 11, welche die Kathode K der PIN- Diode 19 mit einer Elektrode E1 des gestrichelt gezeichneten Hochfrequenz-Widerstandes 20 verbindet, ist mit einer Isolationsschicht 15 abgedeckt. Diese Isolationsschicht 15 deckt gleichzeitig die Außenfläche der Kontaktinsel 8 ab, die mit einer der Elektroden des Hochfrequenz-Widerstandes 20verbunden ist. Diese Isolationsschicht besteht in dieser Ausführungsform aus einem Lötstopplack, der mittels Photolithographieverfahren strukturiert wurde.
- Fig. 4 zeigt eine schematische Draufsicht auf eine Bauteilposition 28 eines Systemträgers 4 mit einem Muster 6 aus höhenstrukturierten Komponenten 3, die mit Schaltungselementen 18, 19, 20 und Leitungsbrücken 16 aus Bondverbindungen 12 und höhenstrukturierten Leiterbahnen 11 belegt sind. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
- Diese schematische Draufsicht zeigt einen von oben offenen Nutzen 35, der noch nicht zu einer Verbundplatte aus einer Kunststoffpressmasse und einem Systemträger 4 fertiggestellt ist. Vielmehr zeigt die Fig. 4 eine Bauteilposition 29 eines Systemträgers 4 mit höhenstrukturierten Komponenten 3, wobei die Chipinseln 7 und die Kontaktinseln 8 zu einer Matrix 6 aus acht mal acht höhenstrukturierten Komponenten 3 auf dem Systemträger 4 angeordnet sind. Diese vierundsechzig Inseln 7 und 8 werden teilweise als Kontaktinseln 7 und teilweise als Chipinseln 8 in dieser schematischen Schaltung und Anordnung eingesetzt.
- Zwischen einigen der Chipinseln 7 sind Hochfrequenz- Widerstände 20 angeordnet, die mit ihren Elektroden E1 und E2 jeweils auf einer Chipinsel 7 elektrisch verbunden sind. Die Chipinseln 7 der Elektroden E1 und E2 sind über höhenstrukturierte Leiterbahnen 11 mit benachbarten Kontaktinseln 8 verbunden. Diese höhenstrukturierten Leiterbahnen 11 bilden ein Leitungsnetz 17 in einer ersten Leitungsstruktur 9 auf der Unterseite 5 des späteren elektronischen Bauteils 1. Ein derartig hybrid aufgebautes elektronisches Bauteil 1 umfaßt in dieser Ausführungsform der Erfindung nicht nur passive Hochfrequenz-Widerstände 20, sondern auch Hochfrequenz-PIN-Dioden 19, die mit ihren Kathoden K auf entsprechenden Chipinseln 7 angeordnet und elektrisch verbunden sind und mit ihren Anoden A über Bondverbindungen mit benachbarten Kontaktinseln 8 verbunden sind.
- Die Bondverbindungen 12 bilden eine zweite Leitungsstruktur 10, die später vollständig in die Kunststoffpressmasse eingebettet wird. An mehreren Stellen dieses Hybridbauteils sind Leiterbahnbrücken 16 vorgesehen, wobei Bonddrähte 21 höhenstrukturierte Leiterbahnen 11 überbrücken. Um einen guten Zugriff zu den Außenanschlüssen dieser elektronischen Schaltung zu gewährleisten, sind die Eingangs- und Ausgangsanschlüsse auf dem äußeren Ring von Kontaktinseln 8 angeordnet.
- Während die PIN-Dioden 19 lediglich eine Bondverbindung für die Anode A zu einer benachbarten Kontaktinsel 7 benötigen, liegen die Hochfrequenz-Transistoren 34 mit ihrem Kollektoranschluß C auf entsprechenden Chipinseln 7 und weisen auf ihrer Oberseite zwei Bondverbindungen 12 auf, die jeweils zu dem Emitter E und zu der Basis B des Hochfrequenz-Transistors 34 geführt werden. Somit sind die Hochfrequenz-Transistoren mit mindestens zwei benachbarten Kontaktinseln 8 über entsprechende Bondverbindungen 12 verbunden. Fig. 4 zeigt, dass eine große Gestaltungsfreiheit für hybride Hochfrequenz- Bauteile mit den Prinzipien der Erfindung verwirklicht werden kann.
- Die Fig. 5 bis 14 zeigen schematisch im Querschnitt eine schrittweise Herstellung eines Systemträgers 4, eines Nutzens 35 und eines elektronischen Bauteils 1 mit höhenstrukturierten Komponenten 3. Komponenten in den Fig. 5 bis 14 mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
- Fig. 5 zeigt einen Querschnitt durch eine Metallplatte 36 oder eine Metallfolie, die als Trägermaterial 26 in einer Dicke D zum Aufbau eines Systemträgers mit höhenstrukturierten Komponenten sowie eines Nutzens und schließlich eines elektronischen Bauteils zur Verfügung gestellt wird. Die Metallplatte 36 weist eine Oberseite 31 auf, die vollständig planar ist. Die Metallplatte 36 selbst weist Kupfer oder eine Kupferlegierung in dieser Ausführungsform der Erfindung auf.
- Fig. 6 zeigt im Querschnitt das Trägermaterial 26, wie es in Fig. 5 dargestellt ist, das auf seiner Oberseite 31 eine strukturierte Maske 30 aufweist. Diese strukturierte Maske 30 wurde in dieser Ausführungsform mit Hilfe eines Photolackschrittes aufgebracht, wobei der Photolack in dieser Ausführungsform der Erfindung im Bereich von 1 bis 10 Mikrometer dick ist. Diese Photolackschicht 30 weist freiliegende Flächen 32 innerhalb der Maske 30 auf, die einerseits zur Herstellung von Kontakt- und Chipinseln dienen und zum anderen zur Herstellung höhenstrukturierter Leiterbahnen vorgesehen sind.
- Fig. 7 zeigt im Querschnitt das Trägermaterial 26, wie in den vorhergehenden Figuren und in den freiliegenden Flächen 32 auf der Oberseite 31 des Trägermaterials 26 eine erste galvanisch abgeschiedene Beschichtung in Form einer Ätzstoppschicht 27. Diese Ätzstoppschicht 27 weist eine Nickellegierung auf, die in einem entsprechenden galvanischen Bad unter Anlegen eines negativen Potentials an das Trägermaterial 26 abgeschieden wurde.
- Fig. 8 zeigt einen Querschnitt durch das Trägermaterial 26 . mit aufgefüllten Bereichen der freiliegenden Flächen 32 der Fig. 6. Auf der Ätzstoppschicht 27 wurde zwischenzeitlich eine höhenstrukturierte Schicht 33 abgeschieden. Diese Schicht 33 weist eine Kupferlegierung auf und wurde in einem Elektrolytbad, das im wesentlichen Kupfervitriol enthält, hergestellt. Dabei wurde der galvanische Abscheideprozeß solange fortgesetzt, bis die höhenstrukturierte Schicht 30 mit ihrer Materialstärke d die Dicke der Ätzmaske 30 übersteigt.
- Fig. 9 zeigt einen Querschnitt durch einen fertiggestellten Systemträger 4 mit höhenstrukturierten Komponenten 3 nachdem die Maske 30, die in den vorhergehenden Fig. 6 bis 8 gezeigt wurde, entfernt ist. Von diesem Systemträger 4 mit höhenstrukturierten Komponenten 3 werden in das elektronische Bauteil lediglich die höhenstrukturierten Komponenten eingebaut. Die höhenstrukturierten Komponenten bestehen in Fig. 9 aus einer Matrix von Kontaktinseln 7 und Chipinseln 8. Die teilweise über ein Leitungsnetz aus höhenstrukturierten Leiterbahnen 11 verbunden sind.
- Fig. 10 zeigt einen Querschnitt durch einen Systemträger 4 mit höhenstrukturierten Komponenten 3, wobei auf der Oberseite 24 der Kontaktinsel 7 eine bondbare Beschichtung 25 aufgebracht ist und auf der Chipinsel 8 eine lötbare Beschichtung 23 vorhanden ist, auf die elektrisch eine PIN-Diode 19 mit ihrer Kathode K aufgebracht und elektrisch verbunden ist. Diese Lotschicht 23 ist in dieser Ausführungsform ein Silberlot und kann jedoch auch ein leitfähiger Klebstoff sein, der elektrisch die Kathode K der PIN-Diode 19 mit der Chipinsel 8verbindet. Von der Chipinsel 8 führt in gleicher Materialstärke d eine höhenstrukturierte Leiterbahn 11 zu einer benachbarten Kontaktinsel 7.
- Fig. 11 zeigt einen Querschnitt durch einen Systemträger mit aufgebrachten Schaltungselementen 18 und einer Bondverbindung 12. Die Bondverbindung 12 verbindet die Anode A der PIN-Diode 19 über einen Bonddraht 21 mit der Kontaktinsel 7 unter Überbrückung der höhenstrukturierten Leiterbahn 11. Somit sind mit dieser Ausführungsform der Erfindung zwei Leitungsebenen realisiert, nämlich eine erste Leitungsstruktur, die aus einem Leitungsnetz von höhenstrukturierten Leiterbahnen 11 besteht und einer weiteren Leitungsstruktur, die aus Bondverbindungen 12 aufgebaut ist.
- Fig. 12 zeigt einen Querschnitt durch einen Nutzen 35, der im wesentlichen aus einem Systemträger 4 mit höhenstrukturierten Komponenten 3 und aktiven und passiven Schaltungselementen 18 in einem Kunststoffgehäuse 2 besteht. Dieses Kunststoffgehäuse 2 ist eine Platte aus einer Kunststoffpressmasse 29, die sich über mehrere Bauteilpositionen eines Nutzen 35 erstreckt. Somit stellt der Nutzen 35 einen Verbund aus Systemträger 4 und Kunststoffpressmasse 29 dar, wobei die Kunststoffpressmasse höhenstrukturierte Komponenten 3 und höhenstrukturierte Leiterbahnen 11 Bondverbindungen 12 und die Schaltungselemente 18 einschließt. Eine derartige Verbundplatte ist äußerst stabil und folglich lagerfähig und kann als Zwischenprodukt gehandelt werden.
- 3 Fig. 13 zeigt einen Nutzen 35 im Querschnitt mit den gleichen Komponenten wie Fig. 12, jedoch ist das Trägermaterial 26, das noch in Fig. 12 zu sehen war, nun weggeätzt. Ein derartiger Ätzschritt kann in einer Lauge erfolgen, in der das Kupfer des Trägermaterials 26 aufgelöst wird. Dieser Ätzschritt wird durch die im wesentlichen aus einer Nickellegierung bestehenden Ätzstoppschicht gebremst, so dass ein Nutzen 35 ohne Trägermaterial 26 zur Verfügung steht. Die Ätzstoppschicht 27 kann in einem getrennten Prozeß entfernt werden. Schließlich kann eine Verbindungsschicht auf die Unterseite der Kontaktinseln 7 und Chipinseln 8 aufgebracht werden. Um . Kurzschlüsse in der übergeordneten Schaltung auf einer Leiterplatte oder einer Keramikplatte zu vermeiden, wird mindestens die Unterseite der höhenstrukturierten Leiterbahnen 11 mit einer Isolationsschicht 15 versehen.
- Fig. 14 zeigt einen Querschnitt durch ein elektronisches Bauteil 1 in Hybridtechnik mit passiven und aktiven Schaltungselementen 18, die in zwei Leitungsstrukturen 9 und 10 miteinander verbunden sind, wobei die eine Leitungsstruktur 9 aus höhenstrukturierten Leiterbahnen 11, die ein Leitungsnetz bilden, dargestellt wird und wobei die zweite Leitungsstruktur 10 aus Bondverbindungen 12 innerhalb eines Kunststoffgehäuses 2 besteht. Um Kurzschlüsse für das übergeordnete System zu vermeiden, ist die Unterseite der ersten Leitungsstruktur 9 aus höhenstrukturierten Leiterbahnen 11 durch eine Isolationsschicht 15, die in dieser Ausführungsform aus einem Lötstopplack besteht, geschützt. Bezugszeichenliste 1 elektronisches Bauteil
2 Kunststoffgehäuse
3 Komponenten des Systemträgers
4 höhenstrukturierter metallischer Systemträger
5 Unterseite des Kunststoffgehäuses
6 Matrix von Kontaktinseln und Chipinsel
7 Kontaktinsel
8 Chipinsel
9 erste Leitungsstruktur
10 zweite Leitungsstruktur
11 höhenstrukturierte Leiterbahnen
12 Bondverbindungen
13 Außenflächen der höhenstrukturierten Leiterbahnen
14 Außenflächen der Kontaktinseln und/oder der Chipinseln
15 Isolationsschicht
16 Leitungsbrücken
17 Leitungsnetz
18 Hochfrequenz-Schaltungselemente
19 PIN-Diode
20 Hochfrequenz-Widerstand
21 Bonddrähte
22 Oberseiten der Chipinseln
23 lötbare Beschichtung
24 Oberseiten der Kontaktinseln
25 bondbare Beschichtung
26 metallischen Trägermaterial
27 Ätzstoppschicht
28 Bauteilpositionen
29 Kunststoffpressmasse
30 Maske auf Systemträger
31 Oberseite des Trägermaterials
32 freiliegenden Flächen
33 höhenstrukturierten Schicht
34 Hochfrequenztransistor
35 Nutzen
36 Metallplatte
d Materialstärke der höhenstrukturierten Komponenten
D Materialstärke des Trägermaterials,
A Anode
K Kathode
E Emitter
C Kollektor
B Basis
E1 Elektrode
E2 Elektrode
Claims (37)
1. Elektronisches Bauteil mit einem Kunststoffgehäuse (2),
wobei das Kunststoffgehäuse (2) Komponenten (3) eines
höhenstrukturierten metallischen Systemträgers (4)
aufweist und diese Komponenten (3) auf der Unterseite (5)
des Kunststoffgehäuses (2) in einer Matrix (6)
angeordnete Kontaktinseln (7) und Chipinseln (8) aufweisen, und
wobei das elektronische Bauteil (1) zwei
Leitungsstrukturen (9, 10) aufweist von denen eine erste
Leitungsstruktur (9) höhenstrukturierte Leiterbahnen (11) auf
der Unterseite (5) des Kunststoffgehäuses (2) als
weitere Komponenten (3) des höhenstrukturierten Systemträgers
(4) aufweist und eine zweite Leitungsstruktur (10)
Bondverbindungen (12) innerhalb des Kunststoffgehäuses (2)
aufweist.
2. Elektronisches Bauteil nach Anspruch 1,
dadurch gekennzeichnet, dass
das elektronische Bauteil (1) eine an der Unterseite (5)
des Kunststoffgehäuses (2) auf Außenflächen (13) der
höhenstrukturierten Leiterbahnen (11) und teilweise auf
Außenflächen (14) der Kontaktinseln (7) und/oder der
Chipinseln (8) angeordnete strukturierte
Isolationsschicht (15) aufweist.
3. Elektronisches Bauteil nach Anspruch 1 oder Anspruch 2,
dadurch gekennzeichnet, dass
das elektronische Bauteil (1) über den
höhenstrukturierten Leiterbahnen (11) auf der Unterseite (5) des
Kunststoffgehäuses (2) Leitungsbrücken (16) in Form von
Bondverbindungen (12) innerhalb des Kunststoffgehäuses (2)
aufweist.
4. Elektronisches Bauteil nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, dass
die höhenstrukturierten Leiterbahnen (11) ein
Leitungsnetz (17) zwischen den Chipinseln (8) und den
Kontaktinseln (7) aufweisen.
5. Elektronisches Bauteil nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, dass
auf den Chipinseln (8) passive und aktive elektronische
Hochfrequenz-Schaltungselemente (18) angeordnet sind,
und die höhenstrukturierte Leiterbahnen (11) diese
Hochfrequenz-Schaltungselemente (18) miteinander über die
Kontaktinseln (7) auf der Unterseite (5) des
Kunststoffgehäuses (2) elektrisch verbinden.
6. Elektronisches Bauteil nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, dass
das elektronische Bauteil (1) als Hochfrequenz-
Schaltungselemente (18) eine PIN-Diode (19), einen
Hochfrequenz-Widerstand (20), einen Hochfrequenz-Transistor,
einen Hochfrequenz-Kondensator und/oder eine
Hochfrequenz-Spule aufweisen.
7. Elektronisches Bauteil nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, dass
eine PIN-Dioden-Kathode einer Hochfrequenz-PIN-Diode
(19) mit einer der Chipinseln (8) elektrisch leitend
verbunden ist und über eine höhenstrukturierte Leitung
(11) mit einer benachbarten Kontaktinsel (7) und eine
PIN-Dioden-Anode über eine Bondverbindung (12) mit einer
weiteren benachbarten Kontaktinsel (7) verbunden ist.
8. Hochfrequenzbauteil nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, dass
ein Hochfrequenz-Transistorkollektor elektrisch leitend
mit einer Chipinsel (8) verbunden ist, während der
Emitter und die Basis des Hochfrequenz-Transistors jeweils
über Bonddrähte (21) mit benachbarten Kontaktinseln (7)
verbunden sind und wobei die Chipinsel (8) und die
benachbarten Kontaktinseln (7) über höhenstrukturierte
Leiterbahnen (11) mit weiteren Kontaktinseln (7)
und/oder Chipinseln (8) anderer
Hochfrequenz-Schaltungselemente (18) des elektronischen Bauteils (1) verbunden
sind.
9. Elektronisches Bauteil nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, dass
die Chipinseln (8), die Kontaktinseln (7) und die
höhenstrukturierten Leiterbahnen (11) eine gleiche
Materialstärke (d) aufweisen.
10. Elektronische Bauteil nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, dass
die Chipinseln (8), die Kontaktinseln (7) und die
höhenstrukturierten Leiterbahnen (11) Kupfer oder eine
Kupferlegierung aufweisen.
11. Elektronisches Bauteil nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, dass
die Oberseiten (22) der Chipinseln (8) eine lötbare Be- .
schichtung (23) aufweisen.
12. Elektronisches Bauteil nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, dass
die Oberseiten (22) der Chipinseln (8) eine
Silberlotbeschichtung aufweisen.
13. Elektronisches Bauteil nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, dass
die Oberseiten (24) der Kontaktinseln (7) eine bondbare
Beschichtung (25) aufweisen.
14. Elektronisches Bauteil nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, dass
die Oberseiten (24) der Kontaktinseln (7) Gold, Silber,
Aluminium und/oder Legierungen derselben als bondbare
Beschichtung (25) aufweisen.
15. Systemträger zum Aufbau eines elektronischen Bauteils
nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, dass
der Systemträger (4) zwischen den höhenstrukturierten
Komponenten (3) und einem metallischen Trägermaterial
(26) eine Ätzstoppschicht (27) aufweist.
16. Systemträger nach Anspruch 15,
dadurch gekennzeichnet, dass
die Ätzstoppschicht (27) Nickel oder eine
Nickellegierung aufweist.
17. Systemträger nach Anspruch 15 oder Anspruch 16,
dadurch gekennzeichnet, dass .
der Systemträger (4) mehrerer Bauteilpositionen (28)
aufweist in denen jeweils eine Matrix (6) aus
höhenstrukturierten Komponenten (3) angeordnet ist.
18. Systemträger nach einem der Ansprüche 15 bis 17,
dadurch gekennzeichnet, dass
der Systemträger (4) als höhenstrukturierte Komponenten
(3) Chipinseln (8), Kontaktinseln (7) und
höhenstrukturierte Leiterbahnen (11) aufweist, wobei die
höhenstrukturierten Leiterbahnen (11) ein Leitungsnetz (17)
zwischen Chipinseln (8) und Kontaktinseln (7) aufweisen.
19. Nutzen, der mehrere in einer gemeinsamen
Kunststoffpressmasse (29) angeordnete elektronische Bauteile (1)
aufweist, wobei jedes Bauteil (1) zu Komponenten (3)
eines höhenstrukturierten metallischen Systemträgers (4)
aufweist und diese Komponenten (3) eine Matrix (6) aus
Kontaktinseln (7) und Chipinseln (8) aufweisen, wobei
die Chipinseln (8) elektronische Schaltungselemente (18)
tragen und die Kontaktinseln (7) mit den Chipinseln (8)
und/oder die untereinander teilweise über
höhenstrukturierte Leiterbahnen (11) des Systemträgers (4) auf der
Unterseite (5) der Kunststoffpressmasse (29) und
teilweise über Bondverbindungen (12) innerhalb der
Kunststoffpressmasse (29) verbunden sind, und wobei die
Kunststoffpressmasse (19) und der höhenstrukturierte
Systemträger (4) eine kompakte Verbundplatte mit darin
angeordneten elektronischen Bauteilen bilden.
20. Verfahren zur Herstellung eines Systemträgers mit
höhenstrukturierten Komponenten, das folgende
Verfahrensschritte aufweist:
- Bereitstellen eines metallischen Trägermaterials
(26) für einen höhenstrukturierten Systemträger (4)
in Form einer Metallplatte oder eines Metallbades,
- Aufbringen einer Maske (30) auf einer Oberseite
(31) des Trägermaterials (26) mit einer Matrix (6)
aus freiliegenden Flächen (32) des Trägermaterials
(31) für höhenstrukturierte Kontaktinseln (7),
Chipinseln (8) und Leiterbahnen (11) in mehreren
Bauteilpositionen,
- Aufbringen einer Ätzstoppschicht (27) auf die
freiliegenden Flächen (32) des Trägermaterials (26),
- Aufbringen einer höhenstrukturierten Schicht (33)
auf die Ätzstoppschicht (27) in den freiliegenden
Flächen (32) des Trägermaterials (26) unter
Ausbildung von höhenstrukturierten Komponenten (3) eines
Systemträgers (4),
- Entfernen der Maske (30).
21. Verfahren zur Herstellung eines Nutzens aus einem
Verbund aus Systemträger mit höhenstrukturierten
Komponenten und einer Kunststoffpressmasse, das folgende
Verfahrensschritte aufweist:
- Bereitstellen eines metallischen Trägermaterials
(26) für einen höhenstrukturierten Systemträger (4)
in Form einer Metallplatte oder eines Metallbades,
- Aufbringen einer Maske (30) auf einer Oberseite
(31) des Trägermaterials (26) mit einer Matrix (6)
aus freiliegenden Flächen (32) des Trägermaterials
(31) für höhenstrukturierte Kontaktinseln (7),
Chipinseln (8) und Leiterbahnen (11) in mehreren
Bauteilpositionen,
- Aufbringen einer Ätzstoppschicht (27) auf die
freiliegenden Flächen (32) des Trägermaterials (26)
- Aufbringen einer höhenstrukturierten Schicht (33)
auf die Ätzstoppschicht (27) in den freiliegenden
Flächen (32) des Trägermaterials (26) unter
Ausbildung von höhenstrukturierten Komponenten (3) eines
Systemträgers (4),
- Entfernen der Maske (30)
- Aufbringen einer bondbaren Beschichtung (25) auf
Kontaktinseln (7) und einer lötbaren Beschichtung
(23) oder eines Leitklebers auf die Chipinseln (8),
- Aufbringen von Schaltungselementen (18) auf die
Chipinseln (18),
- Herstellen von Bondverbindungen (12) und
Leitungsbrücken (16) zwischen Elektroden der
Schaltungselemente (18) und Kontaktinseln (7) und/oder zwischen
Kontaktinseln (7),
- einseitiges Verpacken der Bauteilpositionen in
einer gemeinsamen Schicht aus Kunststoffpressmasse
(29) unter Einbetten der höhenstrukturierten
Komponenten (3), der Schaltungselemente (18) und der
Bondverbindungen (12) in der Kunststoffpressmasse
(29).
22. Verfahren zur Herstellung eines elektronischen Bauteils
mit einem Kunststoffgehäuse (2) und Komponenten (3)
eines höhenstrukturierten metallischen Systemträgers (4),
wobei das Verfahren folgende Verfahrensschritte
aufweist:
- Bereitstellen eines metallischen Trägermaterials
(26) für einen höhenstrukturierten Systemträger (4)
in Form einer Metallplatte oder eines Metallbades,
- Aufbringen einer Maske (30) auf einer Oberseite
(31) des Trägermaterials (26) mit einer Matrix (6)
aus freiliegenden Flächen (32) des Trägermaterials
(31) für höhenstrukturierte Kontaktinseln (7),
Chipinseln (8) und Leiterbahnen (11) in mehreren
Bauteilpositionen,
- Aufbringen einer Ätzstoppschicht (27) auf die
freiliegenden Flächen (32) des Trägermaterials (26),
- Aufbringen einer höhenstrukturierten Schicht (33)
auf die Ätzstoppschicht (27) in den freiliegenden
Flächen (32) des Trägermaterials (26) unter
Ausbildung von höhenstrukturierten Komponenten (3) eines
Systemträgers (4),
- Entfernen der Maske (30)
- Aufbringen einer bondbaren Beschichtung (25) auf
Kontaktinseln (7) und einer lötbaren Beschichtung
(23) oder eines Leitklebers auf die Chipinseln (8),
- Aufbringen von Schaltungselementen (18) auf die
Chipinseln (18),
- Herstellen von Bondverbindungen (12) und
Leitungsbrücken (16) zwischen Elektroden der
Schaltungselemente (18) und Kontaktinseln (7) und/oder zwischen
Kontaktinseln (7),
- einseitiges Verpacken der Bauteilpositionen in
einer gemeinsamen Schicht aus Kunststoffpressmasse
(29) unter Einbetten der höhenstrukturierten
Komponenten (3), der Schaltungselemente (18) und der
Bondverbindungen (12) in der Kunststoffpressmasse
(29),
- Entfernen des Systemträgers (4) mindestens bis zur
Ätzstoppschicht (27),
- Aufbringen einer strukturierten Isolierschicht (15)
auf der Unterseite des Systemträgers (4) zur
Abdeckung der Unterseiten mindestens der
höhenstrukturierten Leiterbahnen (11),
- Trennen des Systemträgers (4) mit
Kunststoffpressmasse (29) in einzelne elektronische Bauteile (1).
23. Verfahren nach einem der Ansprüche 20 bis 22,
dadurch gekennzeichnet, dass
das Aufbringen einer Maske (30) mittels
Photolithographie erfolgt.
24. Verfahren nach einem der Ansprüche 20 bis 22,
dadurch gekennzeichnet, dass
das Aufbringen einer Maske (30) mittels Drucktechnik,
vorzugsweise Siebdrucktechnik oder
Schablonendrucktechnik, erfolgt.
25. Verfahren nach einem der Ansprüche 20 bis 24,
dadurch gekennzeichnet, dass
das Aufbringen einer Ätzstoppschicht (27) mittels
Aufstäubungstechnik (Sputtertechnik) oder Aufdampftechnik
erfolgt.
26. Verfahren nach einem der Ansprüche 20 bis 24,
dadurch gekennzeichnet, dass
das Aufbringen einer Ätzstoppschicht (27) mittels
chemischer Glasphasenabscheidung erfolgt.
27. Verfahren nach einem der Ansprüche 20 bis 24,
dadurch gekennzeichnet, dass
das Aufbringen einer Ätzstoppschicht (27) mittels
galvanischer Abscheidung erfolgt.
28. Verfahren nach einem der Ansprüche 20 bis 27,
dadurch gekennzeichnet, dass
das Aufbringen einer höhenstrukturierten Schicht (33)
auf die Ätzstoppschicht (27) in den freiliegenden
Flächen (32) des Trägermaterials (26) mittels galvanischer
Abscheidung erfolgt.
29. Verfahren nach einem der Ansprüche 20 bis 28,
dadurch gekennzeichnet, dass
das Entfernen der Maske (30) durch chemische
Lösungsmittel erfolgt.
30. Verfahren nach einem der Ansprüche 20 bis 28,
dadurch gekennzeichnet, dass
das Entfernen der Maske (30) durch einen
Plasmaveraschungsprozess erfolgt.
31. Verfahren nach einem der Ansprüche 20 bis 30,
dadurch gekennzeichnet, dass
das Aufbringen einer bondbaren Beschichtung (25) auf
Kontaktinseln (7) mittels Aufstäubungstechnik erfolgt.
32. Verfahren nach einem der Ansprüche 20 bis 31,
dadurch gekennzeichnet, dass
das Aufbringen eines Leitklebers mittels Klebstofffolien
erfolgt.
33. Verfahren nach einem der Ansprüche 20 bis 32,
dadurch gekennzeichnet, dass
das Herstellen von Bondverbindungen (12) mittels
Thermokompression-, Thermosonic- oder Ultraschallbonden
erfolgt.
34. Verfahren nach einem der Ansprüche 20 bis 33,
dadurch gekennzeichnet, dass
das Verpacken in einer Kunststoffpressmasse (29) mittels
Spritzgusstechnik erfolgt.
35. Verfahren nach einem der Ansprüche 20 bis 34,
dadurch gekennzeichnet, dass
das Aufbringen einer strukturierten Isolierschicht (15)
zum Abdecken der Unterseite mindestens der
höhenstrukturierten Leiterbahnen (11) unter Aufbringen eines
Lötstopplackes mittels Drucktechnik erfolgt.
36. Verfahren nach einem der Ansprüche 20 bis 34,
dadurch gekennzeichnet, dass
das Aufbringen einer strukturierten Isolierschicht (15)
zum Abdecken der Unterseite mindestens der
höhenstrukturierten Leiterbahnen (11) unter Aufbringen eines
Fotolackes mittels Photolithographie erfolgt.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10148042A DE10148042B4 (de) | 2001-09-28 | 2001-09-28 | Elektronisches Bauteil mit einem Kunststoffgehäuse und Komponenten eines höhenstrukturierten metallischen Systemträgers und Verfahren zu deren Herstellung |
US10/261,860 US7031170B2 (en) | 2001-09-28 | 2002-09-30 | Electronic device having a plastic housing and components of a height-structured metallic leadframe and methods for the production of the electronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10148042A DE10148042B4 (de) | 2001-09-28 | 2001-09-28 | Elektronisches Bauteil mit einem Kunststoffgehäuse und Komponenten eines höhenstrukturierten metallischen Systemträgers und Verfahren zu deren Herstellung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10148042A1 true DE10148042A1 (de) | 2003-04-30 |
DE10148042B4 DE10148042B4 (de) | 2006-11-09 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10148042A Expired - Fee Related DE10148042B4 (de) | 2001-09-28 | 2001-09-28 | Elektronisches Bauteil mit einem Kunststoffgehäuse und Komponenten eines höhenstrukturierten metallischen Systemträgers und Verfahren zu deren Herstellung |
Country Status (2)
Country | Link |
---|---|
US (1) | US7031170B2 (de) |
DE (1) | DE10148042B4 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007016126A1 (de) * | 2007-03-29 | 2008-10-02 | Robert Bosch Gmbh | Anordnung mit mindestens einem in Berührungskontakt mit mindestens einem Kunststoffbauelement stehenden Metallteil |
Families Citing this family (53)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7253506B2 (en) * | 2003-06-23 | 2007-08-07 | Power-One, Inc. | Micro lead frame package |
DE10334384B4 (de) * | 2003-07-28 | 2014-03-27 | Infineon Technologies Ag | Chipvorrichtung |
JP2006210851A (ja) * | 2005-01-31 | 2006-08-10 | Toshiba Corp | 回路基板 |
DE102005043413A1 (de) * | 2005-09-13 | 2007-03-15 | Robert Bosch Gmbh | Grundmodul für einen Bewegungssensor |
US7947535B2 (en) * | 2005-10-22 | 2011-05-24 | Stats Chippac Ltd. | Thin package system with external terminals |
DE102005062344B4 (de) * | 2005-12-23 | 2010-08-19 | Infineon Technologies Ag | Halbleiterbauteil für Hochfrequenzanwendungen und Verfahren zur Herstellung eines derartigen Halbleiterbauteils |
US20080013298A1 (en) | 2006-07-14 | 2008-01-17 | Nirmal Sharma | Methods and apparatus for passive attachment of components for integrated circuits |
US7951697B1 (en) | 2007-06-20 | 2011-05-31 | Amkor Technology, Inc. | Embedded die metal etch stop fabrication method and structure |
US7923645B1 (en) * | 2007-06-20 | 2011-04-12 | Amkor Technology, Inc. | Metal etch stop fabrication method and structure |
US7958626B1 (en) | 2007-10-25 | 2011-06-14 | Amkor Technology, Inc. | Embedded passive component network substrate fabrication method |
US9823090B2 (en) | 2014-10-31 | 2017-11-21 | Allegro Microsystems, Llc | Magnetic field sensor for sensing a movement of a target object |
TW201024602A (en) * | 2008-12-31 | 2010-07-01 | Jess Link Products Co Ltd | Fully-covered type LED lamp strip and method for manufacturing the same |
TW201025675A (en) * | 2008-12-31 | 2010-07-01 | Jess Link Products Co Ltd | Light emitting diode light strip and method of making the same |
US8791501B1 (en) | 2010-12-03 | 2014-07-29 | Amkor Technology, Inc. | Integrated passive device structure and method |
US9812588B2 (en) | 2012-03-20 | 2017-11-07 | Allegro Microsystems, Llc | Magnetic field sensor integrated circuit with integral ferromagnetic material |
US9494660B2 (en) | 2012-03-20 | 2016-11-15 | Allegro Microsystems, Llc | Integrated circuit package having a split lead frame |
US10234513B2 (en) | 2012-03-20 | 2019-03-19 | Allegro Microsystems, Llc | Magnetic field sensor integrated circuit with integral ferromagnetic material |
US9666788B2 (en) | 2012-03-20 | 2017-05-30 | Allegro Microsystems, Llc | Integrated circuit package having a split lead frame |
US10215550B2 (en) | 2012-05-01 | 2019-02-26 | Allegro Microsystems, Llc | Methods and apparatus for magnetic sensors having highly uniform magnetic fields |
US9817078B2 (en) | 2012-05-10 | 2017-11-14 | Allegro Microsystems Llc | Methods and apparatus for magnetic sensor having integrated coil |
US9761553B2 (en) * | 2012-10-19 | 2017-09-12 | Taiwan Semiconductor Manufacturing Company Limited | Inductor with conductive trace |
US11325828B2 (en) * | 2013-02-22 | 2022-05-10 | Vibrant Composites Inc. | High-volume millimeter scale manufacturing |
US10725100B2 (en) | 2013-03-15 | 2020-07-28 | Allegro Microsystems, Llc | Methods and apparatus for magnetic sensor having an externally accessible coil |
US9411025B2 (en) | 2013-04-26 | 2016-08-09 | Allegro Microsystems, Llc | Integrated circuit package having a split lead frame and a magnet |
US9810519B2 (en) | 2013-07-19 | 2017-11-07 | Allegro Microsystems, Llc | Arrangements for magnetic field sensors that act as tooth detectors |
US10495699B2 (en) | 2013-07-19 | 2019-12-03 | Allegro Microsystems, Llc | Methods and apparatus for magnetic sensor having an integrated coil or magnet to detect a non-ferromagnetic target |
US10145908B2 (en) | 2013-07-19 | 2018-12-04 | Allegro Microsystems, Llc | Method and apparatus for magnetic sensor producing a changing magnetic field |
EP3172763A4 (de) * | 2014-07-25 | 2018-03-07 | Air Motion Systems, Inc. | Entwurf und verfahren zur verpackung und verbindung hochintensiver led-vorrichtungen |
US9719806B2 (en) | 2014-10-31 | 2017-08-01 | Allegro Microsystems, Llc | Magnetic field sensor for sensing a movement of a ferromagnetic target object |
US9720054B2 (en) | 2014-10-31 | 2017-08-01 | Allegro Microsystems, Llc | Magnetic field sensor and electronic circuit that pass amplifier current through a magnetoresistance element |
US9823092B2 (en) | 2014-10-31 | 2017-11-21 | Allegro Microsystems, Llc | Magnetic field sensor providing a movement detector |
US10712403B2 (en) | 2014-10-31 | 2020-07-14 | Allegro Microsystems, Llc | Magnetic field sensor and electronic circuit that pass amplifier current through a magnetoresistance element |
US10041810B2 (en) | 2016-06-08 | 2018-08-07 | Allegro Microsystems, Llc | Arrangements for magnetic field sensors that act as movement detectors |
US10260905B2 (en) | 2016-06-08 | 2019-04-16 | Allegro Microsystems, Llc | Arrangements for magnetic field sensors to cancel offset variations |
US10012518B2 (en) | 2016-06-08 | 2018-07-03 | Allegro Microsystems, Llc | Magnetic field sensor for sensing a proximity of an object |
US10923417B2 (en) | 2017-04-26 | 2021-02-16 | Taiwan Semiconductor Manufacturing Company Limited | Integrated fan-out package with 3D magnetic core inductor |
US10641842B2 (en) | 2017-05-26 | 2020-05-05 | Allegro Microsystems, Llc | Targets for coil actuated position sensors |
US10837943B2 (en) | 2017-05-26 | 2020-11-17 | Allegro Microsystems, Llc | Magnetic field sensor with error calculation |
US10324141B2 (en) | 2017-05-26 | 2019-06-18 | Allegro Microsystems, Llc | Packages for coil actuated position sensors |
US11428755B2 (en) | 2017-05-26 | 2022-08-30 | Allegro Microsystems, Llc | Coil actuated sensor with sensitivity detection |
US10310028B2 (en) | 2017-05-26 | 2019-06-04 | Allegro Microsystems, Llc | Coil actuated pressure sensor |
US10996289B2 (en) | 2017-05-26 | 2021-05-04 | Allegro Microsystems, Llc | Coil actuated position sensor with reflected magnetic field |
US10866117B2 (en) | 2018-03-01 | 2020-12-15 | Allegro Microsystems, Llc | Magnetic field influence during rotation movement of magnetic target |
DE102018105462A1 (de) * | 2018-03-09 | 2019-09-12 | Infineon Technologies Ag | Halbleitervorrichtung, die ein bondpad und einen bonddraht oder -clip enthält |
US11255700B2 (en) | 2018-08-06 | 2022-02-22 | Allegro Microsystems, Llc | Magnetic field sensor |
US10823586B2 (en) | 2018-12-26 | 2020-11-03 | Allegro Microsystems, Llc | Magnetic field sensor having unequally spaced magnetic field sensing elements |
US11061084B2 (en) | 2019-03-07 | 2021-07-13 | Allegro Microsystems, Llc | Coil actuated pressure sensor and deflectable substrate |
US10955306B2 (en) | 2019-04-22 | 2021-03-23 | Allegro Microsystems, Llc | Coil actuated pressure sensor and deformable substrate |
US11280637B2 (en) | 2019-11-14 | 2022-03-22 | Allegro Microsystems, Llc | High performance magnetic angle sensor |
US11237020B2 (en) | 2019-11-14 | 2022-02-01 | Allegro Microsystems, Llc | Magnetic field sensor having two rows of magnetic field sensing elements for measuring an angle of rotation of a magnet |
US11262422B2 (en) | 2020-05-08 | 2022-03-01 | Allegro Microsystems, Llc | Stray-field-immune coil-activated position sensor |
US11493361B2 (en) | 2021-02-26 | 2022-11-08 | Allegro Microsystems, Llc | Stray field immune coil-activated sensor |
US11578997B1 (en) | 2021-08-24 | 2023-02-14 | Allegro Microsystems, Llc | Angle sensor using eddy currents |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0394459A (ja) * | 1989-09-06 | 1991-04-19 | Shinko Electric Ind Co Ltd | 半導体装置およびその製造方法 |
US5200362A (en) * | 1989-09-06 | 1993-04-06 | Motorola, Inc. | Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film |
US6093584A (en) * | 1996-04-18 | 2000-07-25 | Tessera, Inc. | Method for encapsulating a semiconductor package having apertures through a sacrificial layer and contact pads |
DE10004410A1 (de) * | 2000-02-02 | 2001-08-16 | Infineon Technologies Ag | Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5075759A (en) * | 1989-07-21 | 1991-12-24 | Motorola, Inc. | Surface mounting semiconductor device and method |
DE19549011C2 (de) * | 1995-12-28 | 1998-12-03 | Eupec Gmbh & Co Kg | Leistungshalbleiter-Modul mit parallelgeschalteten IGBT-Chips und zusätzlicher Verbindung der Emitterkontakte |
US6787389B1 (en) * | 1997-10-09 | 2004-09-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having pads for connecting a semiconducting element to a mother board |
US6451627B1 (en) * | 1999-09-07 | 2002-09-17 | Motorola, Inc. | Semiconductor device and process for manufacturing and packaging a semiconductor device |
US6329714B1 (en) * | 1999-11-01 | 2001-12-11 | General Semiconductor, Inc. | Hybrid S.C. devices and method of manufacture thereof |
US6333252B1 (en) * | 2000-01-05 | 2001-12-25 | Advanced Semiconductor Engineering, Inc. | Low-pin-count chip package and manufacturing method thereof |
JP3420153B2 (ja) * | 2000-01-24 | 2003-06-23 | Necエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
JP3706533B2 (ja) * | 2000-09-20 | 2005-10-12 | 三洋電機株式会社 | 半導体装置および半導体モジュール |
US6238952B1 (en) * | 2000-02-29 | 2001-05-29 | Advanced Semiconductor Engineering, Inc. | Low-pin-count chip package and manufacturing method thereof |
US6762118B2 (en) * | 2000-10-10 | 2004-07-13 | Walsin Advanced Electronics Ltd. | Package having array of metal pegs linked by printed circuit lines |
US6380062B1 (en) * | 2001-03-09 | 2002-04-30 | Walsin Advanced Electronics Ltd. | Method of fabricating semiconductor package having metal peg leads and connected by trace lines |
US6713317B2 (en) * | 2002-08-12 | 2004-03-30 | Semiconductor Components Industries, L.L.C. | Semiconductor device and laminated leadframe package |
-
2001
- 2001-09-28 DE DE10148042A patent/DE10148042B4/de not_active Expired - Fee Related
-
2002
- 2002-09-30 US US10/261,860 patent/US7031170B2/en not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0394459A (ja) * | 1989-09-06 | 1991-04-19 | Shinko Electric Ind Co Ltd | 半導体装置およびその製造方法 |
US5200362A (en) * | 1989-09-06 | 1993-04-06 | Motorola, Inc. | Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film |
US6093584A (en) * | 1996-04-18 | 2000-07-25 | Tessera, Inc. | Method for encapsulating a semiconductor package having apertures through a sacrificial layer and contact pads |
DE10004410A1 (de) * | 2000-02-02 | 2001-08-16 | Infineon Technologies Ag | Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007016126A1 (de) * | 2007-03-29 | 2008-10-02 | Robert Bosch Gmbh | Anordnung mit mindestens einem in Berührungskontakt mit mindestens einem Kunststoffbauelement stehenden Metallteil |
Also Published As
Publication number | Publication date |
---|---|
DE10148042B4 (de) | 2006-11-09 |
US7031170B2 (en) | 2006-04-18 |
US20030076666A1 (en) | 2003-04-24 |
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