DE10029269B4 - Verfahren zur Herstellung eines elektronischen Bauteiles aus gehäusebildenden Substraten - Google Patents
Verfahren zur Herstellung eines elektronischen Bauteiles aus gehäusebildenden Substraten Download PDFInfo
- Publication number
- DE10029269B4 DE10029269B4 DE10029269A DE10029269A DE10029269B4 DE 10029269 B4 DE10029269 B4 DE 10029269B4 DE 10029269 A DE10029269 A DE 10029269A DE 10029269 A DE10029269 A DE 10029269A DE 10029269 B4 DE10029269 B4 DE 10029269B4
- Authority
- DE
- Germany
- Prior art keywords
- substrate
- contact surfaces
- layer
- contact pads
- coating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 133
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 71
- 239000004020 conductor Substances 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims description 21
- 150000001875 compounds Chemical class 0.000 claims description 18
- 239000011248 coating agent Substances 0.000 claims description 16
- 238000000576 coating method Methods 0.000 claims description 16
- 229910001092 metal group alloy Inorganic materials 0.000 claims description 15
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 10
- 239000004952 Polyamide Substances 0.000 claims description 9
- 229920002647 polyamide Polymers 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 239000011888 foil Substances 0.000 claims description 8
- 238000011049 filling Methods 0.000 claims description 7
- 230000008018 melting Effects 0.000 claims description 7
- 238000002844 melting Methods 0.000 claims description 7
- 230000008569 process Effects 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 6
- RHZWSUVWRRXEJF-UHFFFAOYSA-N indium tin Chemical compound [In].[Sn] RHZWSUVWRRXEJF-UHFFFAOYSA-N 0.000 claims description 6
- 238000007740 vapor deposition Methods 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 5
- 238000000206 photolithography Methods 0.000 claims description 5
- 238000005476 soldering Methods 0.000 claims description 5
- 238000007711 solidification Methods 0.000 claims description 5
- 230000008023 solidification Effects 0.000 claims description 5
- 229910001020 Au alloy Inorganic materials 0.000 claims description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 239000010931 gold Substances 0.000 claims description 4
- 239000003353 gold alloy Substances 0.000 claims description 4
- 229910000679 solder Inorganic materials 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 239000000853 adhesive Substances 0.000 claims description 3
- 230000001070 adhesive effect Effects 0.000 claims description 3
- 230000002401 inhibitory effect Effects 0.000 claims description 3
- 238000000608 laser ablation Methods 0.000 claims description 3
- 238000003825 pressing Methods 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims description 3
- 229910001128 Sn alloy Inorganic materials 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 238000007598 dipping method Methods 0.000 claims description 2
- 238000007772 electroless plating Methods 0.000 claims description 2
- 238000009713 electroplating Methods 0.000 claims description 2
- 238000001659 ion-beam spectroscopy Methods 0.000 claims description 2
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- 238000001020 plasma etching Methods 0.000 claims description 2
- 238000007639 printing Methods 0.000 claims description 2
- 238000007650 screen-printing Methods 0.000 claims description 2
- 238000004528 spin coating Methods 0.000 claims description 2
- 238000005507 spraying Methods 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 claims 1
- 238000004070 electrodeposition Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 49
- 235000012431 wafers Nutrition 0.000 description 20
- 230000008901 benefit Effects 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000004806 packaging method and process Methods 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 230000005496 eutectics Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000010276 construction Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910000765 intermetallic Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01032—Germanium [Ge]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01049—Indium [In]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01068—Erbium [Er]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01084—Polonium [Po]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Geometry (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Multi-Conductor Connections (AREA)
Abstract
Verfahren
zur Herstellung eines elektronischen Bauteils aus einem Gehäuse (1)
und einem mindestens eine integrierte Schaltung aufweisenden ersten Substrat
(2), das eine Vielzahl mikroskopisch kleiner Kontaktflächen (4)
aufweist, die über
Leiterbahnen mit Elektroden von Bauelementen des elektronischen
Bauteils verbunden sind, wobei die Vielzahl der Kontaktflächen (4)
beliebig auf der Oberfläche
des ersten Substrats (2) verteilt angeordnet ist und ein gehäusebildendes
zweites Substrat (3) flächig über eine
isolierende Verbindungsschicht (5) mit der Oberfläche des
ersten Substrats (2) mechanisch und hermetisch abgeschlossen verbunden
ist, wobei das zweite Substrat (3) Kontaktanschlußflächen (6)
aufweist, die mit den Kontaktflächen
(4) des ersten Substrats (2) flächig
und elektrisch leitend verbunden sind, und wobei die Kontaktanschlußflächen (6) über eine
von den Leiterbahnen isolierte Umverdrahtung (7) auf dem zweiten
Substrat (3) und über
Durchkontakte (8) in dem zweiten Substrat (3) mit symmetrisch angeordneten
Außenkontaktflächen (9)
des gehäusebildenden
zweiten Substrats (3) verbunden sind, dadurch gekennzeichnet, dass
das Verfahren folgende...
Description
- Die Erfindung betrifft ein Verfahren zur Herstellung eines elektronischen Bauteiles aus gehäusebildenden Substraten mit einem mindestens eine integrierte Schaltung aufweisenden ersten Substrat, das eine Vielzahl mikroskopisch kleiner Kontaktflächen aufweist, die über Leiterbahnen mit Elektroden von Bauelementen des elektronischen Bauteils verbunden sind.
- Konventionelle Verpackungskonzepte für Substrate gehen davon aus, daß das Substrat von einer Vergußmasse vollständig umgeben wird. Damit hat das Gehäuse größere Abmessungen als das Substrat. Bei diesem konventionellen Verpackungskonzept ist es nur möglich, vereinzelte Halbleiterchips als Substrate zu verpacken. Ein Verpacken auf dem Niveau einer Halbleiterscheibe, was eine extreme Prozeßbeschleunigung bedeuten würde und auch eine Kostenreduzierung ermöglichen könnte, ist in der
US 6,072,236 realisiert. - Aus der
US 6,072,236 ist ein elektronisches Bauteil gemäß dem Oberbegriff des Anspruchs 1 bekannt. Das elektronische Bauteil wird auf Wafer-Ebene mit dem Gehäuse versehen und später in einzelne elektronische Bauteile zertrennt. Allerdings weist das aus derUS 6,072,236 bekannte Bauelement an seinem Substratgehäuse Lötkugeln zur elektrischen Kontaktierung auf, welche durch ihre geringe Temperaturstabilität ernsthafte Zuverlässigkeitsprobleme darstellen können. Ein Trägerelement für einen Halbleiterchip ist weiterhin aus derDE 196 36 112 A1 bekannt. Das Trägerelement für den Halbleiterchip weist eine auf eine elektrisch isolierende Folie laminierte elektrisch leitfähige Folie auf, die derart strukturiert ist, dass mit dem Chip elektrisch verbindbare Kontaktflächen für eine über das Trägerelement erfolgende externe Kontaktierung des Chips ausgebildet sind. - Aufgabe der Erfindung ist es, ein möglichst einfaches schnelles und kostengünstiges Verfahren anzugeben zur Herstellung einer Vielzahl von elektronischen Bauteilen bei einem flexiblen Chipkontaktdesign und geringem Platzbedarf mit zuverlässigen elektrischen Verbindungen, wobei die Gehäuseabmessungen den Abmessungen der Substrate entsprechen.
- Diese Aufgabe wird mit dem Gegenstand des Anspruchs 1 gelöst. Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
- Die erfindungsgemäße Lösung sieht ein Verfahren zur Herstellung eines ersten Substrates vor, auf dessen Oberfläche eine Vielzahl von Kontaktflächen beliebig verteilt angeordnet ist und ein gehäusebildendes zweites Substrat flächig über eine isolierende Verbindungsschicht mit der Oberfläche des ersten Substrats mechanisch und hermetisch abgeschlossen verbunden ist, wobei das zweite Substrat Kontaktanschlußflächen aufweist, die mit der Vielzahl von Kontaktflächen des ersten Substrats flächig und elektrisch leitend verbunden sind. Dabei sind die Kontaktanschlußflächen über eine von den Leiterbahnen isolierte Umverdrahtung auf dem zweiten Substrat und über Durchkontakte in dem zweiten Substrat mit symmetrisch angeordneten Außenkontaktflächen des gehäusebildenden zweiten Substrats verbunden.
- Dieses Verpackungskonzept aus zwei Substraten, nämlich dem ersten Substrat, das mindestens eine integrierte Schaltung aufweist, und einer Verbindungsschicht, die das erste Substrat mit dem zweiten Substrat mechanisch und elektrisch verbindet, wobei das zweite Substrat Außenkontaktflächen aufweist, die wesentlich größer und damit leichter zugänglich sind als die mikroskopisch kleinen Kontaktflächen des ersten Substrats, hat den Vorteil, daß das zweite Substrat mit den gleichen Abmessungen realisiert werden kann, wie ein Halbleiterwafer bzw. eine Halbleiterscheibe mit einer Vielzahl von integrierten Schaltungen. Entsprechend weist das zweite Substrat ebenfalls eine Vielzahl von Umverdrahtungen auf, die innerhalb der Verbindungsschicht untergebracht sind. Die Verbindungsschicht besteht somit aus zwei Lagen, nämlich der Um verdrahtungslage und einer darüberliegenden isolierenden Lage, die gleichzeitig die mechanische Verbindung zum ersten Substrat herstellt.
- Ein besonderer Vorteil ist, daß keine besonderen Anforderungen an die Verteilung der mikroskopisch kleinen Kontaktflächen auf dem ersten Substrat bei dieser Lösung gestellt werden, sondern diese Kontakte völlig beliebig nach Bedarf und Wunsch auf dem ersten Substrat verteilt werden können. Durch die Umverdrahtung, die von dem zweiten Substrat getragen wird, werden in vorteilhafter Weise die beliebig angeordneten mikroskopisch kleinen Kontaktflächen auf symmetrisch angeordnete Außenkontaktflächen übersetzt. Diese Außenkontaktflächen können unmittelbar mit großflächigen Kontakten, wie sie für Chipkarten erforderlich sind, verbunden werden oder mit entsprechenden Leiterplatten und flexiblen Leitern in Wirkverbindung stehen. Bei der symmetrischen Anordnung der Außenkontakte dieses Gehäuses, das in seiner Größe dem ersten Substrat entspricht, können die Außenkontakte in Reihen und/oder Spalten angeordnet sein oder können die Ränder des Substrates belegen oder auf eine zentrale Zeile beschränkt sein. Diese Anordnung kann sich somit vollständig nach den Anforderungen einer übergeordneten Schaltung richten.
- In einer mit dem erfindungsgemäßen Verfahren hergestellten Ausführungsform ist das erste Substrat ein Halbleiterwafer. Dieses hat den Vorteil, daß eine Vielzahl von elektronischen Bauteilen gleichzeitig mit einem zweiten Gehäusesubstrat versehen werden kann und somit beim Trennen des Wafers in einzelne elektronische Bauteile automatisch die Verpackung fertiggestellt ist.
- In einer weiteren Ausführungsform ist das zweite Substrat ein Folienband. Das hat den Vorteil, daß eine Vielzahl von Wafern auf dem Folienband mit sich wiederholenden Strukturen für eine Verdrahtung von Kontaktanschlußflächen zu Außenkontakten hintereinander aufgebracht werden kann, so daß synchron alle Verarbeitungsschritte bis zum Zerteilen in einzelne elektronische Bauteile zunächst gemeinsam für alle Wafer durchgeführt werden können. Dabei ist in vorteilhafter Weise das Folienband größer als die Außenabmessungen eines Wafers, das vorzugsweise im Randbereich mit einer Perforation vorgesehen werden kann, um einen automatischen Ablauf der Herstellungsschritte zu gewährleisten.
- In einer weiteren Ausführungsform ist das erste Substrat ein Halbleiterchip und das zweite Substrat ein Endlosband mit strukturierter kupferkaschierter Schicht. Bei dieser Ausführungsform wird der Wafer vor dem Verpacken zerteilt, jedoch wird aus dem Endlosband nur ein Substratbereich nach dem Fertigstellen der mechanischen und elektrischen Verbindung zwischen beiden Substraten ausgeschnitten, der der Größe des Halbleiterchips entspricht. Auch in diesem Fall ist eine Kostenersparnis zu erwarten, da ein derartiges Folienband mit strukturierter Metallschicht relativ zuverlässig und einfach mit den Halbleiterchips mechanisch und elektrisch verbindbar ist.
- Vorzugsweise ist das zweite Substrat aus einem Polyamid hergestellt, dieses Polyamid hat den Vorteil, daß sowohl Endlosbänder als auch zweite Substrate in der Größenordnung eines Wafers herstellbar sind.
- Bei einer weiteren Ausführungform werden die Umverdrahtungen auf dem zweiten Substrat vorübergehend über gemeinsame elek trisch leitende abtrennbare Verbindungsbahnen kurzgeschlossen. Diese Verbindungsbahnen haben den Vorteil, daß elektrisch während der Herstellung des zweiten Substrats ein gemeinsamer Zugriff auf die Umverdrahtungen besteht und andererseits beim Trennvorgang die kurzschließenden Verbindungsbahnen wieder durchtrennt werden können.
- Vorzugsweise sind die Leiterbahnen des ersten Substrats von der Umverdrahtung des zweiten Substrats mittels einer Polyamidschicht als Verbindungsschicht isoliert. Diese Polyamidschicht ist im Vergleich zur Dicke des zweiten Substrats äußerst gering und dient lediglich der Isolation zwischen Leiterbahnen und Umverdrahtung und als klebende mechanische Verbindung zwischen dem ersten und dem zweiten Substrat.
- Die Umverdrahtung weist vorzugsweise eine strukturierte Kupferlegierungsschicht mit galvanisch abgeschiedenen Durchkontakten zu den Außenkontaktflächen und mit galvanisch abgeschiedenen Kontaktanschlußflächen auf. Dabei weisen die galvanisch abgeschiedenen Kontaktanschlußflächen mindestens die Dicke der isolierenden Verbindungsschicht auf und die Durchkontakte zu den Außenkontaktflächen zeigen mindestens eine Dicke, die der Dicke des zweiten Substrats entspricht. Mit diesem Umverdrahtungskonzept des zweiten Substrats ist es möglich, daß die Kontaktanschlußflächen in unmittelbaren Kontakt mit den Kontaktflächen des ersten Substrats gebracht werden können. Um eine elektrische und mechanisch sichere Verbindung zwischen den Kontaktanschlußflächen und den Kontaktflächen zu gewährleisten, wird mindestens eine von beiden Kontaktflächenarten mit einer Indium-Zinn-Verbindung beschichtet, die als eutektische Verbindung einen relativ niedrigen Schmelzpunkt aufweist und somit vorzugsweise die Kontaktanschlußflächen mit den Kontaktflächen mittels Diffusi onslöten verbunden sein können. Somit werden in vorteilhafter Weise ein erstes Substrat, welches ein freizügig gestaltbares Substrat mit Bauelementen darstellt und ein zweites Substrat, welches die Funktion einer Umverdrahtung und Kontaktierung erfüllt, über eine Verbindungstechnik miteinander verbunden, welche gleichzeitig die Funktionen der elektrischen Kontaktierung, der mechanischen Verbindung der beiden Substrate als auch der hermetischen Abdichtung erfüllt. Die Vorteile dieser Anordnung sind die Verwirklichung einer Verpackung mit minimalen Dimensionen und die Möglichkeit der Verarbeitung auf dem Niveau eines Wafers.
- Ein Verbinden der Kontaktanschlußflächen und der Kontaktflächen mittels Diffusionslöten hat den weiteren Vorteil in einer extremen Erhöhung der Zuverlässigkeit des elektronischen Bauteils aufgrund der hohen Schmelztemperatur der geschaffenen Verbindung. Diese hohe Schmelztemperatur der geschaffenen Verbindung liegt aufgrund der Bildung von intermetallischen Phasen bei einem isothermen Erstarren weit über dem eigentlichen Schmelzpunkt der auf die Kontaktflächen und/oder Kontaktanschlußflächen aufgebrachten Beschichtung. Insbesondere gegenüber den relativ moderaten Temperaturen im Stand der Technik, die etwa bei 200°C liegen, hat diese Verbindung über eine isothermische Erstarrung deutliche Vorteile.
- Die Verwendung einer Verbindungsschicht zur gleichzeitigen Erfüllung der Funktionen der elektrischen Kontaktierung, der mechanischen Verbindung sowie der hermetischen Abdichtung definiert ein neuartiges Verfahren zur Herstellung eines Halbleiterbauelementes von minimalen Dimensionen.
- Mit der Umverdrahtung, die von dem zweiten Substrat getragen wird, kann eine billige Adapterfunktion realisiert werden, die es gestattet, vorzugsweise Chips mit nur einer Ausführungsvariante herzustellen und die Anpassung an die speziellen Kundenwünsche durch eine später aufzubringende Umverdrahtungsebene mit dem zweiten Substrat zu erreichen. Dadurch ergeben sich in vorteilhafter Weise zusätzliche Freiheiten beim Chipdesign, so können die Kontaktflächen kleiner werden und frei nach Bedarf innerhalb der Chipfläche und über aktive Strukturen hinweg plaziert werden. Die Herstellung der ersten Substrate mit den integrierten Schaltungen wird ebenfalls preiswerter, weil nur eine Ausführungsform für viele mögliche Schaltungsvarianten benötigt wird. Darüber hinaus kann die Anzahl der Kontaktflächen steigen, während die Chipfläche an sich vermindert wird.
- Die Umverdrahtungsebene ist Bestandteil des erfindungsgemäßen Verfahrens und trägt zur preiswerten Chipfertigung bei. Sie ist Teil einer Aufbautechnik einer neuartigen Gehäusetechnologie. Eine Entscheidung, ob die Verdrahtungsebene und damit das zweite Substrat in der Größenordnung von Halbleiterscheiben oder in der Größenordnung von Einzelchips hergestellt wird, kann sich voll nach dem Kosten-Nutzen-Effekt richten. Durch die bevorzugte Umverdrahtung auf einem zweiten Substrat können verschiedene Verfahren der Aufbautechnik verwendet werden. Die mikroskopisch kleinen frei und beliebig plazierten Kontaktanschlußflächen können zu großen am Rand der Umverdrahtungsebene angeordneten Außenkontaktflächen geführt werden. Von dort aus kann der durch das zweite Substrat verpackte Chip dann mit vorzugsweise Drahtbondmethoden in beliebige größere Gehäuseeinheiten verpackt werden, womit das kritische Drahtbonden auf der Chipfläche selbst vermieden wird. Die Umverdrahtungsebene kann jedoch auch direkt zu großen Außenkontaktanschlußflächen innerhalb der Chipfläche führen, mit denen der durch das zweite Substrat verpackte Chip als Flip-Chip auf Leiterplatten montiert werden kann.
- Das erfindungsgemäße Verfahren zur Herstellung eines elektronischen Bauteils weist folgende, die im Anspruch 1 offenbarten Verfahrensschritte auf:
- a) Bereitstellen eines ersten Substrats mit mikroskopisch kleinen Kontaktflächen, die über Leiterbahnen auf dem ersten Substrat mit Elektroden von Bauelementen des elektrischen Bauteils verbunden sind,
- b) Aufbringen einer geschlossenen leitenden Schicht auf ein zweites gehäusebildendes Substrat,
- c) Strukturieren der leitenden Schicht auf dem zweiten Substrat zu einem Umverdrahtungsmuster, das großflächige Bereiche zur Verbindung mit Außenkontaktflächen und mikroskopisch kleine Bereiche für ein Herstellen von Kontaktanschlußflächen in der Größenordnung und Anordnung der Kontaktflächen zur Umverdrahtung und auftrennbare Verbindungsbahnen aufweist,
- d) Beschichten der strukturierten leitenden Schicht mit einer isolierenden Verbindungsschicht,
- e) Herstellen von Durchgangsöffnungen durch die isolierende Verbindungsschicht zu mikroskopisch kleinen Bereichen der strukturierten leitenden Schicht für die Umverdrahtung und Aufbringen von Kontaktanschlussflächen an diesen Bereichen,
- f) Herstellen von Durchgangsöffnungen durch das zweite Substrat in Bereichen der Außenkontaktflächen,
- g) Auffüllen der Durchgangsöffnungen mit leitendem Material,
- h) Beschichten der Kontaktanschlussflächen oder der Kontaktflächen mit einer Metall-Legierungsbeschichtung,
- i) Aktivierung der Oberfläche der isolierenden Verbindungsschicht,
- j) Aufpressen des zweiten Substrats mit Verbindungsschicht auf das erste Substrat unter gleichzeitigem Aufschmelzen der Metall-Legierungsbeschichtung bei einer Tempertemperatur, wobei die Verbindungsschicht der die mikroskopisch kleinen Kontaktflächen aufweisende Oberfläche des ersten Substrates zugewandt ist,
- k) Beibehalten der Temper-Temperatur bis zur isothermen Erstarrung der Verbindung zwischen Kontaktflächen und Kontaktanschlußflächen.
- Mit diesen Verfahrensschritten wird in vorteilhafter Weise ein Verpacken eines ersten Substrats mittels eines zweiten Substrats erreicht, wobei die Abmessungen des elektronischen Bauteils nicht größer sind als die Abmessungen des ersten Substrats. Wird dieses erfindungsgemäße Verfahren für einen Wafer mit einer Mehrzahl von elektronischen Bauteilen angewandt, so ist das erste Substrat der Wafer und das zweite Substrat mindestens so groß wie der Wafer und mit seiner Umverdrahtung genau an die elektronischen Bauteile, die auf der Oberfläche des Halbleiterwafers verwirklicht sind, angepaßt.
- Nach dem Herstellen einer Verbindung zwischen den Kontaktflächen und den Kontaktanschlußflächen wird ein Auftrennen einer Mehrzahl von elektronischen Bauteilen eines Halbleiterwafers zu einzelnen elektronischen Bauteilen unter Durchtrennen der Verbindungsbahnen erfolgen. Diese Verbindungsbahnen sind zunächst bei dem Herstellungsschritt g) erforderlich, um die Durchgangsöffnungen sowohl zu den mikroskopisch kleinen Kontaktanschlußflächen als auch zu den größeren Außenkontaktflächen des zweiten Substrats mit leitendem Material aufzufüllen.
- Die geschlossene leitende Schicht auf dem zweiten Substrat kann vorzugsweise mittels Aufdampftechnik, Sputtertechnik oder Abscheidetechnik auf dem zweiten Substrat abgeschieden werden. In einem bevorzugten Verfahren wird als geschlossene leitende Schicht eine Kupferlegierungsschicht aufgebracht. Diese hat den Vorteil, daß sie relativ preiswert galvanisch abgeschieden werden kann. Nach Strukturieren der leitenden Schicht und nach dem Öffnen der Durchgangsöffnungen durch eine isolierende Verbindungsschicht, die auf der strukturierten leitenden Kupferschicht aufgebracht ist, und dem Öffnen der Durchkontakte durch das zweite Substrat können wiederum durch eine galvanische Abscheidung einer Kupferlegierung die Durchgangsöffnungen preiswert mit Metall aufgefüllt werden.
- In einer weiteren bevorzugten Durchführungsform des Verfahrens kann als zweites Substrat eine mit einer Kupferlegierung kaschierte Polyamidfolie eingesetzt werden. Das Strukturieren der Kupferlegierungsschicht auf der Polyamidfolie kann mittels Photolithographieverfahren erfolgen, in dem eine photoempfindliche dünne isolierende Schicht auf der Kupferlegierungsschicht aufgebracht wird und über eine Maskentechnologie nur die Bereiche belichtet werden, die nicht bei dem anschließenden Entwicklungs- und Ätzschritt entfernt werden sollen.
- Nach dem Entfernen der Ätzwäsche für das Strukturieren kann vorzugsweise das Aufbringen einer isolierenden Verbindungsschicht auf die strukturierte leitende Schicht mittels Aufschleudern, Aufsprühen oder mittels Tauchtechnik erfolgen.
- Vorzugsweise wird als isolierende Verbindungsschicht ein photoempfindliches Dielektrikum auf die strukturierte leitende Schicht aufgebracht, so daß wiederum durch ein Photolithographieverfahren Durchgangsöffnungen durch die isolierende Verbindungsschicht hergestellt werden können, um die Kontaktanschlußflächenbereiche freizulegen.
- Das Herstellen von Durchgangsöffnungen sowohl in der dünnen isolierenden Verbindungsschicht als auch in dem dicken zweiten Substrat kann vorzugsweise mittels Laserabtragstechnik, Ionenstrahlsputtern oder Plasmaätzen erfolgen. Diese Verfahren haben den Vorteil, daß sie sehr scharf begrenzte und vertikale Wände für die Durchgangsöffnungen realisieren.
- Ein Auffüllen der Durchgangsöffnungen mit leitendem Material erfolgt vorzugsweise mittels galvanischer Abscheidung. Dazu wird über die Verbindungsbahnen, die alle Umverdrahtungen kurzschließen, ein Kathodenpotential an die strukturierte Metallschicht gelegt, so daß das Metall der Anode sich auf und in den Durchgangsöffnungen abscheidet. Die galvanische Abscheidung hat den Vorteil, daß nur dort Metall abgeschieden werden kann, wo Anodenpotential zur Verfügung steht, so daß selektiv durch die Durchgangsöffnungen leitendes Material abgeschieden wird.
- In einer weiteren bevorzugten Durchführung des Verfahrens erfolgt das Auffüllen der Durchgangsöffnungen mittels stromloser Abscheidung, bei der jedoch die Gefahr besteht, daß auf der gesamten Fläche des zweiten Substrats Metall abgeschieden wird. Die gleiche Gefahr besteht beim Auffüllen der Durchgangsöffnungen mittels chemischer Gasphasenabscheidung.
- In einer weiteren bevorzugten Durchführung des Verfahrens werden die Kontaktflächen des ersten Substrats aus einer Aluminiumlegierung hergestellt, und die Kontaktanschlußflächen des zweiten Substrats werden mit einer Goldlegierung beschichtet. Beim Aufeinanderpressen und Erhitzen dieser Komponenten entstehen intermetallische Phasen, die thermisch höher belastbar sind als die Tempertemperatur zur Bildung dieser intermetallischen Phasen.
- In einer weiteren bevorzugten Durchführung des Verfahrens werden die Kontaktanschlußflächen mit einer Nickel- und einer Goldschicht beschichtet, um zu vermeiden, daß das Material der Kontaktanschlußflächen durch eine Goldbeschichtung zu der Grenzschicht der Verbindung zwischen Gold und Aluminium diffundiert.
- Bei einer weiteren bevorzugten Durchführung des Verfahrens werden die Kontaktanschlußflächen und/oder die Kontaktflächen mit einer Indium-Zinn-Legierung beschichtet, wobei das Indium-Zinn-Eutektikum bereits bei einer Temperatur um 120°C schmilzt und durch Bilden intermetallischer Phasen mit dem Kupfer der Kontaktanschlußflächen eine Verbindung entsteht, die Temperaturbelastungen weit über 600°C zuläßt.
- Die Beschichtung der Kontaktflächen und/oder der Kontaktanschlußflächen mit derartigen Metall-Legierungen kann vorzugsweise mittels Elektroplattieren oder stromloser Plattierung oder durch Aufdampfen oder Aufsputtern einer Metall-Legierung erfolgen. Auch ein Gasphasenabscheiden einer Metall-Legierung ist in einer bevorzugten Durchführung des Verfahrens vorgesehen.
- Zur Veredelung der Außenkontaktflächen können diese mit einer oxidationshemmenden leitenden Schicht vorzugsweise aus einer Goldlegierung beschichtet werden. Dazu kann die oxidationshemmende leitende Schicht mittels Siebdruckverfahren oder Schablonendruckverfahren aufgebracht werden. Sollen die Außenkontaktflächen vorzugsweise für eine Lötverbindung mit einer übergeordneten Schaltung vorbereitet werden, so werden diese mit einer lötbaren Metall-Legierung beschichtet, was vorzugsweise mittels eines Lötschwallbadverfahrens erfolgen kann.
- Die Erfindung wird nun anhand von Ausführungsbeispielen mit Bezug auf die anhängenden Figuren näher erläutert.
-
1 zeigt eine teilweise Querschnittsansicht durch eine Ausführungsform des mit dem erfindungsgemäßen Verfahren hergestellten Bauteils. -
2 zeigt eine Draufsicht auf eine Verdrahtungsebene auf eine Ausführungsform des mit dem erfindungsgemäßen Verfahren hergestellten Bauteils. -
3 zeigt einen prinzipiellen Aufbau einer Ausführungsform des mit dem erfindungsgemäßen Verfahren hergestellten Bauteils. -
4 zeigt eine Draufsicht auf die Fläche mit Anschlußkontaktflächen einer Ausführungsform des mit dem erfindungsgemäßen Verfahren hergestellten Bauteils. -
1 zeigt eine teilweise Querschnittsansicht einer Ausführungsform des mit dem erfindungsgemäßen Verfahren hergestellten Bauteils. Das Ausgangsmaterial ist in dieser Ausführungsform eine kupferkaschierte Folie als zweites Substrat3 aus einer 50 μm dicken Polyimidschicht. Mittels Photolithographie und Naßätzung wird die geschlossen leitende Schicht12 aus Kupfer zunächst strukturiert. Eine derartige Struktur ist in Draufsicht in der2 zu sehen. Die dortige Verdrahtungsebene dieser Ausführungsform ist bereits strukturiert, so daß laterale Bahnen der Umverdrahtung7 sowie mikroskopisch kleine Kontaktanschlußflächen6 und relativ dazu große Außenkontaktanschlußflächen9 zu sehen sind. Die mikroskopisch kleinen Kontaktanschlußflächen6 haben in dieser Ausführungsform einen Durchmesser von 20 μm und die Außenkontaktflächen bedecken eine Größe von 100 × 100 μm2. Die einzelnen Bahnen der Umverdrahtung bleiben über kleine Stege18 zunächst mit dem Rand19 verbunden, um sie bei der sich später anschließenden Galvanik zum Auffüllen von Durchgangsöffnungen17 durch das zweite Substrat3 und zum Auffüllen von Durchgangsöffnungen16 durch die isolierende Verbindungsschicht5 mit gleitendem Material kontaktieren zu können. Auf der Kupferseite der kupferkaschierten Folie werden nach dem Strukturieren eine photostrukturierbare Klebeschicht z. B. aus Polyimid aufgebracht und die kleinen chipseitigen Durchgangsöffnungen für die Kontaktanschlußflächen vorbereitet. Wahlweise kann auch eine zweite Verdrahtungsebene zunächst realisiert werden. - Auf der Unterseite wird das zweite Substrat
3 an den Stellen der großflächigen Außenkontakte in dieser Durchführungsform des erfindungsgemäßen Verfahrens mittels Laserablation geöffnet. Die kleinen und großen Durchgangsöffnungen16 ,17 können dann auf beiden Seiten durch galvanische Abscheidung von Kupfer oder von Lotmetall aufgefüllt werden. Nach dem Auffüllen der Durchgangsöffnungen16 ,17 mit leitendem Material wird die isolierende Verbindungsschicht5 aus Polyimid durch eine Plasmabehandlung klebeaktiv. Anschließend wird das zweite Substrat3 aus der Polyimidfolie entweder auf einen gesamten Halbleiterwafer oder auf ein einzelnes Halbleiterchip aufgeklebt und mit den Kontaktflächen des Halbleiterchips oder des Halbleiterwafers verbunden. Dabei wird das Verfahren der Diffusionslötung angewandt, indem vor der Diffusionslötung ein 2 μm dickes Zinn-Indium-Eutektikum auf die Kontaktanschlußflächen6 aufgebracht wird, so daß eine Verbindung der Kontaktanschlußflächen6 mit den Kontaktflächen4 unter isothermischer Erstarrung bei 120°C hergestellt werden kann. Bei diesem Verfahren bilden sich intermetallische Verbindungen, so daß diese elektrische Verbindung einen Schmelzpunkt über 600°C aufweist und sich beim späteren Auflöten des elektronischen Bauteils auf eine Leiterplatte nicht mehr öffnet. Bei der weiteren Bearbeitung können die dünnen Verbindungsbahnen11 durch Abtrennen des Randes19 unterbrochen werden, so daß die Umverdrahtung7 des zweiten Substrats3 voll funktionsfähig wird. -
3 zeigt einen prinzipiellen Aufbau einer Ausführungsform des mit dem erfindungsgemäßen Verfahrens hergestellten Bauteils, der im wesentlichen aus zwei Substraten besteht, nämlich dem ersten Substrat2 , das eine integrierte Schaltung trägt, und einem zweiten Substrat3 , das eine Umverdrahtung in der isolierenden Verbindungsschicht5 aufweist. Die metal lischen Durchkontakte8 weisen auf der Außenseite des Substrats3 Außenkontaktflächen9 auf, die über die Durchkontakte8 mit mikroskopisch kleinen Kontaktanschlußflächen6 elektrisch verbunden sind, wobei die Kontaktanschlußflächen6 mit mikroskopisch kleinen Kontaktflächen4 des ersten Substrats2 elektrisch verbunden sind. Der äußere Rand21 eines vereinzelten elektronischen Bauteils, wie es in4 in Draufsicht zu sehen ist, kann aus einer hermetisch verschließenden Silikonmasse bestehen, was jedoch nur bei besonders hohen Anforderungen an das elektronische Bauteil erforderlich wird.4 zeigt schematisch eine Draufsicht auf die Fläche mit Außenkontaktflächen9 einer Ausführungsform des mit dem erfindungsgemäßen Verfahren hergestellten Bauteils, wobei die Außenkontaktflächen größer ausgeführt sind als die Durchkontakte8 , die zu der Umverdrahtung innerhalb des elektronischen Bauteils führen. - Wie die oben erläuterte
2 deutlich zeigt, können die Kontaktanschlußflächen6 beliebig auf dem ersten Substrat verteilt angeordnet sein und über die Verdrahtung7 zu symmetrisch angeordneten Außenkontaktflächen9 , wie sie in2 und4 zu sehen sind, führen. Die Anzahl der Außenkontaktflächen kann beliebig hoch sein und wurde nur zur Vereinfachung und zur Erläuterung in2 auf vier und in4 auf acht Außenkontaktflächen9 beschränkt. Die Ausführungsformen der1 und2 unterscheiden sich von den Ausführungformen der3 und4 dadurch, daß die Außenkontaktflächen9 in den1 und2 der Größe der Durchgangsöffnungen im zweiten Substrat3 entsprechen und in den3 und4 die Durchgangsöffnungen17 in dem zweiten Substrat3 wesentlich kleiner sind als die Außenkontaktflächen9 .
Claims (34)
- Verfahren zur Herstellung eines elektronischen Bauteils aus einem Gehäuse (
1 ) und einem mindestens eine integrierte Schaltung aufweisenden ersten Substrat (2 ), das eine Vielzahl mikroskopisch kleiner Kontaktflächen (4 ) aufweist, die über Leiterbahnen mit Elektroden von Bauelementen des elektronischen Bauteils verbunden sind, wobei die Vielzahl der Kontaktflächen (4 ) beliebig auf der Oberfläche des ersten Substrats (2 ) verteilt angeordnet ist und ein gehäusebildendes zweites Substrat (3 ) flächig über eine isolierende Verbindungsschicht (5 ) mit der Oberfläche des ersten Substrats (2 ) mechanisch und hermetisch abgeschlossen verbunden ist, wobei das zweite Substrat (3 ) Kontaktanschlußflächen (6 ) aufweist, die mit den Kontaktflächen (4 ) des ersten Substrats (2 ) flächig und elektrisch leitend verbunden sind, und wobei die Kontaktanschlußflächen (6 ) über eine von den Leiterbahnen isolierte Umverdrahtung (7 ) auf dem zweiten Substrat (3 ) und über Durchkontakte (8 ) in dem zweiten Substrat (3 ) mit symmetrisch angeordneten Außenkontaktflächen (9 ) des gehäusebildenden zweiten Substrats (3 ) verbunden sind, dadurch gekennzeichnet, dass das Verfahren folgende Verfahrensschritte aufweist: a) Bereitstellen eines mindestens eine integrierte Schaltung aufweisenden ersten Substrats (2 ) mit mikroskopisch kleinen Kontaktflächen (4 ), die über Leiterbahnen auf dem ersten Substrat (2 ) mit Elektroden von Bauelementen des elektrischen Bauteils verbunden sind, b) Aufbringen einer geschlossenen leitenden Schicht (12 ) auf ein gehäusebildendes zweites Substrat (3 ), c) Strukturieren der leitenden Schicht (12 ) auf dem zweiten Substrat zu einem Umverdrahtungsmuster, das großflächige Bereiche (13 ) zur Verbindung mit Außenkontaktflächen (9 ) und mikroskopisch kleine Bereiche (14 ) für Kontaktanschlussflächen (6 ) in Größenordnung und Anordnung, wie die Kontaktflächen (4 ) und auftrennbare Verbindungsbahnen (11 ) zur Umverdrahtung (7 ) aufweist, d) Beschichten der strukturierten leitenden Schicht (15 ) mit einer isolierenden Verbindungsschicht (5 ), e) Herstellen von Durchgangsöffnungen (16 ) durch die isolierende Verbindungsschicht (5 ) zu den mikroskopisch kleinen Bereichen (14 ) der strukturierten leitenden Schicht (15 ) für die Umverdrahtung (7 ) und Aufbringen von Kontaktanschlussflächen (6 ) an diesen Bereichen, f) Herstellen von Durchgangsöffnungen (17 ) durch das zweite Substrat (3 ) in Bereichen der Außenkontaktflächen (9 ), g) Auffüllen der Durchgangsöffnunen (16 ,17 ) mit leitendem Material, h) Beschichten der Kontaktanschlussflächen (6 ) oder der Kontaktflächen (4 ) mit einer Metall-Legierungsbeschichtung, i) Aktivieren der Oberfläche der isolierenden Verbindungsschicht (5 ), j) Aufpressen des zweiten Substrats (3 ) mit Verbindungsschicht (5 ) auf das erste Substrat (2 ) unter gleichzeitigem Aufschmelzen der Metall-Legierungsbeschichtung bei einer Temper-Temperatur, wobei die Verbindungsschicht (5 ) der die mikroskopisch kleinen Kontaktflächen aufweisende Oberfläche des Substrats (2 ) zugewandt ist, k) Beibehalten einer Temper-Temperatur bis zur isothermen Erstarrung der Verbindung zwischen Kontaktflächen (4 ) und Kontaktanschlussflächen (6 ). - Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als erstes Substrat (
2 ) ein Halbleiterwafer verwendet wird. - Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß als zweites Substrat (
3 ) ein Folienband verwendet wird. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß als erstes Substrat (
2 ) ein Halbleiterchip und dass als zweites Substrat (3 ) ein Endlosband mit strukturierter kupferkaschierter Schicht (10 ) verwendet wird. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das zweite Substrat (
3 ) aus einem Polyamid hergestellt wird. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß als zweites Substrat (
3 ) eine mit einer Kupferlegierung kaschierte Polyamidfolie eingesetzt wird. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Umverdrahtungen (
7 ) auf dem zweiten Substrat (3 ) über gemeinsame elektrisch leitende abtrennbare Verbindungsbahnen (11 ) kurzgeschlossen werden. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Leiterbahnen des ersten Substrats (
2 ) von der Umverdrahtung (7 ) des zweiten Substrats (3 ) mittels einer Polyamidschicht als Verbindungsschicht (5 ) isoliert werden. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Umverdrahtung (
7 ) eine strukturierte Kupferlegierungsschicht mit galvanisch abgeschiedenen Durchkontakten (8 ) und galvanisch abgeschiedenen Kontaktanschlußflächen (6 ) aufweist. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Kontaktanschlußflächen (
6 ) mit einer Indium-Zinn-Verbindung beschichtet werden. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Kontaktanschlußflächen (
6 ) und die Kontaktflächen (4 ) mittels Diffusionslöten verbunden werden. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die isolierende Verbindungsschicht (
5 ) klebeaktiv ist. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß nach dem Herstellen einer Verbindung zwischen Kontaktflächen (
4 ) und Kontaktanschlußflächen (6 ) ein Auftrennen einer Mehrzahl von elektronischen Bauteilen eines Halbleiterwafers zu einzelnen elektronischen Bauteilen unter Durchtrennen der Verbindungsbahnen (11 ) erfolgt. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Aufbringen einer geschlossenen leitenden Schicht (
12 ) auf das zweite Substrat (3 ) mittels Aufdampftechnik, Sputtertechnik oder Abscheidetechnik erfolgt. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß als geschlossen leitende Schicht (
12 ) eine Kupferlegierungsschicht aufgebracht wird. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Strukturieren der leitenden Schicht (
12 ) mittels Photolithographieverfahren erfolgt. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Aufbringen einer isolierenden Verbindungsschicht (
5 ) auf die strukturierte leitende Schicht (12 ) mittels Aufschleudern, Aufsprühen oder mittels Tauchtechnik erfolgt. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß als isolierende Verbindungsschicht (
5 ) ein photoempfindliches Dielektrikum aufgebracht wird. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Herstellen von Durchgangsöffnungen (
16 ) durch die isolierende Verbindungsschicht (5 ) mittels Photolithographie erfolgt. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Herstellen von Durchgangsöffnungen (
16 ,17 ) durch das zweite Substrat (3 ) und/oder durch die isolierende Verbindungsschicht (5 ) mittels Laserabtragstechnik, Ionenstrahlsputtern oder Plasmaätzen erfolgt. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Auffüllen der Durchgangsöffnungen (
16 ,17 ) mittels galvanischer Abscheidung eines leitenden Materials, vorzugsweise einer Kupferlegierung, erfolgt. - Verfahren nach einem der Ansprüche 1 bis 20, dadurch gekennzeichnet, daß das Auffüllen der Durchgangsöffnungen (
16 ,17 ) mittels stromloser Abscheidung erfolgt. - Verfahren nach einem der Ansprüche 1 bis 20, dadurch gekennzeichnet, daß das Auffüllen der Durchgangsöffnungen (
16 ,17 ) mittels chemischer Gasphasenabscheidung erfolgt. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Kontaktflächen (
4 ) aus einer Metall-Legierung hergestellt werden, und die Kontaktanschußflächen (6 ) mit einer Goldlegierung beschichtet werden. - Verfahren nach einem der Ansprüche 1 bis 23, dadurch gekennzeichnet, daß die Kontaktanschlußflächen (
6 ) mit einer Nickel- und einer Goldschicht beschichtet werden. - Verfahren nach einem der Ansprüche 1 bis 23, dadurch gekennzeichnet, daß die Kontaktanschlußflächen (
6 ) oder Kontaktflächen (4 ) mit einer Indium-Zinn-Legierung beschichtet werden. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Beschichtung der Kontaktflächen (
4 ) und/oder der Kontaktanschlußflächen (6 ) mit einer Metall-Legierung mittels Elektroplattierung erfolgt. - Verfahren nach einem der Ansprüche 1 bis 26, dadurch gekennzeichnet, daß die Beschichtung der Kontaktflächen (
4 ) und/oder der Kontaktanschlußflächen (6 ) mit einer Metall-Legierung mittels stromloser Plattierung erfolgt. - Verfahren nach einem der Ansprüche 1 bis 26, dadurch gekennzeichnet, daß die Beschichtung der Kontaktflächen (
4 ) und/oder der Kontaktanschlußflächen (6 ) mit einer Metall-Legierung mittels Aufdampftechnik oder Sputterabscheidung erfolgt. - Verfahren nach einem der Ansprüche 1 bis 26, dadurch gekennzeichnet, daß die Beschichtung der Kontaktflächen (
4 ) und/oder der Kontaktanschlußflächen (6 ) mit einer Metall-Legierung mittels Gasphasenabscheidung erfolgt. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Außenkontaktflächen (
9 ) mit einer oxidhemmenden leitenden Schicht vorzugsweise aus einer Goldlegierung beschichtet werden. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Außenkontaktflächen (
9 ) mittels Siebdruckverfahren oder Schablonendruckverfahren beschichtet werden. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Außenkontaktflächen (
9 ) mit einer lötbaren Metall-Legierung beschichtet werden. - Verfahren nach Anspruch 33, dadurch gekennzeichnet, daß die Beschichtung der Außenkontaktfläche (
9 ) mit einer lötbaren Metall-Legierung mittels eines Lötschwallbadverfahrens beschichtet werden.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10029269A DE10029269B4 (de) | 2000-06-14 | 2000-06-14 | Verfahren zur Herstellung eines elektronischen Bauteiles aus gehäusebildenden Substraten |
PCT/DE2001/001989 WO2001097285A2 (de) | 2000-06-14 | 2001-05-28 | Elektronisches bauteil aus einem gehäuse und einem substrat |
US10/320,946 US6930383B2 (en) | 2000-06-14 | 2002-12-16 | Electronic component including a housing and a substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10029269A DE10029269B4 (de) | 2000-06-14 | 2000-06-14 | Verfahren zur Herstellung eines elektronischen Bauteiles aus gehäusebildenden Substraten |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10029269A1 DE10029269A1 (de) | 2002-01-17 |
DE10029269B4 true DE10029269B4 (de) | 2005-10-13 |
Family
ID=7645679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10029269A Expired - Fee Related DE10029269B4 (de) | 2000-06-14 | 2000-06-14 | Verfahren zur Herstellung eines elektronischen Bauteiles aus gehäusebildenden Substraten |
Country Status (3)
Country | Link |
---|---|
US (1) | US6930383B2 (de) |
DE (1) | DE10029269B4 (de) |
WO (1) | WO2001097285A2 (de) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10240461A1 (de) | 2002-08-29 | 2004-03-11 | Infineon Technologies Ag | Universelles Gehäuse für ein elektronisches Bauteil mit Halbleiterchip und Verfahren zu seiner Herstellung |
DE102004027094A1 (de) * | 2004-06-02 | 2005-12-29 | Infineon Technologies Ag | Halbleitermodul mit einem Halbleiter-Sensorchip und einem Kunststoffgehäuse sowie Verfahren zu dessen Herstellung |
DE102005058654B4 (de) * | 2005-12-07 | 2015-06-11 | Infineon Technologies Ag | Verfahren zum flächigen Fügen von Komponenten von Halbleiterbauelementen |
KR101009103B1 (ko) * | 2008-10-27 | 2011-01-18 | 삼성전기주식회사 | 양면 전극 패키지 및 그 제조방법 |
JP2015056641A (ja) | 2013-09-13 | 2015-03-23 | 株式会社東芝 | 半導体装置及びその製造方法 |
KR101672641B1 (ko) * | 2015-07-01 | 2016-11-03 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 |
US10748850B2 (en) * | 2018-03-15 | 2020-08-18 | Semiconductor Components Industries, Llc | Thinned semiconductor package and related methods |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19636112A1 (de) * | 1996-09-05 | 1998-03-12 | Siemens Ag | Trägerelement für einen Halbleiterchip |
US6072236A (en) * | 1996-03-07 | 2000-06-06 | Micron Technology, Inc. | Micromachined chip scale package |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3740773A1 (de) * | 1987-12-02 | 1989-06-15 | Philips Patentverwaltung | Verfahren zum herstellen elektrisch leitender verbindungen |
US5723917A (en) * | 1994-11-30 | 1998-03-03 | Anorad Corporation | Flat linear motor |
WO1996019829A1 (en) * | 1994-12-22 | 1996-06-27 | Pace Benedict G | Device for superheating steam |
US5904499A (en) * | 1994-12-22 | 1999-05-18 | Pace; Benedict G | Package for power semiconductor chips |
DE19532250A1 (de) * | 1995-09-01 | 1997-03-06 | Daimler Benz Ag | Anordnung und Verfahren zum Diffusionslöten eines mehrschichtigen Aufbaus |
JP3345541B2 (ja) * | 1996-01-16 | 2002-11-18 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
US5889462A (en) * | 1996-04-08 | 1999-03-30 | Bourns, Inc. | Multilayer thick film surge resistor network |
US6020220A (en) * | 1996-07-09 | 2000-02-01 | Tessera, Inc. | Compliant semiconductor chip assemblies and methods of making same |
JPH1032224A (ja) * | 1996-07-15 | 1998-02-03 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPH1084014A (ja) * | 1996-07-19 | 1998-03-31 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法 |
JP4234205B2 (ja) * | 1996-11-08 | 2009-03-04 | ダブリュ.エル.ゴア アンド アソシエイツ,インコーポレイティド | 電子アセンブリおよび電子物品内でのヴァイアのインダクタンスを低減する方法 |
US6103992A (en) * | 1996-11-08 | 2000-08-15 | W. L. Gore & Associates, Inc. | Multiple frequency processing to minimize manufacturing variability of high aspect ratio micro through-vias |
AU4993797A (en) * | 1996-11-08 | 1998-05-29 | W.L. Gore & Associates, Inc. | Method for using fiducial schemes to increase nominal registration |
US5833759A (en) * | 1996-11-08 | 1998-11-10 | W. L. Gore & Associates, Inc. | Method for preparing vias for subsequent metallization |
KR100222299B1 (ko) * | 1996-12-16 | 1999-10-01 | 윤종용 | 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법 |
DE19702186C2 (de) * | 1997-01-23 | 2002-06-27 | Fraunhofer Ges Forschung | Verfahren zur Gehäusung von integrierten Schaltkreisen |
US6140734A (en) * | 1998-04-03 | 2000-10-31 | Nikon Corporation Of Japan | Armature with regular windings and having a high conductor density |
JP2000036518A (ja) * | 1998-07-16 | 2000-02-02 | Nitto Denko Corp | ウェハスケールパッケージ構造およびこれに用いる回路基板 |
-
2000
- 2000-06-14 DE DE10029269A patent/DE10029269B4/de not_active Expired - Fee Related
-
2001
- 2001-05-28 WO PCT/DE2001/001989 patent/WO2001097285A2/de active Application Filing
-
2002
- 2002-12-16 US US10/320,946 patent/US6930383B2/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6072236A (en) * | 1996-03-07 | 2000-06-06 | Micron Technology, Inc. | Micromachined chip scale package |
DE19636112A1 (de) * | 1996-09-05 | 1998-03-12 | Siemens Ag | Trägerelement für einen Halbleiterchip |
Also Published As
Publication number | Publication date |
---|---|
WO2001097285A3 (de) | 2003-01-03 |
WO2001097285A2 (de) | 2001-12-20 |
US20030116840A1 (en) | 2003-06-26 |
DE10029269A1 (de) | 2002-01-17 |
US6930383B2 (en) | 2005-08-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69534543T2 (de) | Halbleiteranordnung, Montagesubstrat für die Halbleiteranordnung und Verfahren zum Ersetzen der Halbleiteranordnung | |
DE10148120B4 (de) | Elektronische Bauteile mit Halbleiterchips und ein Systemträger mit Bauteilpositionen sowie Verfahren zur Herstellung eines Systemträgers | |
DE10137184B4 (de) | Verfahren zur Herstellung eines elektronischen Bauteils mit einem Kuststoffgehäuse und elektronisches Bauteil | |
DE60300619T2 (de) | Verfahren zum einbetten einer komponente in eine basis und zur bildung eines kontakts | |
DE102008028072B4 (de) | Verfahren zum Herstellen von Halbleitervorrichtungen | |
DE10148042B4 (de) | Elektronisches Bauteil mit einem Kunststoffgehäuse und Komponenten eines höhenstrukturierten metallischen Systemträgers und Verfahren zu deren Herstellung | |
DE69915299T2 (de) | Methode um lötzinn auf eine anordnung zu übertragen und/oder die anordnung zu testen | |
DE3177304T2 (de) | Metallschichten zur Verwendung in einem Verbindungssystem für elektronische Schaltung. | |
DE19940633A1 (de) | IC-Gehäuse | |
WO2005081315A2 (de) | Halbleiterbauteil mit einem stapel aus halbleiterchips und verfahren zur herstellung desselben | |
EP0351581A1 (de) | Hochintegrierte Schaltung sowie Verfahren zu deren Herstellung | |
DE10033977A1 (de) | Zwischenverbindungsstruktur zum Einsatz von Halbleiterchips auf Schichtträgern | |
WO2004015770A1 (de) | Mehrlagiger schaltungsträger und herstellung desselben | |
DE10351028B4 (de) | Halbleiter-Bauteil sowie dafür geeignetes Herstellungs-/Montageverfahren | |
DE112020004228T5 (de) | Bilden einer bump-struktur | |
DE10029269B4 (de) | Verfahren zur Herstellung eines elektronischen Bauteiles aus gehäusebildenden Substraten | |
DE102016103585B4 (de) | Verfahren zum Herstellen eines Package mit lötbarem elektrischen Kontakt | |
DE10301510B4 (de) | Verfahren zur Herstellung eines Verkleinerten Chippakets | |
EP0592938A1 (de) | Verfahren zur Montage und Kontaktierung von elektronischen Bauelementen auf einem isolierenden Träger | |
DE10141571B4 (de) | Verfahren zum Zusammenbau eines Halbleiterbauelements und damit hergestellte integrierte Schaltungsanordnung, die für dreidimensionale, mehrschichtige Schaltungen geeignet ist | |
DE102006012007A1 (de) | Leistungshalbleitermodul mit oberflächenmontierbaren flachen Außenkontakten und Verfahren zur Herstellung desselben | |
DE10302022B4 (de) | Verfahren zur Herstellung eines verkleinerten Chippakets | |
DE19830158C2 (de) | Zwischenträgersubstrat mit hoher Verdrahtungsdichte für elektronische Bauelemente | |
DE10017746A1 (de) | Elektronisches Bauteil mit mikroskopisch kleinen Kontaktflächen und Verfahren zu seiner Herstellung | |
DE2443245A1 (de) | Verfahren zum herstellen einer multichip-verdrahtung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8181 | Inventor (new situation) |
Free format text: HACKE, HANS-JUERGEN, 81475 MUENCHEN, DE HUEBNER, HOLGER, DR., 85598 BALDHAM, DE KOENIGER, AXEL, DR., 81669 MUENCHEN, DE SEITZ, MAX-GERHARD, 81545 MUENCHEN, DE TILGNER, RAINER, DR., 81927 MUENCHEN, DE |
|
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |