DE2443245A1 - Verfahren zum herstellen einer multichip-verdrahtung - Google Patents

Verfahren zum herstellen einer multichip-verdrahtung

Info

Publication number
DE2443245A1
DE2443245A1 DE2443245A DE2443245A DE2443245A1 DE 2443245 A1 DE2443245 A1 DE 2443245A1 DE 2443245 A DE2443245 A DE 2443245A DE 2443245 A DE2443245 A DE 2443245A DE 2443245 A1 DE2443245 A1 DE 2443245A1
Authority
DE
Germany
Prior art keywords
layer
wiring
contact layer
solder
connection surfaces
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE2443245A
Other languages
English (en)
Inventor
Wolfgang Bade
Michail Dipl Ing Sapunarow
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE2443245A priority Critical patent/DE2443245A1/de
Priority to GB3527675A priority patent/GB1472838A/en
Priority to US05/609,688 priority patent/US4034467A/en
Priority to IT26859/75A priority patent/IT1044035B/it
Priority to FR7527142A priority patent/FR2285051A1/fr
Priority to NL7510565A priority patent/NL7510565A/xx
Priority to CA235,059A priority patent/CA1039855A/en
Priority to BE159911A priority patent/BE833268A/xx
Priority to JP50109884A priority patent/JPS5153492A/ja
Publication of DE2443245A1 publication Critical patent/DE2443245A1/de
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/243—Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2081—Compound repelling a metal, e.g. solder
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/072—Electroless plating, e.g. finish plating or initial plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/062—Etching masks consisting of metals or alloys or metallic inorganic compounds
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49158—Manufacturing circuit on or in base with molding of insulated base

Description

Berlin und Hünchen Witteisbacherplatz 2
SIEMENS AKTIENGESELLSCMZJi1T Minchan 2, den !- T?
74/7164
Verfahren zum Herstellen einer Multichipverdrahtung
Die Erfindung betrifft ein Verfahren zum Herstellen einer Multichip-Verdrahtung auf einem isolierenden Träger, mit Außenkontakten für die Weiterverdrahtung und Anschlußflächen zum Anlöten von Halbleiterbausteinen in Flip-Chip-Technik.
Halbleiterbausteine werden in der Regel in Einzelgehäusen verkapselt. Zur Weiterverdrahtung dient eine mehrlagige gedruckte Schaltung, in deren metallisierte Bohrungen die einzelnen Gehäusebeinchen eingelötet v/erden. Einzelgehäuse beanspruchen jedoch relativ viel Platz auf der Verdrahtung, wae mit hohen Kosten verbunden ist und durch die Länge der elektrischen Verbindungen zu langen Zugriffszeiten führt.
Die Entwicklung der Flip-Chip-Technik ermöglichte es sog,. Multichip-Verdrahtungen hoher Packungsdichte herzustellen. Neben der Platzersparnis können hierbei durch die kürzeren Verbindungsleitungen die Zugriffszeiten verkürzt werden. Die bekannten Multichip-Verdrahtungen zur Aufnahme von gehäuselosen Halbleiterbausteinen mit v/eichen Anschlußhöckern werden in Dickschichttechnik hergestellt. Dabei müssen die Anschlußflächen auf dem Träger so ausgelegt werden, daß nach dem Anlöten eines Halbleiterbausteins dessen Anschlußhöcker mit den kuppenförmigen Lotauflagen der Anschlußflächen einen zylindrischen Anschluß bilden, der einen möglichst großen Abstand zwischen dem Halfaleitarbaiistein und dem Träger gewährleistet. Dieser Abstand, der etwa 80 bis 120/um betragen sollte, ist erforderlich, damit
VPA 9/731/4011
Klk/The ■■· :--2-
609812/0586
2AA3245
durch Erwärmung bedingte Ausdehnungen eines Halbleiterbausteines zerstörungsfrei erfolgen können. Die Höhen der kuppenförmigen Lotauflagen auf den Anschlußflächen des Trägers sind ausschließlich von der Geometrie der Anschlußflächen abhängig, wobei die Abgrenzung der Anschlußflachen zu den zugehörigen Leiterbahnen hin durch einen quer auf die Leiterbahnen aufgebrachten nicht lötbaren Damm erfolgt. Bereits geringfügige Abweichungen in der Geometrie der Anschlußflächen bewirken derartige Unterschiede in den Höhen der kuppenförmigen Lotauflagen, die eine zuverlässige Kontaktierung der Halbleiterbausteine ausschließen. Mit steigender Anzahl der Anschlußflächen fällt daher bei Dicksehicht-Multichip-Verdrahtungen die Kontaktierausbeute deutlich ab. Dazu sind, durch das geringe Auflösungsvermögen der Siebdrucktechnik, der weiteren Miniaturisierung von Anschlußflächen und Verdrahtung enge Grenzen gesetzt. In Vie le* Fällen werden dadurch teure und aufwendige Mehrlagenverdrahtungen benötigt.
Die zum industriellen Einsatz gelangten Multichip-Verdrahtungen für Halbleiterbausteine mit weichen Anschlußhöckern enthalten daher allenfalls zwei Halbleiterbausteine auf einem mit Kupferstiften versehenen Keramikträger (IBM Journal of Research und Development, Vol. 13, ΪΤυ. 3, Mai 1969, S. 228, Figur 4). Die Verdrahtung auf dem Keramikträg- er ist eine zweiseitige Dickschichtverdrahtung, die durch Drucken von Siebdruckpaste auf die obere und die untere Trägerseite hergestellt T^ird. Die zur Weiterverdrahtung des Trägers benötigten Stifte dienen gleichzeitig als Verbindung zwischen den zwei Verdrahtungslagen.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen einer Multichip-Verdrahtung anzugeben, die eine hohe Packungsdichte und zuverlässige Plip-Chip-Verbindungen ermöglicht.
VPA 9/731/4011 -3-
60 9812/0586
Erfindungsgemäß wird diese Aufgabe bei einem Verfahren der eingangs genannten Art dadurch gelöst, daß auf den Träger eine Haftschicht und eine Ankontaktierschicht aufgedampft oder aufgestäubt v/erden, die gewünschte Struktur der Leiterbahnen, Außenkontakte und Anschlußflächen mit Hilfe einer ersten Photolackmaske durch galvanische Metallabscheidung mit einer Leitschicht und einer Zwischenschicht bedeckt wird, daß auf die Struktur der Leiterbahnen mit Hilfe einer zweiten Photolackmaske eine lotabweisende Schicht galvanisch abgeschieden wird und daß dann die unerwünschten Bereiche der Haftschicht und der Ankontaktierschicht abgeätzt und die Außenkontakte und Anschlußflächen durch selektive stromlose Metallabscheidung mit einer lötfähigen Kontaktschicht bedeckt werden.
Die erfindungsgemäß hergestellte Multichip-Verdrahtung besitzt also Leiterbahnen mit einer lotabweisenden Schicht an der Oberfläche und Außenkontakte sowie Anschlußflächen mii; einer lötfähigen Kontaktschicht an der Oberfläche. Somit können die Außenkontakte und Anschlußflächen im Schwall- oder Tauchbad selektiv mit Lot belegt werden, ohne daß eine Kurzschlußgefahr durch die Bildung von Lotbrücken zwischen den Leiterbahnen entsteht. Die Anschlußflächen zeichnen sich durch exakt reproduzierbare Abmessungen aus. Ihre kuppenförmigen Lotauflagen weisen dadurch nur minimale, die Zuverlässigkeit die Flip-Chip-Kontaktierung nicht beeinträchtigende, Höhenunterschiede auf. Die Zwischenschicht verhindert, daß das Metall der Kontaktschicht in die Leiterschicht diffundiert und bev/irkt somit eine erhöhte Zuverlässigkeit im Dauerbetrieb. Durch das feine Auflösungsvermögen der Dünnfilm-Phototechnik kann die Packungsdichte gegenüber den bekannten Dickschicht-Multichip-Verdrahtungen beträchtlich erhöht werden. Dadurch ergeben sich weitere Vorteile, wie kurze leitnngswege und damit kürzere Zugriffszeiten, geringere Kosten für die Weiterverdrahtung und Senkung der Gehäusekosten.
VPA 9/732/4-011 -4-
609812/0586
Außerdem können sämtliche Halbleiterbausteine in einer Yerdrahtung3ebene auf dem Träger angeordnet werden, wodurch eine leichtere Auswechselbarkeit defekter Halbleiterbausteine erreicht wird.
Vorteilhaft wird die Haftschicht aus Titan und die Ankontaktierschicht au3 Kupfer gebildet. Hierbei zeichnet sich das Titan durch sein\'hohes Haftvermögen und das Kupfer durch seine gute elektrische Leitfähigkeit aus.
Vorzugsweise wird die Leitschicht' aus Kupfer, die Zwischenschicht aus Nickel und die lotabweisende Schicht aus Chrom gebildet. Das Kupfer zeichnet sich hierbei wieder durch seine gute elektrische Leitfähigkeit aus, während das Nickel als Diffusionssperrschicht wirkt und das Chrom neben seiner lotabweisenden Eigenschaft eine hohe Korrosionsbeständigkeit aufweist.
Bei einem bevorzugten Ausführungsbeispiel des erfindungsgemäßen Verfahrens wird die lötfähige Kontaktschicht in einem nach dem Ionenaustauscliprinzip arbeitenden stromlosen Goldbad ohne vorhergehende Maskierung selektik abgeschieden. Gold besitzt eine gute elektrische Leitfähigkeit, eine große Beständigkeit gegen chemische Angriffe und eine leichte Benetzbarkeit durch Lotmaterial. Weiterhin werden in dem stromlosen Goldbad neben den Außenkontakten und Anschlußflächen auch die Planken der Leiterbahnen bis auf den Bereich der lotabweisenden Schicht vergoldet, so daß sämtliche Bereiche der Multichip-Verdrahtung gegen Korrosion geschützt sind.
Im folgenden wird ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens an Hand der Zeichnung näher erläutert. Es zeigt
VPA 9/731/4011 -5-
60S812/0586
Figur 1 einen Ausschnitt der herzustellenden Verdrahtungsstruktur in der Draufsicht,
die Figuren 2 Ms 5 in Schnittbildern die einzelnen Verfahrensschritte bei der Herstellung der Verdrahtungsstruktur gemäß Figur 1 und
Figur 6 die fertiggestellte Verdrahtungsstruktur nach dem Tauchverzinnen der Außenkontakte und Anschlußflächen ebenfalls im Schnitt.
Figur 1 zeigt einen Ausschnitt der herzustellenden Verdrahtungs struktur. Auf der Oberfläche eines Keramikträgers 1 befinden sich ein quadratischer Außenkontakt 2, eine Leiterbahn 3 und eine kreisförmige Anschlußfläche 4. 33er Außenkontakt 1 ist für die Weiterverdrahtung der Multichip-Verdrahtung vorgesehen und die Anschlußfläche 2 zum Anlöten eines Halbleiterbausteines in Flip-Chip-Technik.
Gemäß Figur 2 werden zur Herstellung der in Figur 1 gezeigten Verdrahtungsstruktur auf die Oberfläche des Keraiaikt?;ägers 1 zunächst eine ca, 70 mn dicke Haftschicht 5 aus Titan und darauf eine ca. 700 nm dicke Ankontaktierschicht β aus Kupfer im Vakuum aufgedampft oder aufgestäubt. Ansehliessend wird auf die Ankontaktierschicht 6 eine erste Photo— lackmaske 7 aufgebracht, die ein Negativmuster der in Figur. dargestellten Verdrahtungsstruktur bildet.
Figur 3 zeigt den Träger 1 nach dem Aufbringen einer leitschicht 8 und einer Zwischenschicht 9 auf die freiliegenden Bereiche der Ankontaktierschicht 6. Die Leitschicht 8 be-* steht aus Kupfer und ist ca. 10/am dick, während die Zwischenschicht 9 aus Nickel besteht und ca, 3/um dick ist. Das Aufbringen der Leitschicht 8 und der Zwischenschicht 9 erfolgt galvanisch in einem Kupferbad bzw. in einem ITickelbad, wobei die Ankontaktierschicht 6 jeweils als Kathode geschaltet ist.
VPA 9/731/4011 -6-
6.09 8 1 2/0586
-b-
Gemäß Figur 4 wird nach dem Entfernen der ersten Photolacknaske 7 eine zweite Photolackmasice 10 aufgebracht, die lediglich die in Figur 1 dargestellten Leiterbahnen 3 freiläßt. Die Leiterbahnoberflächen werden dann mit einer ca. 200 nm dicken lotabv/eisenden Schicht 11 aus Chrom bedeckt. Das Aufbringen der lotabweisenden Schicht 11 erfolgt galvanisch in einem Chrombad, wobei die Ankontaktierschicht 6 wieder als Kathode geschaltet ist. Bei einer Variante des erfindungsgemäßen Verfahrens wird die erste Photolackmaske 7 nicht entfernt und die zweite Photolackmaske lediglich auf die Bereiche der Außenkontakte 2 und Anschlußflächen 4 (Fig. 1) aufgebracht.
Figur 5 zeigt den Keramikträger 1 nach der Entfernung der Photolackmaske 10 und dem Abätzen der unerwünschten Bereiche der Haftschicht 5 und der Ankontaktierschicht 6. Nach dem Ätzen werden die Außenkontakte 2 und die Anschlußflächen 4 (Figur 1) durch selektive stromlose Matallabscheidung mit einer lötfähigen Kontaktschicht 12 bedeckt, Die lötfähige Kontaktschicht 12 besteht aus Gold und ist ca. 100 bis 500 nm dick. Das stromlose Aufbringen der lötfähigen Kontaktschicht 12 erfolgt in einem Goldbad, das nach dem lonenaustauschprinzip arbeitet. In diesem Goldbad werden gleichzeitig die Flanken der Verdrahtung^struktur mit einer Goldschicht 13 überzogen. Die aus Chrom bestehende lotabweisende Schicht 11 nimmt im Goldbad kein Gold an.
Figur 6 zeigt die fertiggestellte Multidip-Verdrahtung nach dem Eintauchen des Trägers 1 in ein Tauchbad aus einer Blei-Zinn-Legierung mit 90 fo Blei und 10 <$> Zinn. In dem Tauchbad '■' wird die lötfähige Kontaktschicht 12 mit Lot überzogen, so daß sich auf den Außenkontakten 2 (Figur 1) eine Lotauflage 14 und auf den Anschlußflächen 4 (Figur 1) eine kuppenförmige Lotauflage 15 bildet.
VPA 9/731/4011 -7-
609812/0 5 86
Nach dem vorstehend beschriebenen Verfahren wurden Multichip-Verdrahtungen zum Anlöten von vier Halbleiterbausteinen mit jeweils 22 Anschlußhöckern hergestellt. Bei einem Durchmesser der Anschlußflächen von 150/um schwankte die Höhe sämtlicher kuppenförmigen Lotauflagen zwischen 28 und 31/um. Zum Kontaktieren wurden die vier anzuschließenden Halbleiterbausteine grob auf den Anschlußflächen des Trägers positioniert und anschließend der Träger durch einen Durchlaufofen geschickt. Beim Aufschmelzen des Lotes der Anschlußhöcker der Halbleiterbausteine und der kuppenförmigen Lotauflagen erfolgte durch die Oberflächenspannung der flüssigen Phase eine Selbstjustierung der Halbleiterbausteine. Bei einer Höhe der Anschlußhöcker der Halbleiterbauoteine von 80/um betrug der Abstand zwischen den Halbleiterbausteinen und dem Träger ca. 90/um. Beim nachfolgenden Dauertest unter erheblicher Beanspruchung konnte eine deformative Zerstörung der Verbindungsstellen zwischen den HaIbleiterbausteinen und den Anschlußflächen nicht nachgewiesen v/erden.
4 Patentansprüche
6 Figuren
VPA 9/731/4011 -8-
609812/0 5 86

Claims (4)

  1. Patentansprüche
    ./Terfahren zum Herstellen einer Multichip-Verdrahtung auf einem isolierenden Träger, mit Außenkontakten für die Weiterverdrahtung und Anschlußflächen zum Anlöten von Halbleiterbausteinen in Flip-Chip-Technik, dadurch ge kennzeichnet , daß auf den Träger (1) eine Haftschicht (5) und eine Ankontaktierschicht (6) aufgedampft oder aufgestäubt werden, die gewünschte Struktur
    ■ der Leiterbahnen (3)> Außenkontakte (2) und Anschlußflächen
    (4) mit Hilfe einer ersten Photol©ckmaske (7) durch galvanische Metallabscheidung mit einer Leitschicht (8) und einer Zwischenschicht (9) bedeckt wird, daß auf die Struktur der Leiterbahnen (3) mit Hilfe einer zweiten Photolackmaske (7) eine lotabweisende Schicht (11) galvanisch abgeschieden wird und daß dann die unerwünschten Bereiche der Haftschicht
    (5) und der Ankontaktierschicht (6) abgeätzt und die Außenkontakte (2) und Anschlußflächen (4) durch selektive stromlose Metallabscheidung mit einer lötfähigen Kontaktschicht (12) bedeckt werden.
  2. 2. Verfahren nach Anspruch 1, dadurch g e k e η η zeichnet , daß die Haftschicht (5) aus Titan und die Ankontaktierschicht (6) aus Kupfer gebildet wird.
  3. 3. Verfahren nach Anspruch 1 oder 2, dadurch g e k e η η zeichnet , daß die Leitschicht (8) aus Kupfer, die Zwischenschicht (9) aus Nickel und die lotabweisende Schicht (11) aus Chrom gebildet wird.
  4. 4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß die lötfähige Kontaktschicht (12) in einem nach dem Ionenaustauschprinzip arbeitenden strodosen Goldbad ohne vorhergehende Maskierung selektiv abgeschieden wird.
    VPA 9/731/4011 609812/0586
    3 .
    Leerseite
DE2443245A 1974-09-10 1974-09-10 Verfahren zum herstellen einer multichip-verdrahtung Pending DE2443245A1 (de)

Priority Applications (9)

Application Number Priority Date Filing Date Title
DE2443245A DE2443245A1 (de) 1974-09-10 1974-09-10 Verfahren zum herstellen einer multichip-verdrahtung
GB3527675A GB1472838A (en) 1974-09-10 1975-08-27 Wired substrates for multi-chip circuits
US05/609,688 US4034467A (en) 1974-09-10 1975-09-02 Process for producing a multi-chip wiring arrangement
IT26859/75A IT1044035B (it) 1974-09-10 1975-09-03 Procedimento per fabbricare un cablaggio elettrico multichip
FR7527142A FR2285051A1 (fr) 1974-09-10 1975-09-04 Procede pour realiser un cablage pour pastilles multiples
NL7510565A NL7510565A (nl) 1974-09-10 1975-09-08 Werkwijze voor de vervaardiging van een multichip-bedrading.
CA235,059A CA1039855A (en) 1974-09-10 1975-09-09 Process for producing a multi-chip wiring arrangement
BE159911A BE833268A (fr) 1974-09-10 1975-09-10 Procede pour realiser un cablage pour pastilles multiples
JP50109884A JPS5153492A (de) 1974-09-10 1975-09-10

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2443245A DE2443245A1 (de) 1974-09-10 1974-09-10 Verfahren zum herstellen einer multichip-verdrahtung

Publications (1)

Publication Number Publication Date
DE2443245A1 true DE2443245A1 (de) 1976-03-18

Family

ID=5925314

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2443245A Pending DE2443245A1 (de) 1974-09-10 1974-09-10 Verfahren zum herstellen einer multichip-verdrahtung

Country Status (9)

Country Link
US (1) US4034467A (de)
JP (1) JPS5153492A (de)
BE (1) BE833268A (de)
CA (1) CA1039855A (de)
DE (1) DE2443245A1 (de)
FR (1) FR2285051A1 (de)
GB (1) GB1472838A (de)
IT (1) IT1044035B (de)
NL (1) NL7510565A (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3014041C2 (de) * 1980-04-11 1982-04-08 Braun Ag, 6000 Frankfurt Verfahren zur Aufbringung von elektrisch leitenden Bahnen auf einen Träger aus Isolierstoff
GB2141879B (en) * 1983-06-01 1988-03-09 Ferranti Plc Manufacture of printed circuit boards
US4546283A (en) * 1984-05-04 1985-10-08 The United States Of America As Represented By The Secretary Of The Air Force Conductor structure for thick film electrical device
JPS61196546A (ja) * 1985-02-25 1986-08-30 シーメンス、アクチエンゲゼルシヤフト フイルムキヤリヤ集積回路とその製造方法
US5307980A (en) * 1993-02-10 1994-05-03 Ford Motor Company Solder pad configuration for wave soldering
US6030857A (en) * 1996-03-11 2000-02-29 Micron Technology, Inc. Method for application of spray adhesive to a leadframe for chip bonding
US6259608B1 (en) * 1999-04-05 2001-07-10 Delphi Technologies, Inc. Conductor pattern for surface mount devices and method therefor
JP6225453B2 (ja) * 2012-05-24 2017-11-08 日亜化学工業株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3672986A (en) * 1969-12-19 1972-06-27 Day Co Nv Metallization of insulating substrates
GB1294373A (en) * 1970-03-18 1972-10-25 Ici Ltd Electrodes for electrochemical processes
US3619725A (en) * 1970-04-08 1971-11-09 Rca Corp Electrical fuse link
US3808049A (en) * 1972-06-02 1974-04-30 Microsystems Int Ltd Multi-layer thin-film circuits

Also Published As

Publication number Publication date
IT1044035B (it) 1980-02-29
JPS5153492A (de) 1976-05-11
US4034467A (en) 1977-07-12
GB1472838A (en) 1977-05-11
FR2285051B1 (de) 1980-03-07
BE833268A (fr) 1975-12-31
NL7510565A (nl) 1976-03-12
FR2285051A1 (fr) 1976-04-09
CA1039855A (en) 1978-10-03

Similar Documents

Publication Publication Date Title
DE60033901T2 (de) Verpackung für Halbleitervorrichtung und deren Herstellungsverfahren
DE10148042B4 (de) Elektronisches Bauteil mit einem Kunststoffgehäuse und Komponenten eines höhenstrukturierten metallischen Systemträgers und Verfahren zu deren Herstellung
DE69434160T2 (de) Mit Lötkugeln Verbindensverfahren damit versehen
DE10148120B4 (de) Elektronische Bauteile mit Halbleiterchips und ein Systemträger mit Bauteilpositionen sowie Verfahren zur Herstellung eines Systemträgers
EP1350417B1 (de) Verfahren zur herstellung einer elektronischen baugruppe
WO1996016442A1 (de) Kernmetall-lothöcker für die flip-chip-technik
EP0351581A1 (de) Hochintegrierte Schaltung sowie Verfahren zu deren Herstellung
DE19940633A1 (de) IC-Gehäuse
EP0016925B1 (de) Verfahren zum Aufbringen von Metall auf Metallmuster auf dielektrischen Substraten
EP1716595A2 (de) Halbleiterbauteil mit einem stapel aus halbleiterchips und verfahren zur herstellung desselben
DE3042085A1 (de) Halbleiterplaettchen-montageaufbau und verfahren zu seiner herstellung
DE10158809B4 (de) Herstellungsverfahren für eine Leiterbahn auf einem Substrat und eine entsprechende Leiterbahn
DE4133598C2 (de) Anordnung mit einem auf einem Substrat oberflächenmontierten Chip mit einer integrierten Schaltung und Verfahren zu seiner Herstellung
DE102004041088A1 (de) Halbleiterbauteil in Flachleitertechnik mit einem Halbleiterchip
DE10059176C2 (de) Zwischenträger für ein Halbleitermodul, unter Verwendung eines derartigen Zwischenträgers hergestelltes Halbleitermodul sowie Verfahren zur Herstellung eines derartigen Halbleitermoduls
DE2443245A1 (de) Verfahren zum herstellen einer multichip-verdrahtung
EP0152557B1 (de) Halbleiterbauelement mit höckerartigen, metallischen Anschlusskontakten und Mehrlagenverdrahtung
DE4446471A1 (de) Chipkontaktierungsverfahren und damit hergestellte elektronische Schaltung
DE4415375A1 (de) Filmträger und Verfahren zu dessen Herstellung
DE10239081B4 (de) Verfahren zur Herstellung einer Halbleitereinrichtung
DE10029269B4 (de) Verfahren zur Herstellung eines elektronischen Bauteiles aus gehäusebildenden Substraten
DE112017006956B4 (de) Verfahren zur Herstellung einer Leistungshalbleitervorrichtung und Leistungshalbleitervorrichtung
EP0484756A2 (de) Widerstandsanordnung in SMD-Bauweise
DE19830158A1 (de) Zwischenträgersubstrat mit hoher Verdrahtungsdichte für elektronische Bauelemente
DE102019129971A1 (de) Verfahren zum Auflöten eines Bauelements auf eine Leiterplatte, Elektronikeinheit und Feldgerät der Automatisierungstechnik

Legal Events

Date Code Title Description
OHW Rejection