DE10239081B4 - Verfahren zur Herstellung einer Halbleitereinrichtung - Google Patents
Verfahren zur Herstellung einer Halbleitereinrichtung Download PDFInfo
- Publication number
- DE10239081B4 DE10239081B4 DE10239081A DE10239081A DE10239081B4 DE 10239081 B4 DE10239081 B4 DE 10239081B4 DE 10239081 A DE10239081 A DE 10239081A DE 10239081 A DE10239081 A DE 10239081A DE 10239081 B4 DE10239081 B4 DE 10239081B4
- Authority
- DE
- Germany
- Prior art keywords
- solder
- layer
- conductor track
- track plane
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0231—Manufacturing methods of the redistribution layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05155—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05655—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
- H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
- H01L2224/13008—Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1405—Shape
- H01L2224/14051—Bump connectors having different shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01075—Rhenium [Re]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
- H01L2924/15747—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Abstract
Verfahren
zur Herstellung einer Halbleitereinrichtung mit den Schritten:
Aufbringen einer Leiterbahnebene (11, 12) auf ein Halbleitersubstrat (10);
Strukturieren der Leiterbahnebene (11, 12); und
Aufbringen einer Lotschicht (13) auf der strukturierten Leiterbahnebene (11, 12), derart, daß die Lotschicht (13) die Struktur der Leiterbahnebene (11, 12) annimmt;
wobei die Lotschicht (13) in einem Tauchlötprozess aufgebracht wird, in welchem die mit der strukturierten Leiterbahnebene (11, 12) versehene Oberseite des Halbleitersubstrats (10) nach unten weisend in ein Lotbad eingetaucht wird; und
wobei das Halbleitersubstrat (10) nicht unmittelbar in das Lötbad eingetaucht wird;
wobei beim Aufbringen der Lotschicht (13) sowohl Lotbahnen als auch Lotkugeln (30) zur Kontaktierung von weiteren Halbleitereinrichtungen und/oder einer Leiterplatte in vertikaler Richtung im gleichen Prozessschritt gebildet werden,
wobei nach dem Aufbringen der Lotschicht (13) ein nicht leitfähiger Kunststoff derart aufgebracht wird, daß die Spitzen der Lotkugeln (30) zur vertikalen Kontaktierung aus dem Kunststoff herausragen...
Aufbringen einer Leiterbahnebene (11, 12) auf ein Halbleitersubstrat (10);
Strukturieren der Leiterbahnebene (11, 12); und
Aufbringen einer Lotschicht (13) auf der strukturierten Leiterbahnebene (11, 12), derart, daß die Lotschicht (13) die Struktur der Leiterbahnebene (11, 12) annimmt;
wobei die Lotschicht (13) in einem Tauchlötprozess aufgebracht wird, in welchem die mit der strukturierten Leiterbahnebene (11, 12) versehene Oberseite des Halbleitersubstrats (10) nach unten weisend in ein Lotbad eingetaucht wird; und
wobei das Halbleitersubstrat (10) nicht unmittelbar in das Lötbad eingetaucht wird;
wobei beim Aufbringen der Lotschicht (13) sowohl Lotbahnen als auch Lotkugeln (30) zur Kontaktierung von weiteren Halbleitereinrichtungen und/oder einer Leiterplatte in vertikaler Richtung im gleichen Prozessschritt gebildet werden,
wobei nach dem Aufbringen der Lotschicht (13) ein nicht leitfähiger Kunststoff derart aufgebracht wird, daß die Spitzen der Lotkugeln (30) zur vertikalen Kontaktierung aus dem Kunststoff herausragen...
Description
- Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitereinrichtung.
- Die
DE 36 39 604 A1 beschreibt ein Verfahren zum Herstellen lotverstärkter Leiterbahnen. Auf ein Leiterbahnnetzwerk aus Aluminium wird eine Oxidschicht und ein Fotolack aufgebracht. Der Fotolack wird belichtet und entwickelt und die Oxidschicht am Ort der Leiterbahnen weggeätzt. Die freigelegten Leiterbahnen werden chemisch verzinnt. Die entwickelte, gehärtete Fotoleitschicht dient als Lötstoppmaske. - Aus der
DE 197 12 219 A1 ist ein Verfahren zum Herstellen von Lothöckern bekannt. Auf einem Substrat wird eine vom Lot benetzbare Kontaktschicht und auf dieser Kontaktschicht eine nicht benetzbare oxidierbare Lotstoppschicht aufgebracht. Im Übergangsbereich zwischen der Lotstoppschicht und der Kontaktschicht entsteht ein Saum aus einer von Lot nicht benetzbaren Oxidschicht. - Aus der
DE 40 22 545 A1 ist ein Verfahren zum Aufbringen von Lötkontaktstellen auf einem Halbleiterchip mittels Tauchlötens beschrieben. - Halbleitereinrichtungen werden üblicherweise entweder über ein Interposer-Substrat in einem BGA (Ball Grid Array) auf einer Leiterplatte angeschlossen oder aber die Halbleitereinrichtung wird direkt als WLP/CSP (Wafer Level Package/Chip Size Package) auf der Leiterplatte angeschlossen.
- Bei einer herkömmlichen BGA-Anordnung gemäß
4 ist eine Halbleitereinrichtung10 über Lotkügelchen30 und eine mechanische Verbindungseinrichtung31 mit einem Interposer- Substrat32 bzw. einem Sockel verbunden. Zum Schutz der Halblei tereinrichtung10 ist diese von einer Ummantelung33 umgeben. Zur elektrischen Kontaktierung des Interposer-Substrats32 an eine Leiterplatte34 dienen wiederum Lotkügelchen30 . Wie in4 durch die Vergrößerungsprojektion in dem großen Oval verdeutlicht, erfolgt die Kontaktierung bzw. die Umverdrahtung in bzw. auf dem Interposer-Substrat32 durch Leiterbahnen35 , beispielsweise aus Kupfer, welche in der Regel eine Breite von mehr als 100 μm und eine Höhe bzw. Stärke von mehr als 20 μm bei der veranschaulichten Leiterplatten-Technologie aufweisen. Dadurch wird eine gute elektrische Anbindung mit niedrigem Leiterbahnwiderstand gewährleistet, wobei jedoch ein hohes Bauvolumen bzw. eine große Außenabmessung der Anordnung resultiert. - In
5 ist dagegen eine herkömmliche WLP/CSP-Anordnung gezeigt. In diesem Fall wird die Halbleitereinrichtung10 bzw. der Halbleiterchip über Lotkügelchen30 direkt mit der Leiterplatte34 verbunden. Wie in4 wird auch in5 eine Ausschnittsvergrößerung durch das große Oval verdeutlicht, in welcher die Halbleitereinrichtung10 bzw. der Chip mit untenliegenden elektrischen Anschluß- bzw. Kontakteinrichtungen12 dargestellt ist. Diese Kontakt- bzw. Umverdrahtungseinrichtungen12 weisen im allgemeinen eine Breite von mehr als 20 μm und eine Höhe von etwa 2 bis 4 μm auf, welche in Dünnschicht-Technologie aufgebracht werden. - Obwohl die Anordnung gemäß
5 einen kompakteren Aufbau ohne das zusätzliche Interposer-Substrat zuläßt, besteht bei dieser Anordnung ein Nachteil darin, daß die Leitfähigkeit der Umverdrahtungseinrichtung der WLP/CSP um einen Faktor 5 bis 10 niedriger als die Leitfähigkeit eines herkömmlichen BGAs mit Interposer gemäß4 ist. Der Widerstand der Umverdrahtungseinrichtung ist im Vergleich zur BGA-Alternative bei einer WLP-Anordnung hoch, weshalb die Leistungsfähigkeit der Anordnung bzw. des Packages insbesondere bei Hochfrequenzanwendungen begrenzt ist. - In
6 ist der Querschnitt einer herkömmlich hergestellten Halbleitereinrichtung mit Kontakt- bzw. Umverdrahtungseinrichtung dargestellt. Auf einem Halbleitersubstrat10 eines Chips bzw. Wafers ist zunächst eine Trägerschicht11 , vorzugsweise aus Titan oder einer Titanverbindung, aufgebracht, an welche sich eine leitfähige Schicht12 bzw. Leiterbahnebene anschließt, die beispielsweise Kupfer aufweist. Auf die leitfähige Schicht12 folgt eine Barriereschicht40 , die insbesondere Nickel aufweist und das Eindiffundieren von Metall-Atomen, beispielsweise Gold, einer Schutzschicht41 , welche darüber aufgebracht ist, in die leitfähige Schicht12 , z.B. aus Kupfer, zu verhindern. - Eine solche von oben geschützte Leiterbahneinrichtung z.B. als Kontakt- bzw. Umverdrahtungseinrichtung auf einer Halbleitereinrichtung
10 wird durch verschiedene Herstellungsschritte mit Sputter- und/oder elektrochemischen Abscheidungsprozessen aufgebracht und durch einen Ätzprozess mit einer photochemisch strukturierten Photomaske strukturiert. Die Höhe einer solchen Schichtfolge beträgt beispielsweise etwa 4 bis 6 μm. Nachteile bei einer solchen Anordnung sind neben den multiplen Schichtgenerations-Prozessen, welche einen Zeitaufwand und damit Kosten verursachen, auch darin begründet, daß die Seitenwände der Schichtanordnung auf dem Halbleitersubstrat10 nicht geschützt sind und damit insbesondere elektrochemischer Korrosion ausgesetzt sind. Vor allem die seitlich freiliegende leitfähige Schicht12 , vorzugsweise aus Kupfer, ist der Korrosion ausgesetzt, wobei die einzelnen Schichten ein galvanochemisches Element bilden, das zu ungewünschten chemischen Reaktionen neigen kann. - Die notwendigen Schichten und Verfahrensschritte für die Herstellung einer solchen Anschluß- bzw. Umverdrahtungseinrichtung sind in der Regel Aufsputtern einer Haft- bzw. Trägerschicht
11 , Aufsputtern einer Kupfer-Trägerschicht (nicht dargestellt), Durchführen eines Photolithographie-Prozesses zur Strukturierung der aufgesputterten Metallisierungen11 , Abscheiden einer Kupfer-Leiterbahnschicht12 , Abscheiden einer Nickelschicht als Barriere- bzw. Pufferschicht40 , Abscheiden einer Goldschicht41 als Schutz und schließlich Entfernen der strukturierten Photomaske und Ätzen der Trägerschicht in Bereichen, in denen zuvor die strukturierte Photomaske vorgesehen war. - In einer solchen Schichtfolge wird die Leitfähigkeit durch die abgeschiedene bzw. plattierte Kupferschicht
12 bestimmt. Eine Verbesserung der Leitfähigkeit bedeutet Steigern der Abscheidungs- bzw. Plattierungszeit, welche direkt mit den Prozess- bzw. Herstellungskosten einhergeht. Um die gleiche hohe Leitfähigkeit wie bei einer BGA-Anbindung gemäß4 zu realisieren, die einen Interposer32 bzw. Sockel aufweist, wären die Abscheidungs- bzw. Plattierungskosten für eine gemäß6 bzw.5 verdeutlichte CSP/WLP-Anschluß- bzw. Umverdrahtungseinrichtung nicht ökonomisch. - Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Halbleitereinrichtung bereitzustellen, welche Anschluß- bzw. Umverdrahtungseinrichtungen mit einer guten d.h. hohen Leitfähigkeit vorsieht, die kostengünstig herstellbar sind und kleine Gesamtabmessungen der Anordnung vorsehen.
- Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Verfahren zur Herstellung einer Halbleitereinrichtung
- Die der vorliegenden Erfindung zugrunde liegende Idee besteht im wesentlichen darin, eine hohe Leitfähigkeit durch Vergrößern des Leitungsquerschnitts durch Aufbringen einer Lotschicht über Anschluß- bzw. Umverdrahtungseinrichtungen bzw. Leitungen, ohne einen kostenaufwendigen Plattierungs- bzw. Abscheidungsschritt zur Steigerung der Kupferdicke bzw. des leitenden Querschnitts vorzusehen.
- In der vorliegenden Erfindung wird das eingangs erwähnte Problem insbesondere dadurch gelöst, daß auf einem Halbleitersubstrat, welches eine strukturierte Leiterbahnebene darauf aufweist, eine strukturierte Lotschicht auf der strukturierten Leiterbahnebene zum Vergrößern des leitfähigen Querschnitts aufgebracht wird.
- Erfindungsgemäß wird die Lotschicht in einem Tauchlötprozeß aufgebracht, in welchem die mit der strukturierten Leiterbahnebene versehene Oberseite des Halbleitersubstrats in ein Lotbad eingetaucht wird.
- Beim Aufbringen der Lotschicht werden sowohl Lotbahnen als auch Lot kugeln zur Kontaktierung von weiteren Halbleitereinrichtungen und/oder einer Leiterplatte in vertikaler Richtung im gleichen Prozeßschritt gebildet.
- Nach dem Aufbringen der strukturierten Lotschicht wird ein nichtleitfähiger Kunststoff, vorzugsweise ein Polymer, derart aufgebracht, daß die Spitzen der Lotkugeln zur vertikalen Kontaktierung aus dem Kunststoff herausragen, wobei sonstige Lotstrukturen überdeckt werden.
- In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Erfindungsgegenstandes.
- Gemäß einer bevorzugten Weiterbildung wird die Leiterbahnebene in einem Sputter-Prozess aufgebracht.
- Gemäß einer weiteren bevorzugten Weiterbildung weist die Leiterbahnebene, welche aufgebracht wird, ein Metall, vorzugsweise Kupfer und/oder Aluminium, auf.
- Gemäß einer weiteren bevorzugten Weiterbildung wird die Leiterbahnebene in einem photolithograpischen Prozess strukturiert.
- Gemäß einer weiteren bevorzugten Weiterbildung sieht die strukturierte Leiterbahnebene auf dem Halbleitersubstrat eine Träger- bzw. Barriereschicht vor, die vorzugsweise Titan aufweist und wie die Leiterbahnebene strukturiert wird.
- Gemäß einer weiteren bevorzugten Weiterbildung wird die strukturierte Lotschicht in einem Print-Prozess aufgebracht und durch Wiederverflüssigen bzw. Reflow des Lots in vorbestimmter Weise verteilt.
- Gemäß einer weiteren bevorzugten Weiterbildung wird vor dem Aufbringen der Lotschicht eine Lotstoppeinrichtung selektiv über vorbestimmten Abschnitten der Anordnung aufgebracht.
- Gemäß einer weiteren bevorzugten Weiterbildung werden Seitenwände der strukturierten Leiterbahnebene und/oder der Träger- bzw. Barriereschicht mit Lot benetzt.
- Gemäß einer weiteren bevorzugten Weiterbildung wird das aufgebrachte Polymer erst bei dem oder nach dem elektrischen Kontaktieren mit einer weiteren Halbleitereinrichtung und/oder einer Leiterplatte in vertikaler Richtung ausgehärtet.
- Gemäß einer weiteren bevorzugten Weiterbildung wird das Polymer in einem Print-Prozess aufgebracht.
- Gemäß einer weiteren bevorzugten Weiterbildung wird die leitfähige Leiterbahnebene in einem Print- bzw. Präge-Prozess mit einer hochreaktiven Substanz, welche zumindest ein Edelmetall, wie vorzugsweise Platin oder Palladium, aufweist, auf dem Halbleitersubstrat und/oder Kontakteinrichtungen wie Bondpads gebildet.
- Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
- Es zeigen:
-
1 den Querschnitt einer gemäß einer Ausführungsform der vorliegenden Erfindung hergestellten Halbleitereinrichtung; -
2 eine Draufsicht eines Ausschnitts zur Erläuterung einer Ausführungsform der vorliegenden Erfindung; -
3 eine Querschnittsansicht der Vorrichtung gemäß2 ; -
4 den Querschnitt einer üblichen Halbleitereinrichtung mit einer Vergrößerungsprojektion; -
5 den Querschnitt einer bekannten Halbleitervorrichtung mit einer Vergrößerungsprojektion; und -
6 den Querschnitt einer nach einem üblichen Verfahren hergestellten Halbleitervorrichtung. - In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
-
1 zeigt den Querschnitt einer gemäß einer Ausführungsform der vorliegenden Erfindung hergestellten Halbleitervorrichtung. - In
1 ist ein Halbleitersubstrat10 dargestellt, auf welches, vorzugsweise in einem Sputter-Prozess, eine Trägerschicht11 vorzugsweise aus einem Metall, wie beispielsweise Titan, aufgebracht ist. Eine weitere Metallisierung12 , die ebenfalls vorzugsweise aufgesputtert wird, beispielsweise aus einem leitfähigen Material, wie Kupfer und/oder Aluminium, schließt sich an die Trägerschicht11 an. In einem photolithographischen Verfahrensschritt wird daraufhin durch Aufbringen und Belichten eines Photolacks eine strukturierte Photomaske gebildet, und in einem darauffolgenden Ätzschritt wird die aufgebrachten Metallisierungsschichten11 und12 strukturiert. Daran schließt sich das Entfernen des Photolackmusters bzw. der Photolackmaske und eine Trägerschicht-Ätzung an. - Bevor nun zur Vergrößerung des leitenden Querschnitts der strukturierten, leitfähigen Schicht
12 bzw. der Leiterbahnebene11 ,12 eine Lotschicht13 aufgebracht wird, ist es z.B. möglich, eine Lötstoppeinrichtung bzw. -schicht (nicht dargestellt) selektiv aufzubringen, um vorbestimmte Abschnitte auf der strukturierten Leiterbahnebene11 ,12 freizuhalten. - Um das Lot
13 aufzubringen ist eine Benetzung der strukturierten Leiter bahnebene12 in einem Lot- bzw. Lötbad vorgesehen. Hierzu wird das Halbleitersubstrat10 mit der strukturierten Leiterbahnebene12 und/oder der wie die strukturierte Leiterbahnebene12 strukturierte Trägerschicht11 vorzugsweise mit der metallisierten Seite nach unten in ein Lötbad eingetaucht. Die nicht mit einer Lötstoppeinrichtung (nicht dargestellt) bzw. Lötstoppschicht versehenen Abschnitte der strukturierten Leiterbahnebene12 werden daraufhin mit Lot13 benetzt, wobei das Volumen des benetzenden Lots13 von der gewählten Oberflächenspannung des Lots im flüssigen Zustand und der Leiterbahnstrukturabmessung abhängt. Vorzugsweise taucht nur die strukturierte Leiterbahnebene12 und/oder die ebenso strukturierte Trägerschicht11 in das heiße, flüssige Lot ein, wobei das Halbleitersubstrat10 nicht unmittelbar in das Lötbad eingetaucht wird. -
2 zeigt eine Draufsicht eines Ausschnitts zur Erläuterung einer Ausführungsform der vorliegenden Erfindung. - In
2 ist ein mit Lot13 benetzter Leiterbahnabschnitt17 und eine ebenfalls mit Lot13 benetzte Anschluß- bzw. Verbindungseinrichtung18 auf dem Halbleitersubstrat10 dargestellt. - Vorzugsweise weist das Lot in flüssigem Zustand beispielsweise beim Reflow-Prozeß eine Oberflächenspannung auf, welche so gewählt ist, daß die Höhe
14 ,24 einer lotbenetzten, Leiterbahnstruktur11 ,12 in etwa der halben Strukturbreite15 ,25 der Leiterbahnstruktur entspricht. Das Lot13 überdeckt bzw. benetzt die Seitenwände16 der strukturierten Leiterbahnebene11 ,12 und vorzugsweise auch der Trägerschicht11 . Somit sind diese Seitenwände16 gegen elektrochemische Korrosion durch das Lot geschützt. - Die vertikale Loterstreckung
14 beläuft sich über einer Leiterbahnstruktur17 der Leiterbahnebene12 an die benötigte Leitfähigkeit anpaßbar vorzugsweise im Bereich zwischen 10 bis 25 μm bei einer variablen Strukturbreite des Leiterbahnabschnitts17 der Leiterbahnebene12 von z.B. etwa 20 bis 50 μm. Die Lotstrukturhöhe24 bzw. vertikale Loterstreckung auf einer Anschluß- bzw. Verbindungseinrichtung18 der Leiterbahnebene11 ,12 ist ebenfalls an die benötigte Leitfähigkeit anpaßbar und beläuft sich vorzugsweise auf etwa 150 bis 300 μm und die Lotstrukturbreite25 bzw. horizontale Loterstreckung auf einer Anschluß- bzw. Verbindungseinrichtung18 der Leiterbahnebene12 z.B. auf etwa 300 bis 600 μm. - In
3 ist die Anordnung gemäß2 im Querschnitt verdeutlicht. Auf dem Halbleitersubstrat10 ist sowohl im Leiterbahnabschnitt17 als auch im Anschluß- bzw. Verbindungseinrichtungsabschnitt18 eine Benetzung mit Lot13 vorgesehen. Aufgrund der größeren horizontalen Erstreckung der Anschlußeinrichtung18 , wie in2 dargestellt, resultiert gemäß3 im Bereich der vertikalen Kontaktierungseinrichtung18 , welche zum Anbinden weiterer Halbleitereinrichtungen und/oder einer Leiterplatte vorgesehen ist, auch eine höhere vertikale Erstreckung des Lotes in diesem Abschnitt. - Eine erfindungsgemäße Halbleitervorrichtung, beispielsweise gemäß
1 , ist zusätzlch mit einem auf Wafer-Ebene aufgebrachten Füll-Polymer versehen, welches in einem Print- oder Verteilungsprozess nach dem Reflow des Lots aufgebracht wird und dabei vorzugsweise die in ihrer vertikalen Erstreckung kürzeren Lotstrukturen, wie beispielsweise die mit Lot benetzten Leiterbahnabschnitte17 , auf den Umverdrahtungseinrichtungen12 einkapseln und die Lotkugeln, welche insbesondere für eine vertikale Kontaktierung vorgesehen sind, einbetten, ohne sie zu überdecken, so daß die Lotkugelspitze über das Füllmaterial hinausragt. Diese Fülleinrichtung wird dann während des Wiederverflüssigens der Lotkugeln zur vertikalen Kontaktierung weiterer Halbleitereinrichtungen und/oder einer Leiterplatte aktiviert und haftet somit an der zusätzlichen Halbleitereinrichtung und/oder der Leiterplatte, wodurch eine feste mechanische Verbindung zwischen beispielsweise der Leiterplatte und dem Chip sichergestellt wird. - Anstatt die Trägerschicht
11 und/oder die Leiterbahnebene12 aufzusputtern, können die Verbindungseinrichtungen bzw. -abschnitte18 (Bondpads), z.B. aus Aluminium, und die Passivierung des Halbleiterchips gleichzeitig durch Drucken oder Aufprägen von Chemikalien, welche hochreaktive Komponenten mit Edelmetallen, wie Pt oder Pd, aufweisen, aktiviert werden. Die auf diese Weise erzeugte Struktur sowohl über dem Aluminium eines Bondpads als auch über der Passivierung des Halbleitersubstrats wird von Lot benetzt. Bei diesem Verfahren ist die aufgebrachte Trägermetallisierung sehr dünn, wobei die kostenintensiven photolithographischen Schritte, welche zum Strukturieren der Trägermetallisierungsleiterbahnen erforderlich sind, vermieden werden. - Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise modifizierbar.
- Obwohl in den Ausführungsbeispielen konkrete Abmessungsvorschläge für Leiterbahnstrukturen bzw. Kontaktierungseinrichtungen unterbreitet wurden, sind sowohl größere als auch kleinere Strukturen denkbar. Darüber hinaus sind die angedachten Materialien z.B. für die Leiterbahnebene bzw. die eventuell vorhandene Trägerschicht beispielhaft zu verstehen.
-
- 10
- Halbleitersubstrat bzw. HL-Wafer oder HL-Chip
- 11
- Trägerschicht bzw. Barriereschicht, z.B. Titan aufweisend
- 12
- leitfähige Schicht, insbesondere Leiterbahnebene
- 13
- Lotschicht, insbesondere Leiterbahn
- 14
- Lotstrukturhöhe bzw. vertikale Loterstreckung auf einem
- Leiterbahnabschnitt der Leiterbahnebene
- 15
- Lotstrukturbreite bzw. horizontale Loterstreckung auf
- einem Leiterbahnabschnitt der Leiterbahnebene
- 16
- Seitenwand der Leiterbahnebene
- 17
- Leiterbahnabschnitt der Leiterbahnebene
- 18
- Anschluss- bzw. Verbindungseinrichtung der Leiterbahnebene
- 24
- Lotstrukturhöhe bzw. vertikale Loterstreckung auf einer
- Anschluss- bzw. Verbindungseinrichtung der Leiterbahnebene
- 25
- Lotstrukturbreite bzw. horizontale Loterstreckung auf einer Anschluss- bzw. Verbindungseinrichtung der Leiterbahnebene
- 30
- Lotkügelchen (solder bump)
- 31
- mechanische Chipanbindung
- 32
- Interposersubstrat
- 33
- Chipummantelung
- 34
- Leiterplatte
- 35
- Leiterbahn auf Interposersubstrat mit Durchkontaktierung
- 40
- Barriereschicht, vorzugsweise mit Ni
- 41
- Schutzschicht, z.B. aus Au
Claims (10)
- Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten: Aufbringen einer Leiterbahnebene (
11 ,12 ) auf ein Halbleitersubstrat (10 ); Strukturieren der Leiterbahnebene (11 ,12 ); und Aufbringen einer Lotschicht (13 ) auf der strukturierten Leiterbahnebene (11 ,12 ), derart, daß die Lotschicht (13 ) die Struktur der Leiterbahnebene (11 ,12 ) annimmt; wobei die Lotschicht (13 ) in einem Tauchlötprozess aufgebracht wird, in welchem die mit der strukturierten Leiterbahnebene (11 ,12 ) versehene Oberseite des Halbleitersubstrats (10 ) nach unten weisend in ein Lotbad eingetaucht wird; und wobei das Halbleitersubstrat (10 ) nicht unmittelbar in das Lötbad eingetaucht wird; wobei beim Aufbringen der Lotschicht (13 ) sowohl Lotbahnen als auch Lotkugeln (30 ) zur Kontaktierung von weiteren Halbleitereinrichtungen und/oder einer Leiterplatte in vertikaler Richtung im gleichen Prozessschritt gebildet werden, wobei nach dem Aufbringen der Lotschicht (13 ) ein nicht leitfähiger Kunststoff derart aufgebracht wird, daß die Spitzen der Lotkugeln (30 ) zur vertikalen Kontaktierung aus dem Kunststoff herausragen und wobei sonstige Lotstrukturen überdeckt werden. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Leiterbahnebene (
11 ,12 ) in einem Sputterprozess oder in einem außenstromlosen Abscheidungsprozess aufgebracht wird. - Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Leiterbahnebene (
12 ), welche aufgebracht wird, ein Metall, vorzugsweise Kupfer und/oder Nickel und/oder Aluminium, aufweist. - Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Leiterbahnebene (
11 ,12 ) mit Hilfe eines photolithographischen Prozesses strukturiert wird. - Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß auf dem Halbleitersubstrat (
10 ) eine Trägerschicht (11 ) aufgebracht wird, die vorzugsweise Titan aufweist, und wie die Leiterbahnebene (12 ) strukturiert wird. - Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß nach dem Strukturieren der Leiterbahnebene (
11 ,12 ) und vor dem Aufbringen der Lotschicht (13 ) eine Lotstoppschicht selektiv auf vorbestimmten Abschnitten der Anordnung aufgebracht wird. - Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß Seitenwände (
16 ) der strukturierten Leiterbahnebene (11 ,12 ) und/oder der Trägerschicht (11 ) mit Lot benetzt werden. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das aufgebrachte Polymer erst bei dem oder nach dem elektrischen Kontaktieren mit einer weiteren Halbleitereinrichtung und/oder einer Leiterplatte in vertikaler Richtung ausgehärtet wird.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Polymer in einem Printprozess aufgebracht wird.
- Verfahren nach einem der Ansprüche 1 oder 6 bis 9 dadurch gekennzeichnet, daß die leitfähige Leiterbahnebene (
12 ) in einem Print- bzw. Prägeprozess mit einer hochreaktiven Substanz, welche zumindest ein Edelmetall, wie vorzugsweise Platin oder Palladium, aufweist, auf dem Halbleitersubstrat (10 ) und/oder Kontakteinrichtungen wie Bondpads gebildet wird.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10239081A DE10239081B4 (de) | 2002-08-26 | 2002-08-26 | Verfahren zur Herstellung einer Halbleitereinrichtung |
US10/634,242 US6905954B2 (en) | 2002-08-26 | 2003-08-05 | Method for producing a semiconductor device and corresponding semiconductor device |
SG200304497A SG129252A1 (en) | 2002-08-26 | 2003-08-25 | Method for producing a semiconductor device and corresponding semiconductor device |
CNB031553052A CN1245751C (zh) | 2002-08-26 | 2003-08-26 | 生产半导体器件的方法及相应的半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10239081A DE10239081B4 (de) | 2002-08-26 | 2002-08-26 | Verfahren zur Herstellung einer Halbleitereinrichtung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10239081A1 DE10239081A1 (de) | 2004-03-11 |
DE10239081B4 true DE10239081B4 (de) | 2007-12-20 |
Family
ID=31501954
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10239081A Expired - Fee Related DE10239081B4 (de) | 2002-08-26 | 2002-08-26 | Verfahren zur Herstellung einer Halbleitereinrichtung |
Country Status (4)
Country | Link |
---|---|
US (1) | US6905954B2 (de) |
CN (1) | CN1245751C (de) |
DE (1) | DE10239081B4 (de) |
SG (1) | SG129252A1 (de) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7969022B1 (en) * | 2007-03-21 | 2011-06-28 | Marvell International Ltd. | Die-to-die wire-bonding |
US8097497B2 (en) * | 2007-03-30 | 2012-01-17 | Xerox Corporation | Inkjet printed wirebonds, encapsulant and shielding |
JP4986738B2 (ja) * | 2007-06-27 | 2012-07-25 | 新光電気工業株式会社 | 半導体パッケージおよびこれを用いた半導体装置 |
US7960845B2 (en) | 2008-01-03 | 2011-06-14 | Linear Technology Corporation | Flexible contactless wire bonding structure and methodology for semiconductor device |
US7902665B2 (en) * | 2008-09-02 | 2011-03-08 | Linear Technology Corporation | Semiconductor device having a suspended isolating interconnect |
CN101810063B (zh) * | 2008-09-30 | 2012-10-10 | 揖斐电株式会社 | 多层印刷线路板以及多层印刷线路板的制造方法 |
CN102263085B (zh) * | 2010-05-24 | 2014-04-16 | 日月光半导体制造股份有限公司 | 封装结构以及封装工艺 |
CN104347534B (zh) * | 2013-08-05 | 2017-05-24 | 中芯国际集成电路制造(上海)有限公司 | 倒装芯片的封装方法和封装基板 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3639604A1 (de) * | 1986-11-20 | 1988-05-26 | Bbc Brown Boveri & Cie | Verfahren zur herstellung lotverstaerkter leiterbahnen |
JPH01257340A (ja) * | 1988-04-06 | 1989-10-13 | Nec Corp | ボンディング用ヒーターチップ |
DE4022545A1 (de) * | 1990-07-16 | 1992-01-23 | Siemens Ag | Verfahren zum aufbringen von loetkontaktstellen auf eine kontaktschicht eines halbleiterchips |
DE69500388T2 (de) * | 1994-04-01 | 1997-10-23 | At & T Corp | Filmschaltungs-Metallsystem zur Verwendung in IC-Bauteilen mit Kontakthöckern |
DE19712219A1 (de) * | 1997-03-24 | 1998-10-01 | Bosch Gmbh Robert | Verfahren zur Herstellung von Lothöckern definierter Größe |
DE19809073A1 (de) * | 1998-03-04 | 1999-09-16 | Orga Kartensysteme Gmbh | Chipmodul und Verfahren zur Herstellung einer Chipkarte |
JP2000100821A (ja) * | 1998-09-28 | 2000-04-07 | Nec Corp | 半導体装置およびその製造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE6950038U (de) | 1969-12-27 | 1970-06-11 | Joseph K Dipl Ing Damen | Doppelrampe zur unterbringung von 2 kraftwagen in einer garage uebereinander. |
JP4237325B2 (ja) * | 1999-03-11 | 2009-03-11 | 株式会社東芝 | 半導体素子およびその製造方法 |
JP3813402B2 (ja) | 2000-01-31 | 2006-08-23 | 新光電気工業株式会社 | 半導体装置の製造方法 |
JP2001319994A (ja) | 2000-02-29 | 2001-11-16 | Allied Material Corp | 半導体パッケージとその製造方法 |
JP2002009099A (ja) | 2000-06-26 | 2002-01-11 | Nec Kansai Ltd | 転写バンプ基板およびバンプ転写方法 |
US6767819B2 (en) * | 2001-09-12 | 2004-07-27 | Dow Corning Corporation | Apparatus with compliant electrical terminals, and methods for forming same |
DE10146353B4 (de) * | 2001-09-20 | 2007-08-16 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer Lötperle und Lötperlenstruktur |
US6696356B2 (en) * | 2001-12-31 | 2004-02-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of making a bump on a substrate without ribbon residue |
US6617696B1 (en) * | 2002-03-14 | 2003-09-09 | Fairchild Semiconductor Corporation | Supporting control gate connection on a package using additional bumps |
US6774026B1 (en) * | 2002-06-20 | 2004-08-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and method for low-stress concentration solder bumps |
-
2002
- 2002-08-26 DE DE10239081A patent/DE10239081B4/de not_active Expired - Fee Related
-
2003
- 2003-08-05 US US10/634,242 patent/US6905954B2/en not_active Expired - Fee Related
- 2003-08-25 SG SG200304497A patent/SG129252A1/en unknown
- 2003-08-26 CN CNB031553052A patent/CN1245751C/zh not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3639604A1 (de) * | 1986-11-20 | 1988-05-26 | Bbc Brown Boveri & Cie | Verfahren zur herstellung lotverstaerkter leiterbahnen |
JPH01257340A (ja) * | 1988-04-06 | 1989-10-13 | Nec Corp | ボンディング用ヒーターチップ |
DE4022545A1 (de) * | 1990-07-16 | 1992-01-23 | Siemens Ag | Verfahren zum aufbringen von loetkontaktstellen auf eine kontaktschicht eines halbleiterchips |
DE69500388T2 (de) * | 1994-04-01 | 1997-10-23 | At & T Corp | Filmschaltungs-Metallsystem zur Verwendung in IC-Bauteilen mit Kontakthöckern |
DE19712219A1 (de) * | 1997-03-24 | 1998-10-01 | Bosch Gmbh Robert | Verfahren zur Herstellung von Lothöckern definierter Größe |
DE19809073A1 (de) * | 1998-03-04 | 1999-09-16 | Orga Kartensysteme Gmbh | Chipmodul und Verfahren zur Herstellung einer Chipkarte |
JP2000100821A (ja) * | 1998-09-28 | 2000-04-07 | Nec Corp | 半導体装置およびその製造方法 |
Non-Patent Citations (4)
Title |
---|
JP 2000-100 821 A |
Patent Abstracts of Japan & JP 01257340 A * |
Patent Abstracts of Japan & JP 2000100821 A * |
Patent Abstracts of Japan: JP 01-257 340 A |
Also Published As
Publication number | Publication date |
---|---|
DE10239081A1 (de) | 2004-03-11 |
SG129252A1 (en) | 2007-02-26 |
CN1245751C (zh) | 2006-03-15 |
US6905954B2 (en) | 2005-06-14 |
US20040070085A1 (en) | 2004-04-15 |
CN1489197A (zh) | 2004-04-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102004012845B4 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung, Halbleitervorrichtung, Schaltungssubstrat und elektronischer Apparat | |
DE102005028951B4 (de) | Anordnung zur elektrischen Verbindung einer Halbleiter-Schaltungsanordnung mit einer äusseren Kontakteinrichtung | |
DE69632969T2 (de) | Verfahren zum Bilden von Loterhebungen und Loterhebungsstruktur | |
DE19728183B4 (de) | Herstellungsverfahren für leitende Drähte eines Halbleitergehäuses in Chipgrösse | |
WO2005081315A2 (de) | Halbleiterbauteil mit einem stapel aus halbleiterchips und verfahren zur herstellung desselben | |
DE102012109319B4 (de) | Bump-on-Trace-Baugruppenstruktur und Verfahren zur Herstellung derselben | |
DE102011016361A1 (de) | Wafer-Level-Chip-Scale-Package-Vorrichtung mit Kontakthöcker-Einheiten, die so konfiguriert sind, dass sie durch mechanische Spannung bedingte Ausfälle vermindern | |
EP1412978A2 (de) | Elektronisches bauteil mit einem kunststoffgehäuse und verfahren zu seiner herstellung | |
WO1996016442A1 (de) | Kernmetall-lothöcker für die flip-chip-technik | |
DE10333841A1 (de) | Halbleiterbauteil in Halbleiterchipgröße mit flipchipartigen Außenkontakten und Verfahren zur Herstellung desselben | |
DE102006036798B4 (de) | Elektronisches Bauteil und Verfahren zum Herstellen | |
DE10158809B4 (de) | Herstellungsverfahren für eine Leiterbahn auf einem Substrat und eine entsprechende Leiterbahn | |
DE10239081B4 (de) | Verfahren zur Herstellung einer Halbleitereinrichtung | |
DE102012107876A1 (de) | Trägerplatte, Vorrichtung mit Trägerplatte sowie Verfahren zur Herstellung einer Trägerplatte | |
DE10318078A1 (de) | Verfahren zum Schutz der Umverdrahtung auf Wafern/Chips | |
DE10241589B4 (de) | Verfahren zur Lötstopp-Strukturierung von Erhebungen auf Wafern | |
DE102014019169A1 (de) | Gehäuse mit einem Substrat mit eingebetteter Metallspur überlappt von Verbindungsstelle | |
DE10302022B4 (de) | Verfahren zur Herstellung eines verkleinerten Chippakets | |
DE102014101030B4 (de) | Barrierestrukturen zwischen externen elektrischen Anschlussteilen und entprechendes Verfahren | |
DE10238816B4 (de) | Verfahren zur Herstellung von Anschlussbereichen einer integrierten Schaltung und integrierte Schaltung mit Anschlussbereichen | |
DE102004005361B4 (de) | Verfahren zur Herstellung von metallischen Leitbahnen und Kontaktflächen auf elektronischen Bauelementen | |
WO2006000291A1 (de) | Verfahren zur herstellung einer keramischen leiterplatte | |
DE2443245A1 (de) | Verfahren zum herstellen einer multichip-verdrahtung | |
DE102005018280B4 (de) | Verfahren zur Herstellung eines Halbleiterbauelements mit Bondhügelstrukturen und Halbleiterbauelement | |
DE10156054A1 (de) | Herstellungsverfahren für eine Leiterbahn auf einem Substrat |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8127 | New person/name/address of the applicant |
Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
|
8364 | No opposition during term of opposition | ||
R081 | Change of applicant/patentee |
Owner name: INFINEON TECHNOLOGIES AG, DE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE |
|
R081 | Change of applicant/patentee |
Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE |
|
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee | ||
R409 | Internal rectification of the legal status completed | ||
R409 | Internal rectification of the legal status completed | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |