DE10239081A1 - Verfahren zur Herstellung einer Halbleitereinrichtung und entsprechende Halbleitereinrichtung - Google Patents

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Abstract

Die vorliegende Erfindung stellt ein Verfahren zur Herstellung einer Halbleitereinrichtung bereit, mit den Schritten: Aufbringen einer Leiterbahnebene (11, 12) auf ein Halbleitersubstrat (10); Strukturieren der Leiterbahnebene (12) und Aufbringen einer Lotschicht (13) auf der strukturierten Leiterbahnebene (11, 12), derart, daß die Lotschicht (13) die Struktur der Leiterbahnebene (11, 12) annimmt. Die vorliegende Erfindung stellt ebenfalls eine solche Halbleitervorrichtung bereit.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitereinrichtung und eine entsprechende Halbleitereinrichtung.
  • Halbleitereinrichtungen werden üblicherweise entweder über ein Interposer-Substrat in einem BGA (Ball Grid Array) auf einer Leiterplatte angeschlossen oder aber die Halbleitereinrichtung wird direkt als WLP/CSP (Wafer Level Package/Chip Size Package) auf der Leiterplatte angeschlossen.
  • Bei einer herkömmlichen BGA-Anordnung gemäß 4 ist eine Halbleitereinrichtung 10 über Lotkügelchen 30 und eine mechanische Verbindungseinrichtung 31 mit einem Interposer- Substrat 32 bzw. einem Sockel verbunden. Zum Schutz der Halbleitereinrichtung 10 ist diese von einer Ummantelung 33 umgeben. Zur elektrischen Kontaktierung des Interposer-Substrats 32 an eine Leiterplatte 34 dienen wiederum Lotkügelchen 30. Wie in 4 durch die Vergrößerungsprojektion in dem großen Oval verdeutlicht, erfolgt die Kontaktierung bzw. die Umverdrahtung in bzw. auf dem Interposer-Substrat 32 durch Leiterbahnen 35, beispielsweise aus Kupfer, welche in der Regel eine Breite von mehr als 100 μm und eine Höhe bzw. Stärke von mehr als 20 μm bei der veranschaulichten Leiterplatten-Technologie aufweisen. Dadurch wird eine gute elektrische Anbindung mit niedrigem Leiterbahnwiderstand gewährleistet, wobei jedoch ein hohes Bauvolumen bzw. eine große Außenabmessung der Anordnung resultiert.
  • In 5 ist dagegen eine herkömmliche WLP/CSP-Anordnung gezeigt. In diesem Fall wird die Halbleitereinrichtung 10 bzw. der Halbleiterchip über Lotkügelchen 30 direkt mit der Leiterplatte 34 verbunden. Wie in 4 wird auch in 5 eine Ausschnittsvergrößerung durch das große Oval verdeutlicht, in welcher die Halbleitereinrichtung 10 bzw. der Chip mit untenliegenden elektrischen Anschluß- bzw. Kontakteinrichtungen 12 dargestellt ist. Diese Kontakt- bzw. Umverdrahtungseinrichtungen 12 weisen im allgemeinen eine Breite von mehr als 20 μm und eine Höhe von etwa 2 bis 4 μm auf, welche in Dünnschicht-Technologie aufgebracht werden.
  • Obwohl die Anordnung gemäß 5 einen kompakteren Aufbau ohne das zusätzliche Interposer-Substrat zuläßt, besteht bei dieser Anordnung ein Nachteil darin, daß die Leitfähigkeit der Umverdrahtungseinrichtung der WLP/CSP um einen Faktor 5 bis 10 niedriger als die Leitfähigkeit eines herkömmlichen BGAs mit Interposer gemäß 4 ist. Der Widerstand der Umverdrahtungseinrichtung ist im Vergleich zur BGA-Alternative bei einer WLP-Anordnung hoch, weshalb die Leistungsfähigkeit der Anordnung bzw. des Packages insbesondere bei Hochfrequenzanwendungen begrenzt ist.
  • In 6 ist der Querschnitt einer herkömmlich hergestellten Halbleitereinrichtung mit Kontakt- bzw. Umverdrahtungseinrichtung dargestellt. Auf einem Halbleitersubstrat 10 eines Chips bzw. Wafers ist zunächst eine Trägerschicht 11, vorzugsweise aus Titan oder einer Titanverbindung, aufgebracht, an welche sich eine leitfähige Schicht 12 bzw. Leiterbahnebene anschließt, die beispielsweise Kupfer aufweist. Auf die leitfähige Schicht 12 folgt eine Barriereschicht 40, die insbesondere Nickel aufweist und das Eindiffundieren von Metall-Atomen, beispielsweise Gold, einer Schutzschicht 41, welche darüber aufgebracht ist, in die leitfähige Schicht 12, z.B. aus Kupfer, zu verhindern.
  • Eine solche von oben geschützte Leiterbahneinrichtung z.B. als Kontakt- bzw. Umverdrahtungseinrichtung auf einer Halbleitereinrichtung 10 wird durch verschiedene Herstellungsschritte mit Sputter- und/oder elektrochemischen Abscheidungsprozessen aufgebracht und durch einen Ätzprozeß mit einer photochemisch strukturierten Photomaske strukturiert. Die Höhe einer solchen Schichtfolge beträgt beispielsweise etwa 4 bis 6 μm. Nachteile bei einer solchen Anordnung sind neben den multiplen Schichtgenerations-Prozessen, welche einen Zeitaufwand und damit Kosten verursachen, auch darin begründet, daß die Seitenwände der Schichtanordnung auf dem Halbleitersubstrat 10 nicht geschützt sind und damit insbesondere elektrochemischer Korrosion ausgesetzt sind. Vor allem die seitlich freiliegende leitfähige Schicht 12, vorzugsweise aus Kupfer, ist der Korrosion ausgesetzt, wobei die einzelnen Schichten ein galvanochemisches Element bilden, das zu ungewünschten chemischen Reaktionen neigen kann.
  • Die notwendigen Schichten und Verfahrensschritte für die Herstellung einer solchen Anschluß- bzw. Umverdrahtungseinrichtung sind in der Regel Aufsputtern einer Haft- bzw. Trägerschicht 11, Aufsputtern einer Kupfer-Trägerschicht (nicht dargestellt), Durchführen eines Photolithographie-Prozesses zur Strukturierung der aufgesputterten Metallisierungen 11, Abscheiden einer Kupfer-Leiterbahnschicht 12, Abscheiden einer Nickelschicht als Barriere- bzw. Pufferschicht 40, Abscheiden einer Goldschicht 41 als Schutz und schließlich Entfernen der strukturierten Photomaske und Ätzen der Trägerschicht in Bereichen, in denen zuvor die strukturierte Photomaske vorgesehen war.
  • In einer solchen Schichtfolge wird die Leitfähigkeit durch die abgeschiedene bzw. plattierte Kupferschicht 12 bestimmt. Eine Verbesserung der Leitfähigkeit bedeutet Steigern der Abscheidungs- bzw. Plattierungszeit, welche direkt mit den Prozeß- bzw. Herstellungskosten einhergeht. Um die gleiche hohe Leitfähigkeit wie bei einer BGR-Anbindung gemäß 4 zu realisieren, die einen Interposer 32 bzw. Sockel aufweist, wären die Abscheidungs- bzw. Plattierungskosten für eine gemäß 6 bzw. 5 verdeutlichte CSP/WLP-Anschluß- bzw. Umverdrahtungseinrichtung nicht ökonomisch.
  • Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Halbleitereinrichtung und eine entsprechende Halbleitervorrichtung bereitzustellen, welche Anschluß- bzw. Umverdrahtungseinrichtungen mit einer guten d.h. hohen Leitfähigkeit vorsieht, die kostengünstig herstellbar sind und kleine Gesamtabmessungen der Anordnung vorsehen.
  • Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Verfahren zur Herstellung einer Halbleitereinrichtung und durch die Halbleitervorrichtung nach Anspruch 15 gelöst.
  • Die der vorliegenden Erfindung zugrunde liegende Idee besteht im wesentlichen darin, eine hohe Leitfähigkeit durch Vergrößern des Leitungsquerschnitts durch Aufbringen einer Lotschicht über Anschluß- bzw. Umverdrahtungseinrichtungen bzw. Leitungen, ohne einen kostenaufwendigen Plattierungs- bzw. Abscheidungsschritt zur Steigerung der Kupferdicke bzw, des leitenden Querschnitts vorzusehen.
  • In der vorliegenden Erfindung wird das eingangs erwähnte Problem insbesondere dadurch gelöst, daß auf einem Halbleitersubstrat, welches eine strukturierte Leiterbahnebene darauf aufweist, eine strukturierte Lotschicht auf der strukturierten Leiterbahnebene zum Vergrößern des leitfähigen Querschnitts aufgebracht wird.
  • In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Erfindungsgegenstandes.
  • Gemäß einer bevorzugten Weiterbildung wird die Leiterbahnebene in einem Sputter-Prozeß aufgebracht.
  • Gemäß einer weiteren bevorzugten Weiterbildung weist die Leiterbahnebene, welche aufgebracht wird, ein Metall, vorzugsweise Kupfer und/oder Aluminium, auf.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die Leiterbahnebene in einem photolithograpischen Prozeß strukturiert.
  • Gemäß einer weiteren bevorzugten Weiterbildung sieht die strukturierte Leiterbahnebene auf dem Halbleitersubstrat eine Träger- bzw. Barriereschicht vor, die vorzugsweise Titan aufweist und wie die Leiterbahnebene strukturiert wird.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die strukturierte Lotschicht in einem Print-Prozeß aufgebracht und durch Wiederverflüssigen bzw. Reflow des Lots in vorbestimmter Weise verteilt.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die Lotschicht in einem Tauchlötprozeß aufgebracht, in welchem die mit der strukturierten Leiterbahnebene versehene Oberseite des Halbleitersubstrats in ein Lotbad eingetaucht wird.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird vor dem Aufbringen der Lotschicht eine Lotstoppeinrichtung selektiv über vorbestimmten Abschnitten der Anordnung aufgebracht.
  • Gemäß einer weiteren bevorzugten Weiterbildung werden Seitenwände der strukturierten Leiterbahnebene und/oder der Träger- bzw. Barriereschicht mit Lot benetzt.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird beim Aufbringen der Lotschicht sowohl Lotbahnen als auch Lotkugeln zur Kontaktierung von weiteren Halbleitereinrichtungen und/oder einer Leiterplatte in vertikaler Richtung, vorzugsweise im gleichen Prozeßschritt, gebildet.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird nach dem Aufbringen der strukturierten Lotschicht ein nichtleitfähiger Kunststoff, vorzugsweise ein Polymer, derart aufgebracht, daß die Spitzen der Lotkugeln zur vertikalen Kontaktierung aus dem Kunststoff herausragen, wobei sonstige Lotstrukturen überdeckt werden.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird das aufgebrachte Polymer erst bei dem oder nach dem elektrischen Kontaktieren mit einer weiteren Halbleitereinrichtung und/oder einer Leiterplatte in vertikaler Richtung ausgehärtet.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird das Polymer in einem Print-Prozeß aufgebracht.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die leitfähige Leiterbahnebene in einem Print- bzw. Präge-Prozeß mit einer hochreaktiven Substanz, welche zumindest ein Edelmetall, wie vorzugsweise Platin oder Palladium, aufweist, auf dem Halbleitersubstrat und/oder Kontakteinrichtungen wie Bondpads gebildet.
  • Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
  • Es zeigen:
  • 1 den Querschnitt einer gemäß einer Ausführungsform der vorliegenden Erfindung hergestellten Halbleitereinrichtung;
  • 2 eine Draufsicht eines Ausschnitts zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;
  • 3 eine Querschnittsansicht der Vorrichtung gemäß 2;
  • 4 den Querschnitt einer üblichen Halbleitereinrichtung mit einer Vergrößerungsprojektion;
  • 5 den Querschnitt einer bekannten Halbleitervorrichtung mit einer Vergrößerungsprojektion; und
  • 6 den Querschnitt einer nach einem üblichen Verfahren hergestellten Halbleitervorrichtung.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
  • 1 zeigt den Querschnitt einer gemäß einer Ausführungsform der vorliegenden Erfindung hergestellten Halbleitervorrichtung.
  • In 1 ist ein Halbleitersubstrat 10 dargestellt, auf welches, vorzugsweise in einem Sputter-Prozeß, eine Trägerschicht 11 vorzugsweise aus einem Metall, wie beispielsweise Titan, aufgebracht ist. Eine weitere Metallisierung 12, die ebenfalls vorzugsweise aufgesputtert wird, beispielsweise aus einem leitfähigen Material, wie Kupfer und/oder Aluminium, schließt sich an die Trägerschicht 11 an. In einem photolithographischen Verfahrensschritt wird daraufhin durch Aufbringen und Belichten eines Photolacks eine strukturierte Photomaske gebildet, und in einem darauffolgenden Ätzschritt wird die aufgebrachten Metallisierungsschichten 11 und 12 strukturiert. Daran schließt sich das Entfernen des Photolackmusters bzw. der Photolackmaske und eine Trägerschicht-Ätzung an.
  • Bevor nun zur Vergrößerung des leitenden Querschnitts der strukturierten, leitfähigen Schicht 12 bzw. der Leiterbahnebene 11, 12 eine Lotschicht 13 aufgebracht wird, ist es z.B. möglich, eine Lötstoppeinrichtung bzw. -schicht (nicht dargestellt) selektiv aufzubringen, um vorbestimmte Abschnitte auf der strukturierten Leiterbahnebene 11, 12 freizuhalten.
  • Zum Aufbringen der Lotschicht 13 auf die strukturierte Leiterbahnebene 12 wird beispielsweise, in einem Print-Prozeß Lot auf die strukturierte Leiterbahnebene 11, 12 bzw. die Umverdrahtungseinrichtungen 11, 12 aufgebracht und durch Wiederverflüssigen in einem Reflow-Prozeß verteilt. Auf diese Weise kann das elektrisch leitfähige Lot kostengünstig aufgebracht werden und eine Querschnittsvergrößerung des Leitungsquerschnitts der strukturierten Leiterbahnebene 12 vorsehen.
  • Vorzugsweise weist das Lot in flüssigem Zustand beispielsweise beim Reflow-Prozeß eine Oberflächenspannung auf, welche so gewählt ist, daß die Höhe 14, 24 einer lotbenetzten, Leiterbahnstruktur 11, 12 in etwa der halben Strukturbreite 15, 25 der Leiterbahnstruktur entspricht. Das Lot 13 überdeckt bzw. benetzt die Seitenwände 16 der strukturierten Leiterbahnebene 11, 12 und vorzugsweise auch der Trägerschicht 11. Somit sind diese Seitenwände 16 gegen elektrochemische Korrosion durch das Lot geschützt.
  • Die vertikale Loterstreckung 14 beläuft sich über einer Leiterbahnstruktur 17 der Leiterbahnebene 12 an die benötigte Leitfähigkeit anpaßbar vorzugsweise im Bereich zwischen 10 bis 25 μm bei einer variablen Strukturbreite des Leiterbahnabschnitts 17 der Leiterbahnebene 12 von z.B. etwa 20 bis 50 μm. Die Lotstrukturhöhe 24 bzw. vertikale Loterstreckung auf einer Anschluß- bzw. Verbindungseinrichtung 18 der Leiterbahnebene 11, 12 ist ebenfalls an die benötigte Leitfähigkeit anpaßbar und beläuft sich vorzugsweise auf etwa 150 bis 300 μm und die Lotstrukturbreite 25 bzw. horizontale Loterstreckung auf einer Anschluß- bzw. Verbindungseinrichtung 18 der Leiterbahnebene 12 z.B. auf etwa 300 bis 600 μm.
  • Anstatt das Lot 13 in einem Print-Prozeß mit nachfolgender Wiederverflüssigung des Lots 13 und somit eine Verteilung des Lots auf vorbestimmten Abschnitten der Leiterbahnebene 12 aufzubringen ist eine Benetzung der strukturierten Leiter bahnebene 12 in einem Lot- bzw. Lötbad alternativ vorgesehen. Hierzu wird das Halbleitersubstrat 10 mit der strukturierten Leiterbahnebene 12 und/oder der wie die strukturierte Leiterbahnebene 12 strukturierte Trägerschicht 11 vorzugsweise mit der metallisierten Seite nach unten in ein Lötbad eingetaucht. Die nicht mit einer Lötstoppeinrichtung (nicht dargestellt) bzw. Lötstoppschicht versehenen Abschnitte der strukturierten Leiterbahnebene 12 werden daraufhin mit Lot 13 benetzt, wobei das Volumen des benetzenden Lots 13 von der gewählten Oberflächenspannung des Lots im flüssigen Zustand und der Leiterbahnstrukturabmessung abhängt. Vorzugsweise taucht nur die strukturierte Leiterbahnebene 12 und/oder die ebenso strukturierte Trägerschicht 11 in das heiße, flüssige Lot ein, wobei das Halbleitersubstrat 10 nicht unmittelbar in das Lötbad eingetaucht wird.
  • 2 zeigt eine Draufsicht eines Ausschnitts zur Erläuterung einer Ausführungsform der vorliegenden Erfindung.
  • In 2 ist ein mit Lot 13 benetzter Leiterbahnabschnitt 17 und eine ebenfalls mit Lot 13 benetzte Anschluß- bzw. Verbindungseinrichtung 18 auf dem Halbleitersubstrat 10 dargestellt.
  • In 3 ist die Anordnung gemäß 2 im Querschnitt verdeutlicht. Auf dem Halbleitersubstrat 10 ist sowohl im Leiterbahnabschnitt 17 als auch im Anschluß- bzw. Verbindungseinrichtungsabschnitt 18 eine Benetzung mit Lot 13 vorgesehen. Aufgrund der größeren horizontalen Erstreckung der Anschlußeinrichtung 18, wie in 2 dargestellt, resultiert gemäß 3 im Bereich der vertikalen Kontaktierungseinrichtung 18, welche zum Anbinden weiterer Halbleitereinrichtungen und/oder einer Leiterplatte vorgesehen ist, auch eine höhere vertikale Erstreckung des Lotes in diesem Abschnitt.
  • Eine erfindungsgemäße Halbleitervorrichtung, beispielsweise gemäß 1, kann zusätzlch mit einem auf Wafer-Ebene aufgebrachten Füll-Polymer versehen sein, welches in einem Print- oder Verteilungsprozeß nach dem Reflow des Lots aufgebracht wird und dabei vorzugsweise die in ihrer vertikalen Erstreckung kürzeren Lotstrukturen, wie beispielsweise die mit Lot benetzten Leiterbahnabschnitte 17, auf den Umverdrahtungseinrichtungen 12 einkapseln und die Lotkugeln, welche insbesondere für eine vertikale Kontaktierung vorgesehen sind, einbetten, ohne sie zu überdecken, so daß die Lotkugelspitze über das Füllmaterial hinausragt. Diese Fülleinrichtung wird dann während des Wiederverflüssigens der Lotkugeln zur vertikalen Kontaktierung weiterer Halbleitereinrichtungen und/oder einer Leiterplatte aktiviert und haftet somit an der zusätzlichen Halbleitereinrichtung und/oder der Leiterplatte, wodurch eine feste mechanische Verbindung zwischen beispielsweise der Leiterplatte und dem Chip sichergestellt wird.
  • Anstatt die Trägerschicht 11 und/oder die Leiterbahnebene 12 aufzusputtern, können die Verbindungseinrichtungen bzw. -abschnitte 18 (Bondpads), z.B. aus Aluminium, und die Passivierung des Halbleiterchips gleichzeitig durch Drucken oder Aufprägen von Chemikalien, welche hochreaktive Komponenten mit Edelmetallen, wie Pt oder Pd, aufweisen, aktiviert werden. Die auf diese Weise erzeugte Struktur sowohl über dem Aluminium eines Bondpads als auch über der Passivierung des Halbleitersubstrats wird von Lot benetzt. Bei diesem Verfahren ist die aufgebrachte Trägermetallisierung sehr dünn, wobei die kostenintensiven photolithographischen Schritte, welche zum Strukturieren der Trägermetallisierungsleiterbahnen erforderlich sind, vermieden werden.
  • Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise modifizierbar.
  • Obwohl in den Ausführungsbeispielen konkrete Abmessungsvorschläge für Leiterbahnstrukturen bzw. Kontaktierungseinrichtungen unterbreitet wurden, sind sowohl größere als auch kleinere Strukturen denkbar. Darüber hinaus sind die angedachten Materialien z.B. für die Leiterbahnebene bzw. die eventuell vorhandene Trägerschicht beispielhaft zu verstehen.
    • 10
    Halbleitersubstrat bzw. HL-Wafer oder HL-Chip
    11
    Trägerschicht bzw. Barriereschicht, z.B. Titan aufwei
    send
    12
    leitfähige Schicht, insbesondere Leiterbahnebene
    13
    Lotschicht, insbesondere Leiterbahn
    14
    Lotstrukturhöhe bzw. vertikale Loterstreckung auf einem
    Leiterbahnabschnitt der Leiterbahnebene
    15
    Lotstrukturbreite bzw. horizontale Loterstreckung auf
    einem Leiterbahnabschnitt der Leiterbahnebene
    16
    Seitenwand der Leiterbahnebene
    17
    Leiterbahnabschnitt der Leiterbahnebene
    18
    Anschluss- bzw. Verbindungseinrichtung der Leiterbahn
    ebene
    24
    Lotstrukturhöhe bzw. vertikale Loterstreckung auf einer
    Anschluss- bzw. Verbindungseinrichtung der Leiterbahn
    ebene
    25
    Lotstrukturbreite bzw. horizontale Loterstreckung auf
    einer Anschluss- bzw. Verbindungseinrichtung der Leiter
    bahnebene
    30
    Lotkügelchen (solder bump)
    31
    mechanische Chipanbindung
    32
    Interposersubstrat
    33
    Chipummantelung
    34
    Leiterplatte
    35
    Leiterbahn auf Interposersubstrat mit Durchkontaktierung
    40
    Barriereschicht, vorzugsweise mit Ni
    41
    Schutzschicht, z.B. aus Au

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten: Aufbringen einer Leiterbahnebene (11, 12) auf ein Halbleitersubstrat (10); Strukturieren der Leiterbahnebene (11, 12); und Aufbringen einer Lotschicht (13) auf der strukturierten Leiterbahnebene (11, 12), derart, daß die Lotschicht (13) die Struktur der Leiterbahnebene (11, 12) annimmt.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Leiterbahnebene (11, 12) in einem Sputterprozeß oder in einem außenstromlosen Abscheidungsprozeß aufgebracht wird.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Leiterbahnebene (12), welche aufgebracht wird, ein Metall, vorzugsweise Kupfer und/oder Nickel und/oder Aluminium, aufweist.
  4. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Leiterbahnebene (11, 12) mit Hilfe eines photolithographischen Prozeßes strukturiert wird.
  5. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß auf dem Halbleitersubstrat (10) eine Trägerschicht (11) aufgebracht wird, die vorzugsweise Titan aufweist, und wie die Leiterbahnebene (12) strukturiert wird.
  6. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Lotschicht (13) in einem Printprozeß aufgebracht und durch Wiederverflüssigen bzw. Reflow des Lots in vorbestimmter Weise verteilt wird.
  7. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Lotschicht (13) in einem Tauchlötprozeß aufgebracht wird, in welchem die mit der strukturierten Leiterbahnebene (11, 12) versehene Oberseite des Halbleitersubstrats (10) in ein Lotbad eingetaucht wird.
  8. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß nach dem Strukturieren der Leiterbahnebene (11, 12) und vor dem Aufbringen der Lotschicht (13) eine Lotstoppschicht selektiv auf vorbestimmten Abschnitten der Anordnung aufgebracht wird.
  9. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß Seitenwände (16) der strukturierten Leiterbahnebene (11, 12) und/oder der Trägerschicht (11) mit Lot benetzt werden.
  10. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß beim Aufbringen der Lotschicht (13) sowohl Lotbahen als auch Lotkugeln (30) zur Kontaktierung von weiteren Halbleitereinrichtungen und/oder einer Leiterplatte in vertikaler Richtung, vorzugsweise im gleichen Prozeßschritt, gebildet werden.
  11. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß nach dem Aufbringen der Lotschicht (13) ein nicht leitfähiger Kunststoff, vorzugsweise ein Polymer, derart aufgebracht wird, daß die Spitzen der Lotkugeln (30) zur vertikalen Kontaktierung aus dem Kunststoff herausragen, wobei sonstige Lotstrukturen überdeckt werden.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß das aufgebrachte Polymer erst bei dem oder nach dem elektrischen Kontaktieren mit einer weiteren Halbleitereinrichtung und/oder einer Leiterplatte in vertikaler Richtung ausgehärtet wird.
  13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß das Polymer in einem Printprozess aufgebracht wird.
  14. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die leitfähige Leiterbahnebene (12) in einem Print- bzw. Prägeprozess mit einer hochreaktiven Substanz, welche zumindest ein Edelmetall, wie vorzugsweise Platin oder Palladium, aufweist, auf dem Halbleitersubstrat (10) und/oder Kontakteinrichtungen wie Bondpads gebildet wird.
  15. Halbleitervorrichtung mit: einem Halbleitersubstrat (10); einer strukturierten Leiterbahnebene (11, 12) auf dem Halbleitersubstrat (10); und einer Lotschicht (13) auf der strukturierten Leiterbahnebene (11, 12) zum Vergrößern des leitfähigen Querschnitts, wobei die Lotschicht (13) die Struktur der Leiterbahnebene (11, 12) annimmt.
  16. Halbleitervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die strukturierte Leiterbahnebene (12) ein Metall, insbesondere Aluminium und/oder Kupfer, aufweist.
  17. Halbleitervorrichtung nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß die strukturierte Leiterbahnebene (11, 12) eine wie die Leiterbahnebene (12) strukturierte Trägerschicht (11) auf dem Halbleitersubstrat (10) vorsieht, welche vorzugsweise Titan und/oder Kupfer aufweist.
  18. Halbleitervorrichtung nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, daß Seitenwände (16) der strukturierten Leiterbahnebene (11, 12) und/oder der Trägerschicht (11) mit Lot benetzt sind.
  19. Halbleitervorrichtung nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, daß die Halbleitervorrichtung mit zumindest einer weiteren Halbleitervorrichtung und/oder einer Leiterplatte über einen Kunststoff bzw. ein Polymer mechanisch angebunden ist, wobei die elektrische Anbindung in vertikaler Richtung über Lot kugeln (30) vorgesehen ist.
  20. Halbleitervorrichtung nach einem der Ansprüche 15 bis 19, dadurch gekennzeichnet, daß die strukturierte Lotschicht (13) eine Lotschichthöhe (14, 24) aufweist, welche in etwa der halben Strukturbreite (15, 25) der strukturierten Leiterbahnebene (12) entspricht.
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